KR101783745B1 - 저해상도 adc를 이용한 고해상도 adc 구현 기법 및 장치 - Google Patents

Abstract

본 발명은 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치에 관한 것으로, 보다 상세히 설명하면, ADC 회로의 제작에 사용함에 있어서, n 비트의 ADC를 (m+n)비트의 해상도로 확장하기 위하여, 최고기준전압과 최저기준전압을 (m+n) 구간에 맞추어 2^m 번만큼 n 비트 ADC의 작동을 반복(interation)하고, 이와 같은 반복의 실제 구현 시에 각 반복 영역에서 각 기준발생기(10)(reference generator)의 옵셋(offset) 등에 의해 각 경계면의 데이터가 완전한 연속을 이루지 못하는 경우의 데이터 오류를 보정(correction)하는 알고리즘을 적용하여 고해상도 ADC를 구현하는 기법 및 장치를 포함하여서, 기존의 ADC에서 (m+n)의 해상도를 구현하기 위하여 2^(m+n) 개의 기준메모리 배열이 필요하던 것을 (2^m+1+2^n)개로 줄일 수 있으므로 고해상도 ADC의 구현면적을 감소시킬 수 있게 되어 제작의 비용이 감소하고, 동급의 ADC를 이용함에 있어서 해상도를 표현하는 효율을 높일 수 있게 되며, 데이터 오류 보정 알고리즘을 적용함으로써 매우 높은 신뢰성이 있는 우수한 효과를 포함한다.

Description

저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치 { Method and apparatus for conducting high-resolution ADC using low-resolution ADC }

본 발명은 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치에 관한 것으로, 보다 상세히 설명하면, ADC 회로의 제작에 사용함에 있어서, n 비트의 ADC를 (m+n)비트의 해상도로 확장하기 위하여, 최고기준전압과 최저기준전압을 (m+n) 구간에 맞추어 2^m 번만큼 n 비트 ADC의 작동을 반복(interation)하고, 이와 같은 반복의 실제 구현 시에 각 반복 영역에서 각 기준발생기(10)(reference generator)의 상쇄(offset) 등에 의해 각 경계면의 데이터가 완전한 연속을 이루지 못하는 경우의 데이터 오류를 보정(correction)하는 알고리즘을 적용하여 고해상도 ADC를 구현하는 기법 및 장치를 포함하는, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치에 관한 것이다.

일반적으로, 아날로그-디지털 컨버터(Analog-to-digital converter, 이하 ADC)는 소리 등 아날로그 형태의 입력 신호를 디지털 출력 신호로 변환시키는 장치로서, 아날로그 신호를 디지털 신호로 변환하는 주된 이유는 디지털 형태의 신호가 저장, 전송, 복사, 처리 등에 용이하기 때문이다. ADC는 장치의 구조에 따라 해상도(Resolution), 속도, 전력 소모 등에 차이가 있어서 각 용도에 따라 다른 종류의 ADC가 사용되는데, ADC의 종류는 표본화(Sampling) 방식에 따라서 나이퀴스트 샘플링(Nyquist Sampling) ADC와 오버샘플링(Oversampling) ADC로 분류될 수 있으며, 나이퀴스트 샘플링 ADC의 종류는 회로의 구조와 데이터 처리 방식에 따라 플래시(Flash) ADC, 파이프라인(Pipeline) ADC, 축차비교형(Successive approximation register, 이하 SAR) ADC 등이 있으며, 본 발명에서는 SAR ADC 등 모든 ADC에 대해서 저해상도의 ADC를 이용하여 기존의 구현면적을 거의 유지하면서도 더욱 높은 해상도를 얻을 수 있는 효율적인 기법 및 장치를 제시하고자 한다.

한국 등록특허 제10-1666675호는 SAR 방식의 ADC에서 커패시터 어레이 정합장치 및 방법에 관한 특허로, SAR ADC에 대한 종래의 기술을 참고할 수 있으며, 한국 등록특허 제10-0871828호는 히스테리시스 특성을 이용한 싱글 슬로프(Single slope) ADC와 그 변환 방법, 및 상기 싱글 슬로프 ADC를 구비하는 CMOS 이미지 센서에 관한 특허로서, 싱글 슬로프 ADC에 대한 종래의 기술을 참고할 수 있다.

종래 기술의 ADC의 구체적인 예로는, 타 방식에 비하여 제작 비용 대비 구현면적과 전력소모량 등의 성능이 우수하여 통상적으로 많이 사용되는 SAR ADC가 있으며, 대체로 8(bit) 내지 16 범위의 해상도를 가지고, 수백 KHz 내지 수 MHz의 동작속도를 가지는데, SAR ADC의 구조를 보다 상세히 설명하면, SAR ADC의 블록다이어그램(Block diagram)은, 도 1에 도시된 바와 같이, 입력전압(vin)과 기준전압(vref)을 비교하고 결과값을 출력하는 비교기(comparator)와, 내부에 축전기(Capacitor)나 저항기(resistor)로 이루어지는 회로가 배열이 된다. 또한, 싱글슬로프 ADC의 블록다이어그램은, 도 2에 도시된 바와 같이, 일정한 전압 레벨을 갖는 입력신호와 경사도를 갖게 되는 램프 신호(ramp signal)를 일정 간격만큼 점진적으로 상승하는 전압 카운트로 수신하여 서로 비교하고, 상기 입력신호의 전압 레벨과 상기 램프신호의 전압 레벨이 같아지는 시간 또는 시점(timepoint)을 디지털 신호 또는 디지털 코드로 변환한다. 도 1의 구조에서는 n 비트 SAR ADC를 동작시키기 위해서 일반적으로 2^n개의 축전기나 저항기가 필요하며, 해당 ADC를 집적회로(IC)로 구현할 경우, 고해상도 ADC를 형성하기 위해서는 1비트가 증가할 때마다 실제 외부 회로에 비하여 ADC의 구현면적이 크게 증가하게 되는 단점이 있다. 따라서, 직접회로의 총 구현면적에 제한이 있을 경우, 해당 구조의 ADC를 사용할 수 없거나 기타 다른 기능의 회로를 제대로 구현할 수 없게 되는 한계점이 있었다.

한국 등록특허 제10-1666675호 한국 등록특허 제10-0871828호

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로써, 상기의 목적을 달성하기 위하여 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치를 제공하므로, 첫째, ADC의 해상도를 높임에 있어서 수의 증가에 따라 구현면적이 당 2배로 크게 증가하는 문제점을 보완하기 위하여, 추가되는 구현면적의 부담을 최소화하면서도 가 증가한 것과 같은 효율성을 내는 본 발명의 ADC 구조를 ADC의 제작에서 실시하고, 둘째, 상기 본 발명의 ADC의 제작에서 발생할 수 있는 ADC의 미싱코드(Missing code)와 코드에러(Code error)의 문제를 해결하는 효과가 있는, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치를 제공하는 것이다.

상기의 목적을 달성하기 위하여, 본 발명에서는 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치를, ADC 회로의 제작에 사용함에 있어서, n의 ADC를 (m+n)의 해상도로 확장하기 위하여, 최고기준전압과 최저기준전압을 (m+n) 구간에 맞추어 2^m 번만큼 반복(interation)하고, 이와 같은 반복의 실제 구현 시에 각 반복 영역에서 각 기준발생기(10)(reference generator)의 옵셋(offset)이나 기타 변화(variation)에 의해 각 경계면의 데이터가 완전한 연속을 이루지 못하는 경우가 발생하는데, 오류를 보정(correction)하는 알고리즘을 적용하여 매우 높은 신뢰성을 가지는 고해상도 ADC를 구현하는, 본 발명에 따른 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치를 제공한다.

본 발명에 따른 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치는, 기존의 ADC에서 (m+n)의 해상도를 구현하기 위하여 2^(m+n) 개의 기준메모리 배열(array)이 필요하던 것을 (2^m+1+2^n)개로 줄일 수 있으므로 고해상도 ADC의 구현면적을 감소시킬 수 있게 되므로 제작의 비용이 감소하고, 동급의 ADC를 이용함에 있어서 해상도를 표현하는 효율을 높일 수 있게 되는 것이다. 또한, 구현면적의 증가 시 필연적으로 발생하는 미싱코드와 코드에러를 보정하는 알고리즘을 ADC에 적용하므로 출력되는 코드의 신뢰성이 매우 높아질 수 있는 우수한 효과가 있다.

도 1은 종래 기술의 SAR ADC에 대한 블럭도,
도 2는 종래 기술의 싱글 슬로프 ADC의 블럭도,
도 3은 종래 기술의 n 비트 ADC의 구조도,
도 4는 종래 기술의 n 비트 ADC에서 나타나는 전눈금범위의 그래프,
도 5는 종래 기술의 n 비트 ADC를 이용하여 (m+n)비트 ADC를 구현하는 구조도,
도 6은 종래 기술의 n 비트 ADC를 이용하여 (m+n) 비트 ADC를 구현하는 일실시예의 구조도,
도 7은 종래 기술의 (m+n) 비트 ADC를 이상적으로 구현하였을 때의 출력값 그래프,
도 8은 이상적인 ADC 구현 시의 입력신호 대비 출력값 그래프,
도 9는 이상적인 ADC 구현 시와 실제 ADC 구현 시의 입력신호 대비 출력값의 차이 그래프,
도 10은 실제 ADC 구현 시에 서브 ADC 동작 구간 경계면에서 나타나는 코드 에러의 표시 그래프,
도 11은 ADC 구현 시의 보상계수 적용 전 이상 대비 실제 출력값의 차이 그래프,
도 12는 ADC 구현 시의 보상계수 적용 후 이상 대비 실제 출력값의 차이 그래프,
도 13은 본 발명의 일 실시예에 따른 보정 알고리즘이 적용된 ADC의 구조도,
도 14는 본 발명의 일 실시예에 따른 기준발생기의 세부 구조도,
도 15는 본 발명의 일 실시예에 따른 (m+n) 비트 ADC 입력신호 대비 출력값의 이상적인 그래프,
도 16은 본 발명의 일 실시예에 따른 (2+12) 비트 ADC 입력신호 대비 출력값의 이상적인 그래프,
도 17은 본 발명의 일 실시예에 따른 (2+12) 비트 ADC의 보정 알고리즘의 중간 계산 수치들이 표시된 그래프,
도 18은 본 발명의 일 실시예에 따른 (2+12) 비트 ADC의 보정 알고리즘이 최종 적용된 그래프,
도 19는 본 발명의 일 실시예에 따른 입력신호가 입력될 시의 그래프,
도 20은 본 발명의 일 실시예에 따른 입력신호가 입력될 시의 출력값이 검출되는 그래프,
도 21은 본 발명의 일 실시예에 따른 보정 알고리즘이 적용될 시의 오리지널 코드와 보정된 코드의 차이가 표시된, 컴퓨터 시뮬레이션 그래프이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 일 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태로 제작되거나 부품과 기술의 치환이 가능할 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.

또한, 본 발명에서 제시된 목적 또는 효과가 특정 실시예에 전부 포함되어야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위가 특정 실시예에 의하여 제한되는 것으로 이해되지 않아야 한다.

한편, 본 발명에서 기재되는 기술구성 및 그 기술구성에 의해 발휘되는 기능 중에서 널리 공지되어 적용되는 기술구성 및 기능은 그 자세한 설명을 생략하기로 한다.

본 발명의 바람직한 일 실시예와 비교하여 설명하기 위한 내용으로, 일반적인 n 비트 ADC의 구조는, 도 3에 도시된 바와 같이, 아날로그 신호의 입력을 최고기준전압(vrefh)과 최저기준전압(vrefl) 사이에서 n의 비교기로 비교하여 각 기준전압의 근사치에서 반올림으로 확정되는 디지털 전압 결과값을 0부터 2^n에서 1을 뺀 범위 내에서 표현하게 된다. 따라서 일반적인 n 비트 ADC의 전눈금범위(Full scale range)는, 도 4에 도시된 바와 같이, 최고기준전압(vrefh)이 2^n에서 1을 뺀 값이 되고, 최저기준전압(vrefl)은 0의 범위 내에서 아날로그 신호의 증감에 정비례하여 각 신호의 범위에 대응하는 디지털 신호를 포함한다.

이에 대비하여 본 발명의 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치는, 도 5에 도시된 바와 같이, 도 3에 도시된 기존 n 비트의 ADC를 이용하여 추가적인 면적의 부담을 최소화 하면서 (m+n)비트의 ADC를 구현하는 ADC의 구조를 나타낸다. 이상적으로 아날로그 신호의 입력과 디지털 신호의 출력이 이루어질 경우, n 비트의 ADC를 (m+n)비트로 확장하려면 기존 n 비트 ADC에서 최고기준전압과 최저기준전압을 (m+n)비트 구간에 맞추어 2^m번 반복하여 구할 수 있게 된다.

상기 본 발명의 원리에 의해서, 실제 작동하도록 구현되는 본 발명의 바람직한 일 실시예에 따른, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치는, 도 6에 도시된 바와 같이, 12비트 ADC를 이용하여 14비트 ADC를 구현하는데, 도 7은 도 6의 ADC가 이상적으로 작동하는 경우에 12비트 ADC를 4번 반복 작동하여 14비트 ADC의 출력을 구현하는 그래프를 나타낸다. 이와 같이 14비트 ADC를 구현할 경우, 내부 축전기 또는 저항기의 배열이 2^14개, 즉 16,384개가 필요한 것에서 (2^12)+24개, 즉 4,096 + 4 = 4,010개의 배열로 줄어들어 구현면적의 감소에 있어서 매우 큰 장점을 지니게 된다.

그러나 실제 동작에서는 각 반복 영역에서 각 기준발생기(10)(reference generator)의 옵셋(offset)이나 기타 변화(variation)에 의해 각 경계면의 데이터가 완전한 연속을 이루지 못하는 경우가 발생하는데, 이를 더욱 상세히 설명하면, 도 8에 도시된 바와 같이, 이상적인 경우에 각 구간에서의 ADC 아날로그 입력 신호 대비 디지털 출력 신호의 그래프를 겹쳐볼 경우 서로 동일한 기울기를 가지며 완전히 겹쳐져야 하지만, 실제로는 도 9에 도시된 바와 같이, 입력과 출력의 각 구간에 해당하는 그래프를 서로 겹칠 경우, 각 그래프의 기울기 및 옵셋값이 달라지게 된다. 이와 같은 경우, 도 6에 도시된 바와 같은 방식으로 구현된 ADC 내부의 12비트 서브(sub) ADC가 동작하는 구간의 경계면에서 미싱코드 또는 코드 겹침 현상이 발생하게 되어서, 해당 부분에서의 ADC값에 대한 신뢰도가 감소하는 문제점이 발생하고, 도 10에 도시된 바와 같이, 각 경계면에서 코드 에러가 발생하게 된다.

본 발명에서는 상기 ADC 데이터 불연속 오류 발생에 대한 해결 방법으로서, 오류를 보정(correction)하는 알고리즘을 적용하는데, 그 상세한 내용은 아래와 같다.

제 1 단계로, 도 11에 도시된 바와 같이, 2개의 입력전압(vin1, vin2)을 이용해서 각각의 출력코드(c1a,c1b,c2a,c2b)를 구한다.

제 2 단계로, 상기 출력코드를 이용하여 아래의 수학식 1,2와 같이 출력코드(c)와 전압값(vin)의 변화값(Δ)을 이용하여 각 램프의 기울기(g_r)를 구한다.

[수학식 1] g_r1 = Δc1 / Δvin

[수학식 2] g_r2 = Δc2 / Δvin

제 3 단계로, 수학식 1과 2를 이용하고, 옵셋값(ofs)을 이용하여 아래의 수학식 3,4와 같이 각 램프의 수식을 구한다.

[수학식 3] ramp1 = g_r1ㆍvin(x) + ofs1

[수학식 4] ramp2 = g_r2ㆍvin(x) + ofs2

제 4 단계로, 수학식 3과 4의 기울기가 같아지도록 아래의 수학식 5,6과 같이 계수 A를 구하여 메모리에 저장한다.

[수학식 5]

ramp1 = Aㆍramp2 = Aㆍ(g_r2ㆍvin(x) + ofs2) = Aㆍg_r2ㆍvin(x) + ofs3

⇒ g_r1ㆍvin(x) = Aㆍg_r2ㆍvin(x)

[수학식 6]

⇒ A = g_r1 / g_r2 = Δc1 / Δc2

제 5 단계로, 도 12에서 기울기가 보정된 램프값(ramp2_mod)은 아래의 수학식 7로서 구해진다.

[수학식 7]

ramp2_mod(vin1) = Aㆍramp2(vin1) = Aㆍg_r2ㆍ(vin) + ofs3 = Aㆍc2a = c2a_mod

제 6 단계로, 입력전압1(vin1)에서 램프1(ramp1)의 출력코드는 c1a라고 상기 제 1단계에서 알고 있으며, 수학식 7로부터 아래의 수학식 8과 같이 옵셋값(ofs)의 보상옵셋(Δofs)을 구하여 메모리(memory)에 저장한다.

[수학식 8]

ramp2_mod(vin1) + Δofs = ca2_mod + Δofs = ca1

⇒ Δofs = ca1 - ca2_mod

이러한 방법으로 계수 A와 옵셋값의 보상옵셋(Δofs)을 구하여 메모리에 저장 후 실제 ADC 동작 시 각 영역에 따라 해당 계수 A와 옵셋값의 보상옵셋을 적용하여 코드에러를 보정한다.

에러 보정의 방법을 적용한 ADC의 구조는, 도 13에서 도시된 바와 같으며, 상기 에러 보정의 방법을 적용한 ADC의 구조에서 기준발생기(10) 구현의 한 예를 상세히 보면, 도 14에 도시된 바와 같고, ADC의 동작 다이어그램 및 기준 전압의 위치는, 도 15에 도시된 바와 같다. 물론, 여기에 제시하고 있는 것은 하나의 일례일 뿐이며 기타 여러 방법으로도 동일한 기능을 구현할 수 있을 것이다.

도 5와 도 13에 도시된 회로를 비교하여 보면, 도 13은 도 5의 회로에 비하여 기준발생기(10)에 1비트가 추가되었으며, 도 7과 도 15에 도시된 그래프를 비교하여 보면, 도 7은 동작시 각 출력전압값의 구간이 겹치지 않는데, 도 15의 그래프는 동작시 출력전압값의 구간이 중첩되어 동작하는 것을 알 수 있다.

도 13 및 도 15에 도시된 바에 나타나듯이, 기준발생기(10)에서는 2^(m+1)개의 기준전압이 생성되며, 이 중에서 2개의 전압이 최고기준전압과 최저기준전압으로 선택되어, 도 13에 도시된 (m+1)비트 기준전압선택기(20)(reference selector)로 입력된다. 또한, 각 기준전압 사이에는 2개의 전압(vcs1,vcs2)이 생성되며, 총 (2^(m+1)-2) * 2개의 전압이 생성되고, 이렇게 생성된 전압은 도 13에 도시된 회로에서, 보정된 ADC 입력 신호(adc cs in)가 순차적으로 입력되고, ADC에서 가지고 있는 에러코드에 대한 옵셋값을 계산하는 데 사용하게 된다. 도 13에 도시된 ADC 구조에서 m=2, n=12로 14bit ADC를 구현시 동작 다이어그램 및 기준전압의 위치는, 도 16에 도시된 바와 같다.

이하에서 본 발명의 자세한 동작을 설명하기 위해, 도 16에 도시된 바와 같이 m=2이고, n=12인 구조의 ADC로서 동작의 과정을 설명할 것이지만, 이는 하나의 예이며 m과 n의 수치에 특별한 제약은 존재하지 않는다고 할 것이다.

본 발명의 바람직한 일 실시예에 따른, 저해상도 ADC를 이용한 고해상도 ADC 구현의 방법은, 먼저 ADC의 공정오차 및 기타의 이유로 ADC가 가지고 있는 고유의 에러값을 측정해서 그 값을 메모리에 저장하여야 한다. 이 과정은 최초 ADC 동작 초기에 계산하여 비휘발성 메모리 등에 저장하여 이후에는 이 값을 읽어서 사용할 수 있고, 또는 매 주기마다 ADC를 검정(calibration)하는 방식으로 메모리에 저장하여 사용할 수 있다. 계산 과정은 수학식 1 내지 8과 같이 진행하며 이 과정에서 기울기 계수 A 및 Δofs값을 산출한다. 먼저 보정된 ADC 입력 신호를 도 17에 도시된 바와 같이 입력하여 이때의 ADC 코드값을 메모리에 저장한다. 저장된 코드값으로부터 각각의 변화량(delta, Δ)을 아래 표 1과 같이 구한다.

c1a_Δ = c1b - c1a c2a_Δ = c2b - c2a c3a_Δ = c3b - c3a c4a_Δ = c4b - c4a

c5a_Δ = c5b - c5a c6a_Δ = c6b - c6a c7a_Δ = c7b - c7a c8a_Δ = c8b - c1a

c9a_Δ = c9b - c9a c10a_Δ = c10b - c10a c11a_Δ = c11b - c11a c12a_Δ = c12b - c12a

또한, 표 1로부터 각각의 영역에 대한 기울기 계수를 구하면 아래 표 2와 같다.

grad2_1 = c1a_Δ / c2a_Δ grad4_3 = c3a_Δ / c4a_Δ

grad6_5 = c5a_Δ / c6a_Δ grad8_7 = c7a_Δ / c8a_Δ

grad10_9 = c9a_Δ / c10a_Δ grad12_11 = c11a_Δ / c12a_Δ

각각의 램프들은 최종적인 값은, 도 18에 도시된 바와 같으며, 해당 영역의 램프에 대해서 기울기 계수를 곱하여 기울기가 보정된 코드를 구하면 아래 표 3과 같다.

c1a_mod = c1a c2a_mod = c2a * grad2_1 c3a_mod = c3a * grad2_1 c4a_mod = c4a * grad2_1 * grad4_3 c5a_mod = c5a * grad2_1 * grad4_3 c6a_mod = c6a * grad2_1 * grad4_3 * grad6_5 c7a_mod = c7a * grad2_1 * grad4_3 * grad6_5 c8a_mod = c8a * grad2_1 * grad4_3 * grad6_5 * grad8_7 c9a_mod = c9a * grad2_1 * grad4_3 * grad6_5 * grad8_7 c10a_mod = c10a * grad2_1 * grad4_3 * grad6_5 * grad8_7 * grad10_9 c11a_mod = c11a * grad2_1 * grad4_3 * grad6_5 * grad8_7 * grad10_9 c12a_mod = c12a * grad2_1 * grad4_3 * grad6_5 * grad8_7 * grad10_9 * grad12_11

기울기가 보정된 코드로부터 각 램프의 옵셋값을 구하면 아래 표 4와 같다.

ramp2_Δofs = c1a_mod - c2a_mod - 2048 ramp3_Δofs = c3a_mod - c4a_mod - 2048 ramp4_Δofs = c5a_mod - c6a_mod - 2048 ramp5_Δofs = c7a_mod - c8a_mod - 2048 ramp6_Δofs = c9a_mod - c10a_mod - 2048 ramp7_Δofs = c11a_mod - c12a_mod - 2048

이렇게 구해진 기울기 및 옵셋값은, 도 13에 도시된 옵셋 메모리(40) 및 보상값 계산기(50)에 저장되어, 최종적으로 코드에러를 보상하는 데 쓰인다. 코드에러의 보상은 도 13에 도시된 에러보상기(60)에서 실시된다. ADC의 입력부에 수치가 입력된 후에 계산된 코드는 표 2와 표 4에 의해서 계산되어 저장된 값을 이용하여 보상되고, 보상되는 코드는 아래 표 5와 같다.

ramp1_code_ec = ramp1_code_org ramp2_code_ec = ramp2_code_org * grad2_1 + ramp2_Δofs ramp3_code_ec = ramp3_code_org * grad2_1 * grad4_3 + ramp2_Δofs + ramp3_Δofs ramp4_code_ec = ramp4_code_org * grad2_1 * grad4_3 * grad6_5 + ramp2_Δofs + ramp3_Δofs + ramp4_Δofs ramp5_code_ec = ramp5_code_org * grad2_1 * grad4_3 * grad6_5 * grad8_7 + ramp2_Δofs + ramp3_Δofs + ramp4_Δofs + ramp5_Δofs ramp6_code_ec = ramp6_code_org * grad2_1 * grad4_3 * grad6_5 * grad8_7 * grad10_9 + ramp2_Δofs + ramp3_Δofs + ramp4_Δofs + ramp5_Δofs + ramp6_Δofs ramp7_code_ec = ramp7_code_org * grad2_1 * grad4_3 * grad6_5 * grad8_7 * grad10_9 * grad12_11 + ramp2_Δofs + ramp3_Δofs + ramp4_Δofs + ramp5_Δofs + ramp6_Δofs + ramp7_Δofs

ADC에 신호의 입력이 들어왔을 때 code 보정의 예는 아래 표 6과 같다.

code_r4_ec = code_4_org * grad2_1 * grad4_3 * grad6_5 + ramp2_Δots + ramp3_Δofs + ramp4_Δofs

만약, 도 19에 도시된 바와 같이, 입력신호가 들어온다면, 도 20에 도시된 바와 같이 기준전압을 변경한 후에 램프4를 동작시킨다. 여기서 code_r4_org의 ADC 코드를 얻고, 표 5를 참조하여 구해진 code_r4_org에 대하여 에러가 보정된 code_r4_ec를 표 6과 같이 구현하는 것이다.

컴퓨터 시뮬레이션(computer simulation)을 이용하여 ADC 입력신호의 전 대역에 대하여 임의의 옵셋값이 존재할 경우에 코드 보정이 이루어지는 예는, 도 21에 도시된 바와 같고, 코드 보정의 알고리즘은 위에서 열거한 방법을 사용하였으며, 오리지널 코드에 발생하는 에러가 완벽하게 보정되었음을 확인할 수가 있게 되는 것이다.

본 발명에 따른 저해상도 ADC를 이용한 고해상도 ADC 구현 기법 및 장치는, 일반적인 ADC의 제조산업에서 동일한 제품을 반복적으로 제조하는 것이 가능하다고 할 것이므로 산업상 이용가능성이 있는 발명이라고 할 것이다.

10 : 기준발생기 20 : 기준전압선택기
40 : 옵셋 메모리
50 : 보상값 계산기 60 : 에러보상기
vin : 입력전압 vref : 기준전압
vrefh : 최고기준전압 vrefl : 최저기준전압
ofs : 옵셋값 g_r : 램프의 기울기
ramp : 램프값 c : 출력코드
Δ : 변화값

Claims (4)

1. n 비트 ADC를 (m+n) 비트 해상도로 확장하기 위한, 저해상도 ADC를 이용한 고해상도 ADC 구현 장치에 있어서,
   저해상도 ADC를 이용한 고해상도 ADC 구현 장치는,
   0 내지 (2^n)-1 범위의 디지털 전압 결과값을 해상도로 갖는 n 비트 ADC와,
   상기 n 비트 ADC에 연결되는 m 비트 기준발생기(10)를 포함하여서,
   상기 n 비트 ADC의 최고기준전압과 최저기준전압을 2^(m+n)구간에 맞추어서 0 내지 2^(m+n)-1 범위의 전압 결과값을 해상도로 생성하고,
   상기 n 비트의 ADC가 2^m번 반복하여 작동을 하여서 (m+n) 비트에 해당하는 ADC 해상도를 구현하는 것을 특징으로 하는, 저해상도 ADC를 이용한 고해상도 ADC 구현 장치
2. n 비트 ADC를 (m+n) 비트 해상도로 확장하기 위한, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법에 있어서,
   저해상도 ADC를 이용한 고해상도 ADC 구현 기법은,
   0 내지 (2^n)-1 범위의 디지털 전압 결과값을 해상도로 갖는 n 비트 ADC와,
   상기 n 비트 ADC에 연결되는 m 비트 기준발생기(10)를 연결하여서,
   상기 n 비트 ADC의 최저기준전압과 최고기준전압을 2^(m+n)구간에 맞추어서 0 내지 2^(m+n)-1 범위의 전압 결과값을 해상도로 생성하고,
   상기 n 비트의 ADC가 2^m번 반복하여 작동을 하여서 (m+n) 비트에 해당하는 ADC 해상도를 구현하는 것을 특징으로 하는, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법
3. 제1항에 있어서,
   n 비트 ADC를 (m+n) 비트 해상도로 확장하기 위한, 저해상도 ADC를 이용한 고해상도 ADC 구현 장치는,
   상기 고해상도 ADC 구현 장치의 데이터 변환 과정에 미싱코드와 코드 에러로 인한 불연속 오류가 발생하는 것을 해결하는 보정 알고리즘을 적용함에 있어서,
   상기 보정 알고리즘은 상기 ADC에서 2개의 추출된 입력전압을 이용하여 각 경우에 이상적인 수치의 출력코드를 구하고,
   상기 출력코드의 변화값을 분자에 두고, 전압값의 변화값을 분모에 두어서 실제의 경사도를 갖는 램프 신호의 기울기를 구하고,
   데이터 오차값이 포함된 각 램프 신호의 수식을 구하고,
   입력전압에 따른 이상적인 출력전압값의 기울기와 램프 신호 수식의 기울기가 같아질 수 있는 계수를 산출하고 저장하는 옵셋 메모리(40)(offset memory)가 포함되고,
   상기 계수를 이용하여 기울기와 옵셋값(offset)이 보정된 램프값을 구하여 메모리에 저장하는 보상값 계산기(50)(compensation value calcurator)를 포함하여, 고해상도 ADC 구현 장치의 데이터 변환 과정의 불연속 오류를 해소하는 것을 특징으로 하는, 저해상도 ADC를 이용한 고해상도 ADC 구현 장치
4. 제2항에 있어서,
   n 비트 ADC를 (m+n) 비트 해상도로 확장하기 위한, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법은,
   상기 고해상도 ADC 구현 장치의 데이터 변환 과정에 미싱코드와 코드 에러로 인한 불연속 오류가 발생하는 것을 해결하는 보정 알고리즘을 적용함에 있어서,
   상기 보정 알고리즘은 상기 ADC에서 2개의 추출된 입력전압을 이용하여 각 경우에 이상적인 수치의 출력코드를 구하고,
   상기 출력코드의 변화값을 분자에 두고, 전압값의 변화값을 분모에 두어서 실제의 경사도를 갖는 램프 신호의 기울기를 구하고,
   데이터 오차값이 포함된 각 램프 신호의 수식을 구하고,
   입력전압에 따른 이상적인 출력전압값의 기울기와 램프 신호 수식의 기울기가 같아질 수 있는 계수를 산출하는 옵셋 메모리(offset memory)가 포함되고,
   상기 계수를 이용하여 기울기가 보정된 램프값을 구하여 메모리에 저장함으로써 고해상도 ADC 구현 장치의 데이터 변환 과정의 불연속 오류를 해소하는 것을 특징으로 하는, 저해상도 ADC를 이용한 고해상도 ADC 구현 기법
   

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