JP5051265B2 - A/d変換器および信号処理回路 - Google Patents
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Description
以下、本発明の第1の実施形態について図1〜図10を参照しながら説明する。
図1は、巡回型A/D変換器の電気的構成を示している。図1に示す巡回型A/D変換器1は、例えば車載用ECUに搭載される半導体集積回路装置(IC)に設けられるものである。巡回型A/D変換器1は、いずれも後述するA/D変換動作およびD/A変換動作を行うことが可能になっている。また、巡回型A/D変換器1は、CMOSプロセスを用いて製造されている。
時刻t0にA/D変換スタート信号が入力されると加算器8がクリアされ、第1ステップが開始される。時刻t0〜t1において、A/D変換器1は、以下のようにして図3(a)に示す状態Aに切り替えられる。すなわち、制御回路10はスイッチS1を信号入力端子3側に切り替える。A/D変換回路2は、入力信号電圧Vinを変換入力電圧として1回目(第1ステップ目)のA/D変換を開始する。A/D変換回路2において、コンパレータCMP1、CMP2の出力信号が整定すると、制御回路10はラッチ信号を出力し、その変換結果はラッチ回路6に保持される。そして、エンコーダ7から出力された1.5ビットのA/D変換コードが加算器8において加算される。
時刻t1〜t2において、A/D変換器1は、以下のようにして図3(b)に示す状態Bに切り替えられる。1回目のA/D変換コードが保持された後の時刻t1において、制御回路10は、スイッチS1を信号出力端子9(オペアンプ4の出力端子)側に切り替えるとともにスイッチS11をオフにし、スイッチS11が完全にオフとなった後にスイッチS6、S7をサンプリング側から基準電圧端子5側またはグランド端子GND側に切り替える。
4C・(0−Vin)=D(1)・C・(0−Vrefp)+2C(0−Vout(2))…(1)
Vout(2)=2・(Vin−D(1)・Vrefp/4) …(2)
従って、第2ステップ目の場合、オペアンプ4の出力端子には、入力信号電圧Vinから1回目のA/D変換コードD(1)に対応したD/A変換電圧を減じた電圧に2を乗じた出力電圧(残余電圧)Vout(2)が出力される。
Vout(N)=2・(Vout(N-1)−D(N-1)・Vrefp/4) …(3)
Vout(N)=2・Vin …(4)
Vout(N)=2・Vout(N-1) …(5)
Vout(N)=2・Vin−Vrefp/2 …(6)
Vout(N)=2・Vout(N-1)−Vrefp/2 …(7)
Vout(N)=2・Vin−Vrefp …(8)
Vout(n)=2・Vout(N-1)−Vrefp …(9)
時刻t2〜t3において、A/D変換器1は、以下のようにして図3(c)に示す状態Cに切り替えられる。すなわち、第3ステップ目における電荷再分配では、全てのコンデンサCS1、CS2、CF1、CF2に予め4C・Vout(2)の電荷を設定しておくことが必要となる。コンデンサCS1、CS2の初期化は行わない。制御回路10は、2回目のA/D変換コードが保持された後の時刻t2においてスイッチS2、S3をオフにし、オペアンプ4の出力電圧Vout(2)をホールドする。ホールド動作中において、コンデンサCF1、CF2にはそれぞれ電荷C・Vout(2)が保持されている。この状態で、スイッチS4、S5をオンするとともにスイッチS6、S7を信号出力端子9側に切り替えると、コンデンサCS1、CS2はオペアンプ4の出力電圧Vout(2)で充電(電荷設定)される。
CS1(CS2)の電荷=C・Vout(2)=(1/2)・C・Vrefp …(10)
図8は、センサユニットの構成を概略的なブロック図により示している。図8に示すように、センサユニット21は、例えば圧力センサのセンサエレメント22と信号処理回路23とから構成されている。信号処理回路23は、増幅部24、巡回型A/D変換器1およびデジタル信号処理部25(信号処理部に相当)を備えている。
(1)第1の動作パターン(図9)
まず、A/D変換器1は、増幅部24の出力電圧を入力としてA/D変換動作を行うように制御される(時刻t0〜t1)。その後、デジタル信号処理部25は、A/D変換器1から出力されるデジタル変換値に対して上記信号処理を行うように制御される(時刻t1〜t2)。続いて、A/D変換器1は、デジタル信号処理部25の出力信号を入力としてD/A変換動作を行うように制御される(時刻t2〜t3)。ここで、A/D変換器1から出力されるアナログ電圧が外部に出力される。時刻t3以降についても、時刻t0〜t3と同様、A/D変換器1によるA/D変換動作、デジタル信号処理部25による信号処理、A/D変換器1によるD/A変換動作が順番に繰り返される。
まず、A/D変換器1は、増幅部24の出力電圧を入力としてA/D変換動作を行うように制御される(時刻t0〜t1)。その後、デジタル信号処理部25は、A/D変換器1から出力されるデジタル変換値に対して上記信号処理を行うように制御される(時刻t1〜t2)。続く時刻t3〜t5では、時刻t0〜t2のときと同様に、A/D変換器1によるA/D変換動作、デジタル信号処理部25による信号処理が実行される。すなわち、時刻t0〜t8の間において、A/D変換動作および信号処理が交互に3回繰り返される。
Dave=(D(N)+D(N-1)+D(N-2))/3 …(12)
巡回型A/D変換器1は、外部から与えられるADC/DAC機能切替信号に応じて制御回路10がスイッチS1〜S11の切り替えを制御することにより、外部より信号入力端子3を介して入力される入力信号電圧VinをA/D変換して12ビットのA/D変換値を出力するA/D変換動作と、外部より与えられる2進コード値(デジタル値)をD/A変換して得られるアナログ電圧Voutを信号出力端子9を介して出力するD/A変換動作とを選択的に実行可能に構成されている。すなわち、巡回型A/D変換器1は、A/D変換動作を行うために本来的に備えている残余電圧生成回路12を用いて、A/D変換動作に加えてD/A変換動作をも実行可能に構成されている。従って、本実施形態によれば、回路規模の増大を招くことなく、D/A変換機能をも有する巡回型A/D変換器を実現できる。また、このような巡回型のA/D変換器1は、その巡回数を変更するだけで容易に任意の分解能のA/D変換動作およびD/A変換動作を実行可能であるため、分解能の仕様が変更された場合であっても、これに応じて回路構成を変更することなく、必要とする分解能を持つA/D変換およびD/A変換を行うことができる。さらに、A/D変換器1をICとして構成する場合には、回路構成を縮小できICのチップサイズを低減できる。
以下、本発明の第2の実施形態について図11〜図15を参照しながら説明する。なお、第1の実施形態と同一部分には同一符号を付して説明を省略する。
図11は、第1の実施形態における図1相当であり、巡回型A/D変換器の電気的構成を示している。図11に示す巡回型A/D変換器31は、図1に示した巡回型A/D変換器1と同様、A/D変換動作およびD/A変換動作を行うことが可能になっている。
時刻t0にA/D変換スタート信号が入力されると加算器8がクリアされ、第1ステップが開始される。時刻t0〜t1において、A/D変換器31は、以下のようにして図12(a)に示す状態Aに切り替えられる。すなわち、制御回路10はスイッチS31を信号入力端子3側に切り替え、A/D変換回路2は1回目のA/D変換を開始する。変換結果であるA/D変換コードは、加算器8において加算される。
時刻t1〜t2において、A/D変換器31は、以下のようにして図12(b)に示す状態Bに切り替えられる。1回目のA/D変換コードが保持された後の時刻t1において、制御回路10は、スイッチS31を信号出力端子9側に切り替えるとともにスイッチS36をオフにし、スイッチS36が完全にオフとなった後に、スイッチS34、S35をサンプリング側から基準電圧端子5側またはグランド端子GND側に切り替えて電荷再分配を実行する。この場合の、電荷保存の関係式は、上記(1)式および(2)式に示したとおりである。
時刻t2〜t3において、A/D変換器31は、以下のようにして図12(c)に示す状態Cに切り替えられる。すなわち、第3ステップ目における電荷再分配では、全てのコンデンサCS1、CS2、CFに予め4C・Vout(2)の電荷を設定しておくことが必要となる。コンデンサCS1、CS2の初期化は行わない。制御回路10は、2回目のA/D変換コードが保持された後の時刻t2においてスイッチS32をオフにし、オペアンプ4の出力電圧Vout(2)をホールドする。ホールド動作中において、コンデンサCFには電荷2C・Vout(2)が保持されている。この状態で、スイッチS33をオンするとともにスイッチS34、S35をサンプリング側に切り替えると、アレイコンデンサCS1、CS2はオペアンプ4の出力電圧Vout(2)で充電(電荷設定)される。
CFの電荷=2C・Vout(3)=(1/2)・C・Vrefp …(13)
CS1(CS2)の電荷=C・Vout(3)=(1/4)・C・Vrefp …(14)
CFの電荷=2C・Vout(4)=(5/4)・C・Vrefp …(15)
CS1(CS2)の電荷=C・Vout(4)=(5/8)・C・Vrefp …(16)
巡回型A/D変換器31は、外部から与えられるADC/DAC機能切替信号に応じて制御回路10がスイッチS31〜S36の切り替えを制御することにより、外部より信号入力端子3を介して入力される入力信号電圧VinをA/D変換して12ビットのA/D変換値を出力するA/D変換動作と、外部より与えられる2進コード値(デジタル値)をD/A変換して得られるアナログ電圧Voutを信号出力端子9を介して出力するD/A変換動作とを選択的に実行可能に構成されている。すなわち、巡回型A/D変換器31は、第1の実施形態の巡回型A/D変換器1と同様、A/D変換動作を行うために本来的に備えている残余電圧生成回路33を用いて、A/D変換動作に加えてD/A変換動作をも実行可能に構成されている。従って、本実施形態によっても第1の実施形態と同様の効果が得られる。
以下、本発明の第3の実施形態について図16を参照しながら説明する。なお、上記各実施形態と同一部分には同一符号を付して説明を省略する。
図16は、差動動作可能に構成された巡回型A/D変換器41の電気的構成を示している。図16に示す巡回型A/D変換器41は、図11に示した巡回型A/D変換器31を差動の形態に構成したものである。図16に示すように、1.5ビットの分解能を有する並列型のA/D変換回路42は差動動作可能に構成されており、オペアンプ43(演算増幅器に相当)は差動出力可能に構成されている。A/D変換回路42の非反転入力端子は、スイッチS31pを介して非反転信号入力端子3pまたはオペアンプ43の非反転出力端子のいずれかに選択的に接続されるようになっている。同様に、A/D変換回路42の反転入力端子は、スイッチS31mを介して反転信号入力端子3mまたはオペアンプ43の反転出力端子のいずれかに選択的に接続されるようになっている。
以下、本発明の第4の実施形態について図17および図18を参照しながら説明する。図17および図18は、第1の実施形態における図8および図9に相当するものであり、第1の実施形態と同一部分には同一符号を付して説明を省略する。
図17に示すように、本実施形態のセンサユニット51は、第1の実施形態のセンサユニット21に対し、信号処理回路23に代えて信号処理回路52を備えている点が異なる。信号処理回路52は、増幅部24、巡回型A/D変換器1、デジタル信号処理部25およびサンプルホールド回路53を備えている。A/D変換器1から出力されるアナログ電圧は、サンプルホールド回路53を介してセンサユニット51の外部に出力される。サンプルホールド回路53は、入力されたアナログ電圧をサンプルした後、所定期間保持(ホールド)するものである。
まず、A/D変換器1は、増幅部24の出力電圧を入力としてA/D変換動作を行うように制御される(時刻t0〜t1)。その後、デジタル信号処理部25は、A/D変換器1から出力されるA/D変換値(デジタル値)に対して上記信号処理を行うように制御される(時刻t1〜t2)。続いて、A/D変換器1は、デジタル信号処理部25の出力信号を入力としてD/A変換動作を行うように制御される(時刻t2〜t3)。
以下、本発明の第5の実施形態について図19を参照しながら説明する。図19は、第1の実施形態における図8に相当するものであり、第1の実施形態と同一部分には同一符号を付して説明を省略する。
図19に示すように、本実施形態のセンサユニット61は、第1の実施形態のセンサユニット21に対し、信号処理回路23に代えて信号処理回路62を備えている点が異なる。信号処理回路62は、増幅部24および巡回型A/D変換器1を備えているものの、デジタル信号処理部25を備えていない。つまり、センサユニット61は、センサエレメント22の出力信号に対して信号処理を行わずに、その出力信号に対応するデジタル信号(デジタル変換値)を出力するものである。このため、A/D変換器1から出力されるデジタル変換値は、センサユニット61の外部に出力される。
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
A/D変換器1において、D/A変換動作を行う際、コンデンサCF1に代えてコンデンサCF2を第3のコンデンサとして機能させてもよい。
A/D変換回路2の分解能は1.5ビットに限らず適宜変更可能である。
アナログ出力形式の第2の動作パターンが実行される際、デジタル信号処理部25により演算される平均値Daveは、3回分のデジタル値の平均に限らず、2回分のデジタル値の平均であってもよいし、4回分以上のデジタル値の平均であってもよい。
本発明は、センサユニットに設けられる信号処理回路に限らず、デジタル信号に対して所定の信号処理を行う信号処理部を備えた各種の信号処理回路に適用可能である。
Claims (11)
- A/D変換回路と、
入力される電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路と、
外部信号電圧および前記残余電圧生成回路から出力される電圧のうち何れか一方を前記A/D変換回路および前記残余電圧生成回路に入力する入力切替回路と、
前記残余電圧生成回路におけるアナログ電圧を前記A/D変換回路から出力されるデジタル変換値に対応する電圧とした上で、前記外部信号電圧を前記入力切替回路、前記A/D変換回路および前記残余電圧生成回路を通して巡回させることによりA/D変換を実行するA/D変換動作と、前記残余電圧生成回路におけるアナログ電圧を外部から与えられる2進コード値に対応する電圧とした上で、前記残余電圧生成回路から出力される電圧を前記入力切替回路および前記残余電圧生成回路を通して巡回させることにより前記残余電圧生成回路から前記2進コード値に応じたアナログ電圧を出力するD/A変換動作とを実行する制御回路とを備えていることを特徴とするA/D変換器。 - 前記残余電圧生成回路は、
第1および第2のコンデンサを備え、当該第1および第2のコンデンサの一端が共通側電極としてコモンラインに接続され、他端が非共通側電極として複数の基準電圧線および前記入力切替回路のうちの何れかに接続されるコンデンサアレイ回路と、
前記コモンラインの電圧を入力とし前記残余電圧を出力する演算増幅器と、
前記演算増幅器の入出力端子間に接続可能な第3のコンデンサとを備えて構成され、
前記制御回路は、前記入力切替回路を介して前記第3のコンデンサと前記第1および第2のコンデンサとの中から選択したコンデンサに対し前記外部信号電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて前記第3のコンデンサを前記演算増幅器の入出力端子間に接続した状態で前記A/D変換回路の変換結果に応じて前記第1および第2のコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続することにより前記第1および第2のコンデンサと前記第3のコンデンサとの間で電荷再分配を行い、その後必要回数だけ前記演算増幅器から出力される残余電圧に応じた前記電荷設定と初期化それに続く前記電荷再分配を行うことにより前記A/D変換動作を実行することを特徴とする請求項1記載のA/D変換器。 - 前記残余電圧生成回路は、
電荷を蓄積可能に構成され、その蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段と、
電荷を蓄積可能に構成され、その蓄積電荷を前記電荷分割手段の蓄積電荷と加算してその結果を再び蓄積可能に構成された電荷累積手段とを備え、
前記制御回路は、
初期に基準電圧に応じた電荷を前記電荷分割手段に蓄積するとともに前記電荷累積手段の蓄積電荷を初期化した後、前記2進コードのMSB側から順に各ビットに対応して、前記電荷分割手段による電荷の分割動作を実行するとともに当該各ビットのデータ値に応じて前記電荷累積手段による電荷の加算動作を実行することにより、前記基準電圧を前記2進コード値に応じたアナログ電圧に変換して出力する前記D/A変換動作を実行することを特徴とする請求項2記載のA/D変換器。 - 前記電荷分割手段は、
前記演算増幅器と、
前記演算増幅器の入出力端子間に接続可能とされ、前記基準電圧に応じた電荷を設定可能に構成された前記第1のコンデンサと、
前記演算増幅器の入出力端子間に接続可能とされ、前記第1のコンデンサの蓄積電荷に影響を及ぼすことなく所定の電荷を設定可能に構成された前記第2のコンデンサとから構成され、
前記制御回路は、前記第1および第2のコンデンサを前記演算増幅器の出力端子と入力端子との間に接続することにより、前記電荷分割手段による電荷の分割動作を実行することを特徴とする請求項3記載のA/D変換器。 - 前記電荷累積手段は、
前記演算増幅器と、
前記第1または第2のコンデンサと、
所定の初期電荷を設定可能に構成された前記第3のコンデンサとから構成され、
前記制御回路は、前記第1または第2のコンデンサに蓄積された電荷を前記第3のコンデンサに転送することにより前記電荷累積手段による電荷の加算動作を実行することを特徴とする請求項4記載のA/D変換器。 - 前記残余電圧生成回路は、
電荷を蓄積可能に構成され、前記2進コードのビットデータ値に応じて基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を蓄積電荷に累積加算する電荷累積手段と、
前記電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段とを備え、
前記制御回路は、
前記電荷累積手段の蓄積電荷を初期化した後、前記2進コードのLSB側から順に各ビットデータ値に対応して、前記電荷累積手段による電荷の累積動作と前記電荷分割手段による電荷の分割動作とを実行することにより、前記基準電圧を前記2進コード値に応じたアナログ電圧に変換して出力する前記D/A変換動作を実行する請求項2記載のA/D変換器。 - 前記電荷累積手段および電荷分割手段は、
前記演算増幅器と、
前記演算増幅器の入出力端子間に接続可能とされ、前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定可能に構成された前記第1および第2のコンデンサと、
前記演算増幅器の入出力端子間に接続され、電荷を初期設定可能に構成された前記第3のコンデンサとから構成され、
前記制御回路は、
はじめに前記第3のコンデンサの電荷を初期化し、前記2進コードのLSB側から順に各ビットに対応して、前記第1および第2のコンデンサに当該各ビットのデータ値に応じて前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定し、前記第1、第2および第3のコンデンサを前記演算増幅器の入出力端子間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することを特徴とする請求項6記載のA/D変換器。 - 前記A/D変換回路、前記残余電圧生成回路および前記入力切替回路は、それぞれ差動動作可能に構成されていることを特徴とする請求項1ないし7の何れかに記載のA/D変換器。
- 請求項1ないし8のいずれかに記載のA/D変換器と、
入力されるデジタル信号に対して所定の信号処理を行う信号処理部とを備え、
前記A/D変換器を前記A/D変換動作を行う状態にした上で外部から与えられるアナログ信号を前記A/D変換器に入力し、当該A/D変換動作に応じて出力されるデジタル変換値を前記信号処理部に入力し、当該信号処理に応じて出力されるデジタル信号を外部に出力するデジタル出力動作と、
前記A/D変換器を前記A/D変換動作を行う状態にした上で外部から与えられるアナログ信号を前記A/D変換器に入力し、当該A/D変換動作に応じて出力されるデジタル変換値を前記信号処理部に入力し、当該信号処理に応じて出力されるデジタル信号を前記A/D変換器を前記D/A変換動作を行う状態にした上で前記A/D変換器に入力し、当該D/A変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作とを実行可能に構成された信号処理回路。 - 前記A/D変換器により前記D/A変換動作が行われた際に出力されるアナログ電圧をサンプリングするとともに所定期間ホールドし、当該ホールドしたアナログ電圧を外部に出力するサンプルホールド回路を備えていることを特徴とする請求項9記載の信号処理回路。
- 請求項1ないし8のいずれかに記載のA/D変換器を備え、
前記A/D変換器を前記A/D変換動作を行う状態にした上で外部から与えられるアナログ信号を前記A/D変換器に入力し、当該A/D変換動作に応じて出力されるデジタル変換値を外部に出力するデジタル出力動作と、
前記A/D変換器を前記D/A変換動作を行う状態にした上で外部から与えられるデジタル信号を前記A/D変換器に入力し、当該D/A変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作とを実行可能に構成された信号処理回路。
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