JP3086638B2 - デジタル−アナログ変換回路およびアナログ−デジタル変換回路 - Google Patents
デジタル−アナログ変換回路およびアナログ−デジタル変換回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はデジタル−アナログ
変換回路（Ｄ／Ａコンバータ）およびアナログ−デジタ
ル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、容
量アレイ方式Ｄ／Ａコンバータおよびその容量アレイ方
式Ｄ／Ａコンバータを用いた多段パイプライン（ステッ
プフラッシュ）構成をとるＡ／Ｄコンバータに関するも
のである。
変換回路（Ｄ／Ａコンバータ）およびアナログ−デジタ
ル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、容
量アレイ方式Ｄ／Ａコンバータおよびその容量アレイ方
式Ｄ／Ａコンバータを用いた多段パイプライン（ステッ
プフラッシュ）構成をとるＡ／Ｄコンバータに関するも
のである。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
【０００４】１ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
【０００５】そこで、各段がＡ／ＤコンバータとＤ／Ａ
コンバータと差分アンプとから成る多段パイプライン構
成をとるＡ／Ｄコンバータが開発された。図２に、１０
ビット４段パイプライン構成をとるＡ／Ｄコンバータ１
のブロック回路を示す。
コンバータと差分アンプとから成る多段パイプライン構
成をとるＡ／Ｄコンバータが開発された。図２に、１０
ビット４段パイプライン構成をとるＡ／Ｄコンバータ１
のブロック回路を示す。
【０００６】Ａ／Ｄコンバータ１は、サンプルホールド
回路２、１段目〜４段目の回路３〜６、ラッチ回路７、
出力回路８から構成されている。１段目〜３段目の回路
３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ
１０、差分アンプ１１を備える。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９だけを備える。１段目
（初段）の回路３は４ビット構成、２〜４段目の回路４
〜６はそれぞれ２ビット構成である。１〜３段目の回路
３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａ
コンバータ１０のビット数（ビット構成）ｎは同じに設
定されている。尚、２段目〜４段目の回路４〜６は１ビ
ット以上の冗長ビットを備える。
回路２、１段目〜４段目の回路３〜６、ラッチ回路７、
出力回路８から構成されている。１段目〜３段目の回路
３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ
１０、差分アンプ１１を備える。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９だけを備える。１段目
（初段）の回路３は４ビット構成、２〜４段目の回路４
〜６はそれぞれ２ビット構成である。１〜３段目の回路
３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａ
コンバータ１０のビット数（ビット構成）ｎは同じに設
定されている。尚、２段目〜４段目の回路４〜６は１ビ
ット以上の冗長ビットを備える。
【０００７】次に、Ａ／Ｄコンバータ１の動作を説明す
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
【０００８】１段目の回路３において、サブＡ／Ｄコン
バータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である
上位４ビットのデジタル出力（２9,２8,２7,２6 ）は、
Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッ
チ回路７を介して出力回路８へ転送される。差分アンプ
１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナ
ログ入力信号Ｖinとの差分を増幅する。その差分アンプ
１１の出力は、２段目の回路４へ転送される。
バータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である
上位４ビットのデジタル出力（２9,２8,２7,２6 ）は、
Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッ
チ回路７を介して出力回路８へ転送される。差分アンプ
１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナ
ログ入力信号Ｖinとの差分を増幅する。その差分アンプ
１１の出力は、２段目の回路４へ転送される。
【０００９】２段目の回路４においては、１段目の回路
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4 ）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4 ）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
【００１０】４段目の回路６においては、３段目の回路
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0 ）が得られる。
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0 ）が得られる。
【００１１】１〜４段目の回路３〜６のデジタル出力
は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
【００１２】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout をパラレル出力する。こ
のように、ＡＤコンバータ１においては、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。
０ビットのデジタル出力Ｄout をパラレル出力する。こ
のように、ＡＤコンバータ１においては、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。
【００１３】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ９を構成する
各コンパレータの分解能を実質的に向上させることが可
能になり、十分な変換精度が得られる。
が小さくなっても、サブＡ／Ｄコンバータ９を構成する
各コンパレータの分解能を実質的に向上させることが可
能になり、十分な変換精度が得られる。
【００１４】ところで、サブＡ／Ｄコンバータ９には全
並列比較（フラッシュ）方式が用いられ、Ｄ／Ａコンバ
ータ１０には容量アレイ方式が用いられる。図３に、フ
ラッシュ方式サブＡ／Ｄコンバータ９および容量アレイ
方式Ｄ／Ａコンバータ１０の構成を示す。
並列比較（フラッシュ）方式が用いられ、Ｄ／Ａコンバ
ータ１０には容量アレイ方式が用いられる。図３に、フ
ラッシュ方式サブＡ／Ｄコンバータ９および容量アレイ
方式Ｄ／Ａコンバータ１０の構成を示す。
【００１５】フラッシュ方式サブＡ／Ｄコンバータ９
は、ｎ個の抵抗Ｒ、ｎ個のコンパレータＤ１〜Ｄｎから
構成される。抵抗Ｒは全て同じ抵抗値であり、高電位側
基準電源VRT （電圧VRT ）および低電位側基準電源VRB
（電圧VRB ）間に直列に接続されている。ここで、低電
位側基準電源VRB に接続される抵抗Ｒの低電位側基準電
源VRB 側のノードの電位をΔVR(1) 、その抵抗Ｒの反対
側のノードの電位をΔVR(2) というように、各抵抗Ｒ間
のノードの電位を表すこととする。
は、ｎ個の抵抗Ｒ、ｎ個のコンパレータＤ１〜Ｄｎから
構成される。抵抗Ｒは全て同じ抵抗値であり、高電位側
基準電源VRT （電圧VRT ）および低電位側基準電源VRB
（電圧VRB ）間に直列に接続されている。ここで、低電
位側基準電源VRB に接続される抵抗Ｒの低電位側基準電
源VRB 側のノードの電位をΔVR(1) 、その抵抗Ｒの反対
側のノードの電位をΔVR(2) というように、各抵抗Ｒ間
のノードの電位を表すこととする。
【００１６】各コンパレータＤ１〜Ｄｎのプラス入力端
子には入力信号VI（アナログ入力信号Ｖinまたは前段の
回路３〜５の差分アンプ１１の出力）が入力される。ま
た、各コンパレータＤ１〜Ｄｎのマイナス入力端子には
それぞれ、各抵抗Ｒ間のノードの電位VR(1) 〜VR(n) が
印加される。従って、各コンパレータＤ１〜Ｄｎの出力
レベルはそれぞれ、入力信号VIの方が電位VR(1) 〜VR
(n) よりも高い場合にはハイレベルとなり、低い場合に
はローレベルとなる。
子には入力信号VI（アナログ入力信号Ｖinまたは前段の
回路３〜５の差分アンプ１１の出力）が入力される。ま
た、各コンパレータＤ１〜Ｄｎのマイナス入力端子には
それぞれ、各抵抗Ｒ間のノードの電位VR(1) 〜VR(n) が
印加される。従って、各コンパレータＤ１〜Ｄｎの出力
レベルはそれぞれ、入力信号VIの方が電位VR(1) 〜VR
(n) よりも高い場合にはハイレベルとなり、低い場合に
はローレベルとなる。
【００１７】容量アレイ方式Ｄ／Ａコンバータ１０は、
アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅ
ｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個のプラ
ス側コンデンサＢ１〜Ｂｎ、ｎ個のマイナス側コンデン
サＣ１〜Ｃｎから構成される。
アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅ
ｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個のプラ
ス側コンデンサＢ１〜Ｂｎ、ｎ個のマイナス側コンデン
サＣ１〜Ｃｎから構成される。
【００１８】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎは全て
同じ容量値ｃである。コンデンサＢ１〜Ｂｎの一方の端
子（以下、出力端子という）からは差動プラス側出力電
圧VDA(+)が生成され、コンデンサＣ１〜Ｃｎの一方の端
子（以下、出力端子という）からは差動マイナス側出力
電圧VDA(-)が生成される。尚、各コンデンサＢ１〜Ｂ
ｎ，Ｃ１〜Ｃｎの出力端子とは反対側の端子を、以下、
入力端子という。
同じ容量値ｃである。コンデンサＢ１〜Ｂｎの一方の端
子（以下、出力端子という）からは差動プラス側出力電
圧VDA(+)が生成され、コンデンサＣ１〜Ｃｎの一方の端
子（以下、出力端子という）からは差動マイナス側出力
電圧VDA(-)が生成される。尚、各コンデンサＢ１〜Ｂ
ｎ，Ｃ１〜Ｃｎの出力端子とは反対側の端子を、以下、
入力端子という。
【００１９】各スイッチＥ１〜Ｅｎの一方の端子は高電
位側基準電源VRT に接続され、他方の端子はコンデンサ
Ｂ１〜Ｂｎの入力端子に接続されている。各スイッチＦ
１〜Ｆｎの一方の端子は高電位側基準電源VRT に接続さ
れ、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接
続されている。各スイッチＧ１〜Ｇｎの一方の端子は低
電位側基準電源VRB に接続され、他方の端子はコンデン
サＢ１〜Ｂｎの入力端子に接続されている。各スイッチ
Ｈ１〜Ｈｎの一方の端子は低電位側基準電源VRB に接続
され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に
接続されている。
位側基準電源VRT に接続され、他方の端子はコンデンサ
Ｂ１〜Ｂｎの入力端子に接続されている。各スイッチＦ
１〜Ｆｎの一方の端子は高電位側基準電源VRT に接続さ
れ、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接
続されている。各スイッチＧ１〜Ｇｎの一方の端子は低
電位側基準電源VRB に接続され、他方の端子はコンデン
サＢ１〜Ｂｎの入力端子に接続されている。各スイッチ
Ｈ１〜Ｈｎの一方の端子は低電位側基準電源VRB に接続
され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に
接続されている。
【００２０】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ、各コン
パレータＤ１〜Ｄｎの出力レベルに従ってオン・オフ動
作が切り換えられる。例えば、コンパレータＤｎの出力
がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、ス
イッチＧｎ，Ｆｎはオフする。反対に、コンパレータＤ
ｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオ
フし、スイッチＧｎ，Ｆｎはオンする。
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ、各コン
パレータＤ１〜Ｄｎの出力レベルに従ってオン・オフ動
作が切り換えられる。例えば、コンパレータＤｎの出力
がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、ス
イッチＧｎ，Ｆｎはオフする。反対に、コンパレータＤ
ｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオ
フし、スイッチＧｎ，Ｆｎはオンする。
【００２１】次に、容量アレイ方式Ｄ／Ａコンバータ１
０の動作を説明する。初期条件では、各コンデンサＢ１
〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであ
り、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，
Ｈ１〜Ｈｎは全てオフしている。従って、初期条件で
は、全てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えら
れた電荷（電気量）Ｑ１＝０である。
０の動作を説明する。初期条件では、各コンデンサＢ１
〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであ
り、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，
Ｈ１〜Ｈｎは全てオフしている。従って、初期条件で
は、全てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えら
れた電荷（電気量）Ｑ１＝０である。
【００２２】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオン・オフ動作に従って、全てのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は、式（２）で表される。
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオン・オフ動作に従って、全てのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は、式（２）で表される。
【００２３】 Ｑ２＝ｍ（VRT − VDA(+) ）ｃ＋（ｎ−ｍ）（VRB − VDA(+) ）ｃ ………（２） 電荷保存の法則より、Ｑ１＝Ｑ２である。従って、差動
プラス側出力電圧VDA(+)は式（３）で表される。
プラス側出力電圧VDA(+)は式（３）で表される。
【００２４】 VDA(+)＝VRB ＋ｍ（VRT −VRB ）／ｎ ………（３） 一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオン・オ
フ動作に従って、全てのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は、式（４）で表される。
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオン・オ
フ動作に従って、全てのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は、式（４）で表される。
【００２５】 Ｑ２＝（ｎ−ｍ）（VRT − VDA(-) ）ｃ＋ｍ（VRB − VDA(-) ）ｃ ………（４） 電荷保存の法則より、Ｑ１＝Ｑ３である。従って、差動
マイナス側出力電圧VDA(-)は式（５）で表される。
マイナス側出力電圧VDA(-)は式（５）で表される。
【００２６】VDA(-)＝VRT −ｍ（VRT −VRB ）／ｎ …
……（５） 従って、式（３）（５）より、差動出力ΔVDA は式
（６）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋２ｍ（VRT −VR
B ）／ｎ………（６） 式（６）から差動出力の１ＬＳＢは式（７）で表され
る。
……（５） 従って、式（３）（５）より、差動出力ΔVDA は式
（６）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋２ｍ（VRT −VR
B ）／ｎ………（６） 式（６）から差動出力の１ＬＳＢは式（７）で表され
る。
【００２７】 １ＬＳＢ＝２（VRT −VRB ）／ｎ ………（７）
【００２８】
【発明が解決しようとする課題】多段パイプライン構成
をとるＡ／Ｄコンバータでは、サブＡ／Ｄコンバータお
よび差分アンプの入力電圧範囲を狭くすることが要求さ
れている。これは、入力電圧範囲が狭くなれば、サブＡ
／Ｄコンバータおよび差分アンプの設計が容易になるた
めである。また、入力電圧範囲が狭くなれば、差分アン
プの消費電力を低減できるためである。
をとるＡ／Ｄコンバータでは、サブＡ／Ｄコンバータお
よび差分アンプの入力電圧範囲を狭くすることが要求さ
れている。これは、入力電圧範囲が狭くなれば、サブＡ
／Ｄコンバータおよび差分アンプの設計が容易になるた
めである。また、入力電圧範囲が狭くなれば、差分アン
プの消費電力を低減できるためである。
【００２９】サブＡ／Ｄコンバータおよび差分アンプの
入力電圧範囲を狭くするには、Ｄ／Ａコンバータから差
分中間値を出力すればよい。本発明は上記要求を満足す
るためになされたものであって、以下の目的を有するも
のである。
入力電圧範囲を狭くするには、Ｄ／Ａコンバータから差
分中間値を出力すればよい。本発明は上記要求を満足す
るためになされたものであって、以下の目的を有するも
のである。
【００３０】１〕差分中間値を出力可能な容量アレイ方
式Ｄ／Ａコンバータを提供する。 ２〕サブＡ／Ｄコンバータおよび差分アンプの設計が容
易で、差分アンプの消費電力を低減可能な多段パイプラ
イン構成をとるＡ／Ｄコンバータを提供する。
式Ｄ／Ａコンバータを提供する。 ２〕サブＡ／Ｄコンバータおよび差分アンプの設計が容
易で、差分アンプの消費電力を低減可能な多段パイプラ
イン構成をとるＡ／Ｄコンバータを提供する。
【００３１】
【課題を解決するための手段】請求項１に記載の発明
は、複数のスイッチおよびコンデンサがアレイ状に接続
され、差動プラス側出力電圧を出力する第１の容量アレ
イと、複数のスイッチおよびコンデンサがアレイ状に接
続され、差動マイナス側出力電圧を出力する第２の容量
アレイとを備え、前記全てのスイッチを稼働状態とした
場合に複数通りの第１の差動電位を発生可能に構成され
たものであって、特定のスイッチの出力を固定すること
により、残りのスイッチを稼働状態とした場合に、入力
デジタル値に対し、前記第１の差動電位から所定の電位
（但し、１ＬＳＢ未満）ずれた値である複数通りの第２
の差動電位を出力するよう構成したことをその要旨とす
る。
は、複数のスイッチおよびコンデンサがアレイ状に接続
され、差動プラス側出力電圧を出力する第１の容量アレ
イと、複数のスイッチおよびコンデンサがアレイ状に接
続され、差動マイナス側出力電圧を出力する第２の容量
アレイとを備え、前記全てのスイッチを稼働状態とした
場合に複数通りの第１の差動電位を発生可能に構成され
たものであって、特定のスイッチの出力を固定すること
により、残りのスイッチを稼働状態とした場合に、入力
デジタル値に対し、前記第１の差動電位から所定の電位
（但し、１ＬＳＢ未満）ずれた値である複数通りの第２
の差動電位を出力するよう構成したことをその要旨とす
る。
【００３２】請求項２に記載の発明は、各段がアナログ
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のデジタル−アナログ変換回路として請
求項１に記載のデジタル−アナログ変換回路を使用する
ことをその要旨とする。
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のデジタル−アナログ変換回路として請
求項１に記載のデジタル−アナログ変換回路を使用する
ことをその要旨とする。
【００３３】請求項３に記載の発明は、請求項２に記載
のアナログ−デジタル変換回路において、前記アナログ
−デジタル変換回路は複数のコンパレータを使用するフ
ラッシュ方式で、少なくとも一つの段のデジタル−アナ
ログ変換回路では、アナログ−デジタル変換回路のコン
パレータのうち比較動作に関係しないコンパレータの出
力に対応するスイッチの出力を固定することで前記第２
の差動電位を発生可能にしたことをその要旨とする。
のアナログ−デジタル変換回路において、前記アナログ
−デジタル変換回路は複数のコンパレータを使用するフ
ラッシュ方式で、少なくとも一つの段のデジタル−アナ
ログ変換回路では、アナログ−デジタル変換回路のコン
パレータのうち比較動作に関係しないコンパレータの出
力に対応するスイッチの出力を固定することで前記第２
の差動電位を発生可能にしたことをその要旨とする。
【００３４】請求項４に記載の発明は、請求項３に記載
のアナログ−デジタル変換回路において、前記比較動作
に関係しないコンパレータの出力をオープン状態か、又
はその比較動作に関係しないコンパレータを省くことを
その要旨とする。
のアナログ−デジタル変換回路において、前記比較動作
に関係しないコンパレータの出力をオープン状態か、又
はその比較動作に関係しないコンパレータを省くことを
その要旨とする。
【００３５】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。尚、本実施形態におい
て、図２および図３に示した従来の形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。
形態を図面に従って説明する。尚、本実施形態におい
て、図２および図３に示した従来の形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。
【００３６】図１に、本実施形態のフラッシュ方式サブ
Ａ／Ｄコンバータ９および容量アレイ方式Ｄ／Ａコンバ
ータ１０の構成を示す。尚、図１において、図３と異な
るのは、以下の点だけである。
Ａ／Ｄコンバータ９および容量アレイ方式Ｄ／Ａコンバ
ータ１０の構成を示す。尚、図１において、図３と異な
るのは、以下の点だけである。
【００３７】サブＡ／Ｄコンバータ９を構成するコン
パレータＤ１の出力がオープン状態になっている。 スイッチＥ１，Ｆ１がオン状態、スイッチＧ１，Ｈ１
がオフ状態に固定されている。
パレータＤ１の出力がオープン状態になっている。 スイッチＥ１，Ｆ１がオン状態、スイッチＧ１，Ｈ１
がオフ状態に固定されている。
【００３８】次に、本実施形態の作用について説明す
る。サブＡ／Ｄコンバータ９の入力信号VIの電圧範囲は
電圧VRT 〜VRB である。つまり、サブＡ／Ｄコンバータ
９の入力信号VIが電圧VRT を下回ることはない。従っ
て、コンパレータＤ１の出力は必ずハイレベルになる。
る。サブＡ／Ｄコンバータ９の入力信号VIの電圧範囲は
電圧VRT 〜VRB である。つまり、サブＡ／Ｄコンバータ
９の入力信号VIが電圧VRT を下回ることはない。従っ
て、コンパレータＤ１の出力は必ずハイレベルになる。
【００３９】そこで、上記のように、コンパレータ
Ｄ１の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，
Ｈ１のオン・オフ状態を固定する。その結果、ｎ個のコ
ンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルに
なった場合、従来の形態と同様に、差動プラス側出力電
圧VDA(+)は式（３）で表される。一方、差動マイナス側
出力電圧VDA(-)は式（８）で表される。
Ｄ１の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，
Ｈ１のオン・オフ状態を固定する。その結果、ｎ個のコ
ンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルに
なった場合、従来の形態と同様に、差動プラス側出力電
圧VDA(+)は式（３）で表される。一方、差動マイナス側
出力電圧VDA(-)は式（８）で表される。
【００４０】VDA(-)＝VRT −（ｍ−１）（VRT −VRB ）
／ｎ ………（８） 従って、式（３）（８）より、差動出力ΔVDA は式
（９）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋２ｍ（VRT −VR
B ）／ｎ−（VRT −VRB ）／ｎ ………（９） 式（９）に示すΔVDA （以下、ΔVDA1とする）は、式
（６）に示すΔVDA （以下、ΔVDA2とする）を用いて、
式（１０）で表される。
／ｎ ………（８） 従って、式（３）（８）より、差動出力ΔVDA は式
（９）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋２ｍ（VRT −VR
B ）／ｎ−（VRT −VRB ）／ｎ ………（９） 式（９）に示すΔVDA （以下、ΔVDA1とする）は、式
（６）に示すΔVDA （以下、ΔVDA2とする）を用いて、
式（１０）で表される。
【００４１】 ΔVDA1＝ΔVDA2−（VRT −VRB ）／ｎ ………（１０） 式（７）から式（１０）は式（１１）で表される。 ΔVDA1＝ΔVDA2−ＬＳＢ／２ ………（１１） 式（１１）から、本実施形態における差動出力ΔVDA1
は、従来の形態の差動出力ΔVDA2を０．５ＬＳＢ分だけ
ずらしたものになることがわかる。これは、Ｄ／Ａコン
バータ１０から差分中間値が出力されていることに他な
らない。
は、従来の形態の差動出力ΔVDA2を０．５ＬＳＢ分だけ
ずらしたものになることがわかる。これは、Ｄ／Ａコン
バータ１０から差分中間値が出力されていることに他な
らない。
【００４２】このように、本実施形態によれば、差分中
間値を出力することが可能な容量アレイ方式Ｄ／Ａコン
バータを得ることができる。差分中間値を出力すること
が可能な容量アレイ方式Ｄ／Ａコンバータ１０を、図２
に示すような多段パイプライン構成をとるＡ／Ｄコンバ
ータに使用すれば、以下の効果を得ることができる。
間値を出力することが可能な容量アレイ方式Ｄ／Ａコン
バータを得ることができる。差分中間値を出力すること
が可能な容量アレイ方式Ｄ／Ａコンバータ１０を、図２
に示すような多段パイプライン構成をとるＡ／Ｄコンバ
ータに使用すれば、以下の効果を得ることができる。
【００４３】(1) 差分中間値が得られない場合に比べ
て、その段の差分アンプ１１および次段のサブＡ／Ｄコ
ンバータ９の入力電圧範囲を狭くすることができる。そ
の結果、サブＡ／Ｄコンバータ９および差分アンプ１１
の設計が容易になる。
て、その段の差分アンプ１１および次段のサブＡ／Ｄコ
ンバータ９の入力電圧範囲を狭くすることができる。そ
の結果、サブＡ／Ｄコンバータ９および差分アンプ１１
の設計が容易になる。
【００４４】(2) 入力電圧範囲が狭くなれば、差分アン
プ１１の消費電力を低減することができる。尚、上記各
実施形態は以下のように変更してもよく、その場合でも
同様の作用および効果を得ることができる。
プ１１の消費電力を低減することができる。尚、上記各
実施形態は以下のように変更してもよく、その場合でも
同様の作用および効果を得ることができる。
【００４５】（１）サブＡ／Ｄコンバータ９をフラッシ
ュ方式以外の方式で具体化する。 （２）コンパレータＤ１の出力をオープン状態にするの
ではなく、コンパレータＤ１を省く。
ュ方式以外の方式で具体化する。 （２）コンパレータＤ１の出力をオープン状態にするの
ではなく、コンパレータＤ１を省く。
【００４６】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項３に記載のアナログ−デジタル変換回路に
おいて、前記比較動作に関係しないコンパレータは最下
位ビットに対応するアナログ−デジタル変換回路。
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項３に記載のアナログ−デジタル変換回路に
おいて、前記比較動作に関係しないコンパレータは最下
位ビットに対応するアナログ−デジタル変換回路。
【００４７】
【発明の効果】１〕差分中間値を出力可能な容量アレイ
方式Ｄ／Ａコンバータを提供することができる。
方式Ｄ／Ａコンバータを提供することができる。
【００４８】２〕サブＡ／Ｄコンバータおよび差分アン
プの設計が容易で、差分アンプの消費電力を低減可能な
多段パイプライン構成をとるＡ／Ｄコンバータを提供す
ることができる。
プの設計が容易で、差分アンプの消費電力を低減可能な
多段パイプライン構成をとるＡ／Ｄコンバータを提供す
ることができる。
【００４９】
【図１】一実施形態の回路図。
【図２】従来および一実施形態の回路図。
【図３】従来の形態の回路図。
３…１段目の回路 ４…２段目の回路 ５…３段目の回路 ６…４段目の回路 ９…サブＡ／Ｄコンバータ １０…Ｄ／Ａコンバータ １１…差分アンプ Ｄ１〜Ｄｎ…コンパレータ Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ…ス
イッチ Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ…コンデンサ
イッチ Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ…コンデンサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (4)
- 【請求項１】 複数のスイッチおよびコンデンサがアレ
イ状に接続され、差動プラス側出力電圧を出力する第１
の容量アレイと、複数のスイッチおよびコンデンサがア
レイ状に接続され、差動マイナス側出力電圧を出力する
第２の容量アレイとを備え、前記全てのスイッチを稼働
状態とした場合に複数通りの第１の差動電位を発生可能
に構成されたものであって、 特定のスイッチの出力を固定することにより、残りのス
イッチを稼働状態とした場合に、入力デジタル値に対
し、前記第１の差動電位から所定の電位（但し、１ＬＳ
Ｂ未満）ずれた値である複数通りの第２の差動電位を出
力するよう構成したことを特徴とするデジタル−アナロ
グ変換回路。 - 【請求項２】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る多段
パイプライン構成をとり、少なくとも一つの段のデジタ
ル−アナログ変換回路として請求項１に記載のデジタル
−アナログ変換回路を使用するアナログ−デジタル変換
回路。 - 【請求項３】 前記アナログ−デジタル変換回路は複数
のコンパレータを使用するフラッシュ方式で、少なくと
も一つの段のデジタル−アナログ変換回路では、アナロ
グ−デジタル変換回路のコンパレータのうち比較動作に
関係しないコンパレータの出力に対応するスイッチの出
力を固定することで前記第２の差動電位を発生可能にし
たことを特徴とする請求項２に記載のアナログ−デジタ
ル変換回路。 - 【請求項４】 前記比較動作に関係しないコンパレータ
の出力をオープン状態か、又はその比較動作に関係しな
いコンパレータを省くことを特徴とした請求項３に記載
のアナログ−デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07224261A JP3086638B2 (ja) | 1995-08-31 | 1995-08-31 | デジタル−アナログ変換回路およびアナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07224261A JP3086638B2 (ja) | 1995-08-31 | 1995-08-31 | デジタル−アナログ変換回路およびアナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969777A JPH0969777A (ja) | 1997-03-11 |
| JP3086638B2 true JP3086638B2 (ja) | 2000-09-11 |
Family
ID=16811009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07224261A Expired - Fee Related JP3086638B2 (ja) | 1995-08-31 | 1995-08-31 | デジタル−アナログ変換回路およびアナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086638B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018936A (ko) * | 1997-08-28 | 1999-03-15 | 윤종용 | 아날로그-디지탈 변환 회로 |
| US6683554B2 (en) | 2001-06-18 | 2004-01-27 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
| JP2018107771A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
-
1995
- 1995-08-31 JP JP07224261A patent/JP3086638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0969777A (ja) | 1997-03-11 |
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