JP3773940B2 - アナログ−デジタル変換回路 - Google Patents

Description

本発明は、減算増幅回路を備えたアナログ−デジタル変換回路に関する。

近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。

しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。

この多段パイプライン構成を有するアナログ−デジタル変換回路では、各段がＡ／Ｄコンバータ（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デジタル−アナログ変換器）および差分増幅器からなる。

各段において、Ａ／ＤコンバータおよびＤ／Ａコンバータのビット数（ビット構成）ｎは同じに設定されている。また、各段のＡ／Ｄコンバータは、アナログ−デジタル変換回路全体と区別するために、サブＡ／Ｄコンバータと呼ばれる。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。

このアナログ−デジタル変換回路では、まず、アナログ入力信号に対して、１段目のサブＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ変換結果を１段目のＤ／Ａコンバータに入力し、Ｄ／Ａ変換を行う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ変換結果とアナログ入力信号とを１段目の差分増幅器に入力し、それらの差分を増幅する。

その１段目の差分増幅器の出力に対して、２段目のサブＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。次に、２段目のサブＡ／ＤコンバータのＡ／Ｄ変換結果を２段目のＤ／Ａコンバータに入力し、Ｄ／Ａ変換を行う。続いて、２段目のＤ／ＡコンバータのＤ／Ａ変換結果と１段目の差分増幅器の出力とを２段目の差分増幅器に入力し、それらの差分を増幅する。この後は、同様の動作を各段で順次行う。

ただし、最終段はサブＡ／Ｄコンバータのみから構成され、前段の差分増幅器の出力をＡ／Ｄ変換する。

例えば、３段パイプライン構成で１〜３段目のサブＡ／Ｄコンバータのビット数（ビット構成）がそれぞれａ，ｂ，ｃの場合には、１段目のサブＡ／Ｄコンバータから上位ａビット、２段目のサブＡ／Ｄコンバータから中位ｂビット、３段目のサブＡ／Ｄコンバータから下位ｃビットのデジタル出力が得られる。

このように、多段パイプライン構成をとれば、各段において、アナログ入力信号または前段の差分増幅器の出力と、その段のデジタル出力のＤ／Ａ変換結果との差分が、その段の差分増幅器によって増幅される。そのため、変換ビット数が増大してＬＳＢ（Least Significant Bit)が小さくなっても、サブＡ／Ｄコンバータを構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。

このような多段パイプライン構成を有するアナログ−デジタル変換回路の各段の差分増幅器として減算増幅回路が用いられる。

図１５は従来の減算増幅回路の一例を示す回路図である。また、図１６は図１５の減算増幅回路の動作を説明するための図である。

図１５において、演算増幅器１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１の出力端子はノードｎｏに接続されるとともにコンデンサ２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。

ノードｎ１に電圧Ｖ₁ が入力され、ノードｎ２に電圧Ｖ₂ が入力され、ノードｎｏから電圧Ｖ_O が出力される。

ここで、図１６を参照しながら図１５の減算増幅回路の動作を説明する。なお、コンデンサ２の容量値をＣとし、コンデンサ３の容量値をＫＣとし、接地電位をＶ_G とする。Ｋは定数である。

まず、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ₁ となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。

Ｑａ＝（Ｖ_G −Ｖ₁ ）ＫＣ
次に、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ₂ となる。また、ノードｎｏの電圧はＶ_O となる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。

Ｑｂ＝（Ｖ_G −Ｖ₂ ）ＫＣ＋（Ｖ_G −Ｖ_O ）Ｃ
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。

（Ｖ_G −Ｖ₁ ）ＫＣ＝（Ｖ_G −Ｖ₂ ）ＫＣ＋（Ｖ_G −Ｖ_O ）Ｃ
上式から、ノードｎｏの電圧ＶO は次式のようになる。

Ｖ_O ＝Ｖ_G ＋（Ｖ₁ −Ｖ₂ ）Ｋ
このようにして、電圧Ｖ₁ から電圧Ｖ₂ が減算され、その減算値がＫ倍に増幅される。

上記の従来の減算増幅回路においては、上記のように、ノードｎａに入力する電圧Ｖ₁ ，Ｖ₂ を切り替えるためにスイッチＳＷ２，ＳＷ３が必要となる。これらのスイッチＳＷ２，ＳＷ３は、通常ＣＭＯＳ（相補型金属酸化物半導体）電界効果トランジスタからなるＣＭＯＳスイッチにより構成される。

このＣＭＯＳスイッチは、低電圧動作時に確実にオンオフすることができないという特性を有し、特に、電源電圧と接地電圧の中間レベルは通しにくく、または通せない。そのため、アナログ−デジタル変換回路の低電圧化を図ることが難しい。

また、アナログ入力信号である電圧Ｖ₁ ，Ｖ₂ がスイッチＳＷ２，ＳＷ３を介してコンデンサ３に入力されるので、不特定なアナログ信号が入力される場合、アナログ入力信号にそのアナログ入力信号レベルに依存するスイッチ雑音が発生する。

これらの結果、低電圧動作が可能でかつ高精度なアナログ−デジタル変換回路を実現することができない。

本発明の目的は、低電圧動作が可能でかつ雑音が低減された減算増幅回路を備えたアナログ−デジタル変換回路を提供することである。

請求項１のアナログ−デジタル変換回路は、アナログ−デジタル変換器、デジタル−アナログ変換器および減算増幅回路を含む回路を少なくとも２段備え、前段の減算増幅回路の出力と後段の減算増幅回路の入力とが、入力電圧を切り替えるためのスイッチを介することなく接続され、前記減算増幅回路は、演算増幅器の一方の入力端子に第１および第２の容量が並列に接続され、前記演算増幅器の他方の入力端子に第３および第４の容量が並列に接続された構成を有し、後段の減算増幅回路において、前記第１および第３の容量の入力端に第１および第２の入力電圧がそれぞれ与えられている間は、前記第２および第４の容量の入力端に任意の第１の設定電圧がそれぞれ与えられ、前記第１および第３の容量の入力端に任意の第２の設定電圧が与えられている間は、前記第２および第４の容量の入力端に第３および第４の入力電圧がそれぞれ与えられることにより、前記第１の入力電圧と第２の入力電圧との差分である第１の差分入力電圧と、前記第３の入力電圧と第４の入力電圧との差分である第２の差分入力電圧との減算および増幅を行うことをその要旨とする。

請求項２のアナログ−デジタル変換回路は、請求項１の発明において、前記第１および第３の容量の入力端と、前段の減算増幅回路の反転出力および非反転出力とが接続されていることをその要旨とする。
請求項３のアナログ−デジタル変換回路は、請求項１又は２の発明において、前記第１の設定電圧として、前段の減算増幅回路の出力をイコライズした電圧を用い、前記第３および第４の入力電圧として、前段の減算増幅回路の反転出力と非反転出力とを用いることをその要旨とする。

低電圧動作が可能でかつ雑音が低減された減算増幅回路を備えたアナログ−デジタル変換回路を提供することができる。

図１は本発明の第１の実施形態における減算増幅回路の回路図である。また、図２は図１の減算増幅回路の動作を説明するための図である。

図１において、演算増幅器１の反転入力端子はノードＮＢに接続され、非反転入力端子は接地されている。また、演算増幅器１の出力端子はノードＮＯに接続されるとともに、コンデンサ２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続されている。ノードＮＢは、コンデンサ３を介してノードＮ１に接続され、かつコンデンサ４を介してノードＮ２に接続されている。

ノードＮ１にはＶ₁ からＶ_A に変化する電圧が入力され、ノードＮ２にはＶ_A からＶ₂ に変化する電圧が入力される。Ｖ_A は任意の設定電圧である。ノードＮＯからは電圧Ｖ_O が出力される。

次に、図２を参照しながら図１の減算増幅回路の動作を説明する。ここでは、コンデンサ２の容量値をＣとし、コンデンサ３，４の容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶ_G とする。

まず、スイッチＳＷ１をオンにする。そして、ノードＮ１に電圧Ｖ₁ を入力し、ノードＮ２に設定電圧Ｖ_A を入力する。ノードＮＯは接地電位Ｖ_G となる。このとき、ノードＮＢの電荷Ｑａは次式のようになる。

Ｑａ＝（Ｖ_G −Ｖ₁ ）ＫＣ＋（Ｖ_G −Ｖ_A ）ＫＣ
次に、スイッチＳＷ１をオフにする。そして、ノードＮ１に設定電圧Ｖ_A を入力し、ノードＮ２に電圧Ｖ₂ を入力する。ノードＮＯの電圧はＶ_O となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。

Ｑｂ＝（Ｖ_G −Ｖ_A ）ＫＣ＋（Ｖ_G −Ｖ₂ ）ＫＣ＋（Ｖ_G −Ｖ_O ）ＫＣ
ノードＮＢには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなり、次式が成立する。

（Ｖ_G −Ｖ₁ ）ＫＣ＋（Ｖ_G −Ｖ_A ）ＫＣ＝（Ｖ_G −Ｖ_A ）ＫＣ＋（Ｖ_G −Ｖ₂ ）ＫＣ＋（Ｖ_G −Ｖ_O ）ＫＣ
上式より、ノードＮＯの電圧ＶO は次式のようになる。

Ｖ_O ＝Ｖ_G ＋（Ｖ₁ −Ｖ₂ ）Ｋ
このように、図１の減算増幅回路から出力される電圧Ｖ_O は、図１５の従来の減算増幅回路から出力される電圧Ｖ_O と等しくなる。

本実施形態の減算増幅回路では、アナログ入力信号である電圧Ｖ₁ ，Ｖ₂ がスイッチを介することなくそれぞれノードＮ１，Ｎ２に入力され、かつ設定電圧Ｖ_A を任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。

図３は本発明の第２の実施形態における減算増幅回路の回路図である。また、図４は図３の減算増幅回路の動作を説明するための図である。

図３の減算増幅回路が図１の減算増幅回路と異なるのは次の点である。ノードＮＢは、コンデンサ３を介してノードＮ１に接続されるとともに、コンデンサ４Ａを介してノードＮ２１に接続され、かつコンデンサ４Ｂを介してノードＮ２２に接続されている。すなわち、本実施形態の減算増幅回路では、図１の減算増幅回路におけるコンデンサ４がコンデンサ４Ａ，４Ｂに２分割されている。

ノードＮ１にはＶ₁ からＶ_A に変化する電圧が入力され、ノードＮ２１にはＶ_A からＶ_T に変化する電圧が入力され、ノードＮ２２にはＶ_A からＶ_B に変化する電圧が入力される。

次に、図４を参照しながら図３の減算増幅回路の動作を説明する。ここでは、コンデンサ２の容量値をＣとし、コンデンサ３の容量値をＫＣとし、コンデンサ４Ａ，４Ｂの容量値をそれぞれＫＣ／２とする。Ｋは定数である。また、図４（ａ）に示すように、Ｖ ₂ ＝（Ｖ _T ＋Ｖ _B ）／２である。

まず、スイッチＳＷ１をオンにする。そして、ノードＮ１に電圧Ｖ₁ を入力し、ノードＮ２１に設定電圧Ｖ_A を入力し、ノードＮ２２に設定電圧Ｖ_A を入力する。ノードＮＯは接地電位Ｖ_G となる。このとき、ノードＮＢの電荷Ｑａは次式のようになる。

Ｑａ＝（Ｖ _G −Ｖ ₁ ）ＫＣ＋（Ｖ_G −Ｖ_A ）×（ＫＣ／２）×２
次に、スイッチＳＷ１をオフにする。そして、ノードＮ１に設定電圧Ｖ_A を入力し、ノードＮ２１に電圧Ｖ_T を入力し、ノードＮ２２に電圧Ｖ_B を入力する。ノードＮＯの電圧はＶ_O となる。このとき、ノードＮＢの電荷Ｑｂは次式のようになる。

Ｑｂ＝（Ｖ_G −Ｖ_A ）ＫＣ＋（Ｖ_G −Ｖ_T ）×（ＫＣ／２）＋（Ｖ_G −Ｖ_B ）×（ＫＣ／２）＋（Ｖ_G −Ｖ_O ）Ｃ
ノードＮＢには電荷の抜け出る経路がないため、電荷保存則からＱａ＝Ｑｂとなり、次式が成立する。

Ｖ_O ＝Ｖ_G ＋｛Ｖ₁ −（Ｖ_T ＋Ｖ_B ）／２｝Ｋ＝Ｖ_G ＋（Ｖ₁ −Ｖ₂ ）Ｋ
このように、図３の減算増幅回路から出力される電圧Ｖ_O は図１の減算増幅回路から出力される電圧Ｖ_O と等しくなる。すなわち、ノードＮＢに接続されるコンデンサを２分割することにより、電圧Ｖ₂ を電圧Ｖ_T と電圧Ｖ_B との中間点に設定することができる。ノードＮＢに接続されるコンデンサを４分割した場合には図５に示すように、電圧Ｖ₂ を電圧Ｖ_T と電圧Ｖ_B との間の４分割点のいずれかに設定することが可能となる。

同様にして、ノードＮＢに接続されるコンデンサを任意の数に分割することにより電圧Ｖ₂ を電圧Ｖ_T と電圧Ｖ_B との間の任意の電圧に設定することができる。

これらの場合、電圧Ｖ_T および電圧Ｖ_B として外部電圧を用いることができる。したがって、電圧Ｖ₂ を外部電圧を用いて生成することが可能となる。

図６は本発明の第３の実施形態における減算増幅回路の回路図である。また、図７は図６の減算増幅回路の動作を説明するための図である。この減算増幅回路は完全差動方式の減算増幅回路である。

図６において、演算増幅器１の反転入力端子はノードＮａに接続され、非反転入力端子はノードＮｂに接続されている。また、演算増幅器１の反転出力端子は、ノードＮＯ１に接続されるとともに、コンデンサ２ａを介して反転入力端子に接続されている。非反転出力端子は、ノードＮＯ２に接続されるとともに、コンデンサ２ｂを介して非反転入力端子に接続されている。

ノードＮａはスイッチＳＷ１１を介して接地され、ノードＮｂはスイッチＳＷ１２を介して接地されている。また、ノードＮａは、コンデンサ３ａを介してノードＮ１１に接続され、かつコンデンサ４ａを介してノードＮ１２に接続されている。ノードＮｂは、コンデンサ３ｂを介してノードＮ２１に接続され、かつコンデンサ４ｂを介してノードＮ２２に接続されている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３が接続されている。このスイッチＳＷ１３は、スイッチＳＷ１１，ＳＷ１２と同じタイミングで作動する。

ノードＮ１１にはＶ₁ （＋）からＶ_A に変化する電圧が入力され、ノードＮ１２にはＶ_A からＶ₂ （＋）に変化する電圧が入力される。ノードＮ２１にはＶ₁ （−）からＶ_A に変化する電圧が入力され、ノードＮ２２にはＶ_A からＶ₂ （−）に変化する電圧が入力される。Ｖ_A は任意の設定電圧である。ノードＮＯ１から電圧Ｖ_O （＋）が出力され、ノードＮＯ２から電圧Ｖ_O （−）が出力される。ノードＮＯ１，ＮＯ２間の差分電圧ΔＶ_O は次式で表される。

ΔＶ_O ＝Ｖ_O （＋）−Ｖ_O （−）
次に、図７を参照しながら図６の減算増幅回路の動作を説明する。ここでは、コンデンサ２ａ，ｂの容量値をそれぞれＣとし、コンデンサ３ａ，３ｂ，４ａ，４ｂの容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶ_G とする。

まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖ₁ （＋）を入力し、ノードＮ１２に設定電圧Ｖ_A を入力し、ノードＮ２１に電圧Ｖ₁ （−）を入力し、ノードＮ２２に設定電圧Ｖ_A を入力する。ノードＮＯ１，ＮＯ２は接地電位Ｖ_G となる。このとき、ノードＮａの電荷ＱＡＡは次式のようになる。

ＱＡＡ＝｛Ｖ_G −Ｖ₁ （＋）｝ＫＣ＋（Ｖ_G −Ｖ_A ）ＫＣ
また、ノードＮｂの電荷ＱＡＢは次式のようになる。

ＱＡＢ＝｛Ｖ_G −Ｖ₁ （−）｝ＫＣ＋（Ｖ_G −Ｖ_A ）ＫＣ
次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧Ｖ_A を入力し、ノードＮ１２に電圧Ｖ₂ （＋）を入力し、ノードＮ２１に設定電圧Ｖ_A を入力し、ノードＮ２２に電圧Ｖ₂ （−）を入力する。ノードＮＯ１，ＮＯ２の電圧はそれぞれＶ_O （＋）およびＶ_O （−）になる。このとき、ノードＮａの電荷ＱＢＡは次式のようになる。

ＱＢＡ＝（Ｖ_G −Ｖ_A ）ＫＣ＋｛Ｖ_G −Ｖ₂ （＋）｝ＫＣ＋｛Ｖ_G −Ｖ_O （＋）｝Ｃ
また、ノードＮｂの電荷ＱＢＢは次式のようになる。

ＱＢＢ＝（Ｖ_G −Ｖ_A ）ＫＣ＋｛Ｖ_G −Ｖ₂ （−）｝ＫＣ＋（Ｖ_G −Ｖ_O （−））Ｃ
ノードＮａ，Ｎｂには電荷の抜け出る経路がないため、電荷保存則よりＱＡＡ＝ＱＢＡおよびＱＡＢ＝ＱＢＢとなり、次式が成立する。

Ｖ_O （＋）＝Ｖ_G ＋｛Ｖ₁ （＋）−Ｖ₂ （＋）｝Ｋ
Ｖ_O （−）＝Ｖ_G ＋｛Ｖ₁ （−）−Ｖ₂ （−）｝Ｋ
したがって、差分電圧ΔＶ_O は次式のようになる。

ΔＶ_O ＝Ｖ_O （＋）−Ｖ_O （−）
＝｛Ｖ₁ （＋）−Ｖ₁ （−）｝Ｋ−｛Ｖ₂ （＋）−Ｖ₂ （−）｝Ｋ
＝（ΔＶ₁ −ΔＶ₂ ）Ｋ
なお、ΔＶ₁ ＝Ｖ₁ （＋）−Ｖ₁ （−）、ΔＶ₂ ＝Ｖ₂ （＋）−Ｖ₂ （−）である。

このように、本実施形態の減算増幅回路においては、差分電圧ΔＶ₁ と差分電圧ΔＶ₂ との減算および増幅を行うことが可能となる。

この減算増幅回路においても、電圧Ｖ₁ （＋），Ｖ₂ （＋）がスイッチを介さずそれぞれノードＮ１１，Ｎ１２に入力され、電圧Ｖ₁ （−），Ｖ₂ （−）がスイッチを介さずそれぞれノードＮ２１，Ｎ２２に入力され、かつ設定電圧Ｖ_A を任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。

図８は本発明の第４の実施形態における減算増幅回路の回路図である。また、図９は図８の減算増幅回路の動作を説明するための図である。図８の減算増幅回路も完全差動方式の減算増幅回路である。

図８の減算増幅回路が図６の減算増幅回路と異なるのは、ノードＮ１１にＶ₁ （＋）からＶ_A1に変化する電圧が入力され、ノードＮ１２にＶ_A2からＶ₂ （＋）に変化する電圧が入力され、ノードＮ２１にＶ₁ （−）からＶ_A1に変化する電圧が入力され、ノードＮ２２にＶ_A2からＶ₂ （−）に変化する電圧が入力される点である。Ｖ_A1，Ｖ_A2はそれぞれ任意の設定電圧である。その他の構成は図６に示される構成と同様である。

次に、図９を参照しながら図８の減算増幅回路の動作を説明する。ここでは、コンデンサ２ａ，２ｂの容量値をそれぞれＣとし、コンデンサ３ａ，３ｂ，４ａ，４ｂの容量値をそれぞれＫＣとする。Ｋは定数である。また、接地電位をＶ_G とする。

まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖ₁ （＋）を入力し、ノードＮ１２に設定電圧Ｖ_A2を入力し、ノードＮ２１に電圧Ｖ₁ （−）を入力し、ノードＮ２２に設定電圧Ｖ_A2を入力する。ノードＮＯ１，ＮＯ２はそれぞれ接地電位Ｖ_G となる。

次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧Ｖ_A1を入力し、ノードＮ１２に電圧Ｖ₂ （＋）を入力し、ノードＮ２１に設定電圧Ｖ_A1を入力し、ノードＮ２２に電圧Ｖ₂ （−）を入力する。ノードＮＯ１，ＮＯ２の電圧はそれぞれＶ_O （＋）およびＶ_O （−）となる。

第３の実施形態と同様にして電荷保存則によりノードＮＯ１，ＮＯ２の電圧Ｖ_O （＋），Ｖ_O （−）を求めると次式のようになる。

Ｖ_O （＋）＝Ｖ_G ＋｛Ｖ₁ （＋）−Ｖ₂ （＋）｝Ｋ＋（Ｖ_A1−Ｖ_A2）Ｋ
Ｖ_O （−）＝Ｖ_G ＋｛Ｖ₁ （−）−Ｖ₂ （−）｝Ｋ＋（Ｖ_A1−Ｖ_A2）Ｋ
したがって、差分電圧ΔＶ_O は次式のようになる。

ΔＶ_O ＝Ｖ_O （＋）−Ｖ_O （−）
＝｛Ｖ₁ （＋）−Ｖ₁ （−）｝Ｋ−｛Ｖ₂ （＋）−Ｖ₂ （−）｝Ｋ
＝ΔＶ₁ −ΔＶ₂
このように、本実施形態の減算増幅回路においては、任意の設定電圧Ｖ_A1およびＶ_A2が等しくない場合でも差分電圧ΔＶ₁ と差分電圧ΔＶ₂ との減算および増幅を行うことができる。

また、電圧Ｖ₁ （＋），Ｖ₂ （＋）をそれぞれノードＮ１１，Ｎ１２にスイッチを介さずに入力することができ、かつ電圧Ｖ₁ （−），Ｖ₂ （−）をそれぞれノードＮ２１，Ｎ２２にスイッチを介さずに入力することができ、かつ設定電圧Ｖ_A1，Ｖ_A2をそれぞれ任意に設定することができるので、雑音が低減されるとともに、低電圧動作が可能となる。

図１０は本発明の第５の実施形態におけるアナログ−デジタル変換回路の構成を示すブロック図である。図１０のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。

図１０において、アナログ−デジタル変換回路１０１は、サンプルホールド回路１０２、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。

１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバータ１１０、および差分増幅器１１１を備える。後述するように、差分増幅器１１１として第４の実施形態の減算増幅回路が用いられる。４段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９のみを備える。

１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０のビット数（ビット構成）ｎは同じに設定されている。

次に、アナログ−デジタル変換回路１０１の動作を説明する。サンプルホールド回路１０２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路１０２から出力されたアナログ入力信号Ｖinは、１段目の回路３へ転送される。

１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２⁹ ，２⁸ ，２⁷ ，２⁶ ）は、Ｄ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅する。その差分増幅器１１１の出力は２段目の回路１０４へ転送される。

２段目の回路１０４においては、１段目の回路１０３の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル出力（２⁵ ，２⁴ ）が得られ、３段目の回路１０５から中下位２ビットのデジタル出力（２³ ，２² ）が得られる。

４段目の回路１０６においては、３段目の回路１０５の差分増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２¹ ，２⁰ ）が得られる。

１〜４段目の回路１０３〜１０６のデジタル出力は各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は各回路１０３〜１０６のデジタル出力の同期をとるために設けられている。

出力回路１０８はアナログ入力信号Ｖinの１０ビットのデジタル出力Ｄ_out を必要な場合はデジタル補正処理後パラレル出力する。

このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖinまたは前段の回路１０３，１０４の差分増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差分増幅器１１１によって増幅される。

そのため、変換ビット数が増大してＬＳＢが小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。

図１１は図１０のアナログ−デジタル変換回路１０１における差分増幅器１１１の回路図である。図１１の差分増幅器１１１は、図８の減算増幅回路と同様の構成を有する。

この差分増幅器１１１には、アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力が差分電圧ΔＶi として与えられる。ΔＶi ＝Ｖi （＋）−Ｖi （−）である。また、この差分増幅器１１１には、同じ段のＤ／Ａコンバータ１１０のＤ／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。

ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。

ノードＮ１１にはＶi （＋）からＶ_A1に変化する電圧が入力され、ノードＮ１２にはＶ_A2からＶＤＡ（＋）に変化する電圧が入力され、ノードＮ２１にはＶi（−）からＶ_A1に変化する電圧が入力され、ノードＮ２２にはＶ_A2からＶＤＡ（−）に変化する電圧が入力される。

次に、図１２を参照しながら図１１の差分増幅器１１１の動作を説明する。まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、ノードＮ１１に電圧Ｖi （＋）を入力し、ノードＮ１２に設定電圧Ｖ_A2を入力し、ノードＮ２１に電圧Ｖi （−）を入力し、ノードＮ２２に設定電圧Ｖ_A2を入力する。それにより、ノードＮＯ１，ＮＯ２は接地電位Ｖ_G となる。

次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、ノードＮ１１に設定電圧Ｖ_A1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定電圧Ｖ_A1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を入力する。それにより、ノードＮＯ１，ＮＯ２の電圧はそれぞれＶ_O （＋），Ｖ_O （−）となる。

図８の減算増幅回路と同様にして差分電圧ΔＶ_O を求めると、次式のようになる。

ΔＶ_O ＝Ｖ_O （＋）−Ｖ_O （−）
＝｛Ｖi （＋）−Ｖi （−）｝Ｋ−｛ＶＤＡ（＋）−ＶＤＡ（−）｝Ｋ
＝（ΔＶi −ΔＶＤＡ）Ｋ
このように、図１１の差分増幅器１１１においては、前段から与えられる差分電圧ΔＶi と同じ段のＤ／Ａコンバータ１１０から与えられる差分電圧ΔＶＤＡとの減算および増幅が行われる。

この場合、設定電圧Ｖ_A1，Ｖ_A2は任意に設定することができる。したがって、設定電圧Ｖ_A1として前段のサンプルホールド回路１０２の出力または差分増幅器１１１の出力のイコライズ（等電位化）時の電圧を用いることができる。また、設定電圧Ｖ_A2として外部電圧を用いることができる。

このように、アナログ入力信号である電圧Ｖi （＋），Ｖi （−）をノードＮ１１，Ｎ２１にスイッチを介することなく入力することができるので、雑音が低減されるとともに、低電圧動作が可能となる。したがって、アナログ−デジタル変換回路１０１の低電圧化および高精度化を図ることができる。

図１３は図１０のアナログ−デジタル変換回路１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０の回路図である。図１３のサブＡ／Ｄコンバータ１０９は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容量アレイ方式Ｄ／Ａコンバータである。

サブＡ／Ｄコンバータ１０９は、ｎ個の抵抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成される。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。ここで、ノードＮ３２とノードＮ３１との間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。

各コンパレータＤ１〜Ｄｎの正入力端子には入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器１１１の出力）が入力される。また、各コンパレータＤ１〜Ｄｎの負入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が印加される。

それにより、各コンパレータＤ１〜Ｄｎの出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合には、ハイレベルとなり、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合には、ローレベルとなる。

Ｄ／Ａコンバータ１１０は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。

コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。

各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。

各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、コンパレータＤｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、コンパレータＤｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。

サブＡ／Ｄコンバータ１０９を構成するコンパレータＤ１の出力はオープン状態になっている。また、スイッチＥ１，Ｆ１が所定のタイミングでオン状態に固定され、スイッチＧ１，Ｈ１が所定のタイミングでオフ状態に固定される。

サブＡ／Ｄコンバータ１０９の入力信号ＶＩの電圧範囲は高電位側基準電圧ＶＲＴから低電位側基準電圧ＶＲＢまでである。すなわち、サブＡ／Ｄコンバータ１０９の入力信号ＶＩが低電位側基準電圧ＶＲＢを下回ることはない。したがって、コンパレータＤ１の出力は必ずハイレベルになる。そこで、コンパレータＤ１の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，Ｈ１のオフ状態を所定のタイミングで固定することができる。

次に、Ｄ／Ａコンバータ１１０の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。

ここで、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。

Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。

ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。

Ｑ２＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。

ＶＤＡ（−）＝ＶＲＢ−（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧ΔＶＤＡは式（Ａ５）で表される。

ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋（ｍ−１）（ＶＲＴ−ＶＲＢ）／ｎ−（ＶＲＴ−ＶＲＢ）
／ｎ…（Ａ５）
図１４は第４の実施形態の減算増幅回路を図１０のアナログ−デジタル変換回路１０１の差分増幅器１１１に用いた場合のＤ／Ａコンバータ１１０および差分増幅器１１１の具体的な構成を示す回路図である。

図１４において、Ｄ／Ａコンバータ１１０のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれコンデンサＢ１〜Ｂｎの入力端子に接続されている。また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介してそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続されている。ノードＮ３０には設定電圧Ｖ_A2が入力され、ノードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノードＮ３２には低電位側基準電圧ＶＲＢが入力される。コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子は差分増幅器１１１のノードＮｂに接続されている。

差分増幅器１１１のノードＮａはコンデンサ３ａを介してノードＮ１１に接続され、ノードＮｂはコンデンサ３ｂを介してノードＮ２１に接続されている。ノードＮ１１には電圧Ｖi （＋）が入力され、ノードＮ２１には電圧Ｖi （−）が入力される。

コンデンサ２ａ，２ｂの容量値はそれぞれＣであり、コンデンサ３ａ，３ｂの容量値はＫＣである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそれぞれＫＣ／ｎである。Ｋは定数である。

次に、図１４のＤ／Ａコンバータ１１０および差分増幅器１１１の動作を説明する。

まず、スイッチＳＷ１１，ＳＷ１２をオンにする。このとき、スイッチＳＷ１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に設定電圧Ｖ_A2 が入力される。また、ノードＮ１１に電圧Ｖi （＋）が入力され、ノードＮ２１に電圧Ｖi （−）が入力される。それにより、ノードＮＯ１，ＮＯ２は接地電位となる。

次に、スイッチＳＷ１１，ＳＷ１２をオフにする。このとき、スイッチＳＷ１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図１３の各コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオフし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加される。

このとき、ノードＮ１１，Ｎ２１に入力される電圧Ｖi （＋），Ｖi （−）は、図１２に示すように、共に等しい電圧Ｖ_A1にイコライズされている。これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶ_O は、図１２を用いて説明したように、次式のようになる。

ΔＶ_O ＝Ｖ_O （＋）−Ｖ_O （−）＝ΔＶi −ΔＶＤＡ
このように、ノードＮ１１，Ｎ２１に入力する設定電圧ＶA1として前段の差分増幅器１１１の出力を用いることができるので、ノードＮ１１にスイッチを用いることなく電圧Ｖi （＋）および設定電圧Ｖ_A1を入力することができ、かつノードＮ２１にスイッチを用いることなく電圧Ｖi （−）および設定電圧Ｖ_A1を入力することができる。

また、ノードＮ３０に入力する設定電圧Ｖ_A2として任意の電圧を用いることができる。例えば、設定電圧Ｖ_A2として高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢを用いることもできる。

また、これらの設定電圧Ｖ_A1，Ｖ_A2を電源電圧または接地電圧の付近に設定できる。これにより、ＣＭＯＳスイッチを使用しても低電圧動作が可能になる。

これらの結果、スイッチ雑音が低減されるとともに、低電圧動作が可能な高精度なアナログ−デジタル変換回路が実現される。

本発明の第１の実施形態における減算増幅回路の回路図である。 図１の減算増幅回路の動作を説明するための図である。 本発明の第２の実施形態における減算増幅回路の回路図である。 図３の減算増幅回路の動作を説明するための図である。 容量分割の他の例を示す図である。 本発明の第３の実施形態における減算増幅回路の回路図である。 図６の減算増幅回路の動作を説明するための図である。 本発明の第４の実施形態における減算増幅回路の回路図である。 図８の減算増幅回路の動作を説明するための図である。 本発明の第５の実施形態における多段パイプライン構成を有するアナログ−デジタル変換回路の構成を示すブロック図である。 図１０のアナログ−デジタル変換回路における差分増幅器の回路図である。 図１１の差分増幅器の動作を説明するための図である。 図１０のアナログ−デジタル変換回路におけるサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図である。 第５の実施形態の減算増幅回路を図１０のアナログ−デジタル変換回路の差分増幅器に用いた場合のＤ／Ａコンバータおよび差分増幅器の回路図である。 従来の差分増幅器の一例を示す回路図である。 図１５の差分増幅器の動作を説明するための図である。

符号の説明

１ 演算増幅器
２，２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ，Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ コンデンサ
１０１ アナログ−デジタル変換回路
１０２ サンプルホールド回路
１０３〜１０６ １段目〜４段目の回路
１０９ サブＡ／Ｄコンバータ
１１０ Ｄ／Ａコンバータ
１１１ 差分増幅器
ＳＷ１，ＳＷ１１〜ＳＷ１２，Ｅ１〜Ｅｎ，Ｇ１〜Ｇｎ，Ｓ１〜Ｓｎ，Ｆ１〜Ｆｎ，Ｈ１〜Ｈｎ，Ｔ１〜Ｔｎ スイッチ

Claims (3)

1. アナログ−デジタル変換器、デジタル−アナログ変換器および減算増幅回路を含む回路を少なくとも２段備え、前段の減算増幅回路の出力と後段の減算増幅回路の入力とが、入力電圧を切り替えるためのスイッチを介することなく接続され、
   前記減算増幅回路は、演算増幅器の一方の入力端子に第１および第２の容量が並列に接続され、前記演算増幅器の他方の入力端子に第３および第４の容量が並列に接続された構成を有し、
   後段の減算増幅回路において、前記第１および第３の容量の入力端に第１および第２の入力電圧がそれぞれ与えられている間は、前記第２および第４の容量の入力端に任意の第１の設定電圧がそれぞれ与えられ、前記第１および第３の容量の入力端に任意の第２の設定電圧が与えられている間は、前記第２および第４の容量の入力端に第３および第４の入力電圧がそれぞれ与えられることにより、前記第１の入力電圧と第２の入力電圧との差分である第１の差分入力電圧と、前記第３の入力電圧と第４の入力電圧との差分である第２の差分入力電圧との減算および増幅を行うことを特徴としたアナログ−デジタル変換回路。
2. 前記第１および第３の容量の入力端と、前段の減算増幅回路の反転出力および非反転出力とが接続されていることを特徴とした請求項１に記載のアナログ−デジタル変換回路。
3. 前記第１および第２の入力電圧として、前段の減算増幅回路の反転出力と非反転出力とを用い、前記第２の設定電圧として、前段の減算増幅回路の出力をイコライズした電圧を用いることを特徴とした請求項１又は２に記載のアナログ−デジタル変換回路。

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