JP2003032112A - アナログ−デジタル変換回路およびその直流バイアス電圧発生方法 - Google Patents
アナログ−デジタル変換回路およびその直流バイアス電圧発生方法Info
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- JP2003032112A JP2003032112A JP2001218164A JP2001218164A JP2003032112A JP 2003032112 A JP2003032112 A JP 2003032112A JP 2001218164 A JP2001218164 A JP 2001218164A JP 2001218164 A JP2001218164 A JP 2001218164A JP 2003032112 A JP2003032112 A JP 2003032112A
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Abstract
(57)【要約】
【課題】 アナログ−デジタル変換器における各スイッ
チからスイッチングノイズが発生しても、直流バイアス
電圧およびアナログ入力信号に影響を与えることなく高
精度なアナログ−デジタル変換を行うことが可能なアナ
ログ−デジタル変換回路およびその直流バイアス電圧発
生方法を提供することである。 【解決手段】 各サブＡ／Ｄコンバータ９のリファレン
ス電圧を発生するｎ個の直列抵抗ｒとは独立に高電位側
リファレンス電圧ＶＲＴを受けるノードＶＲＴｉｎと低
電位側リファレンス電圧ＶＲＢを受けるノードＶＲＢｉ
ｎとの間に直列抵抗Ｒ１，Ｒ２を直列に接続することに
より、外部アナログ入力信号ＶＡの交流成分をバイアス
する直流バイアス電圧ＶＲＴ１を生成する。
チからスイッチングノイズが発生しても、直流バイアス
電圧およびアナログ入力信号に影響を与えることなく高
精度なアナログ−デジタル変換を行うことが可能なアナ
ログ−デジタル変換回路およびその直流バイアス電圧発
生方法を提供することである。 【解決手段】 各サブＡ／Ｄコンバータ９のリファレン
ス電圧を発生するｎ個の直列抵抗ｒとは独立に高電位側
リファレンス電圧ＶＲＴを受けるノードＶＲＴｉｎと低
電位側リファレンス電圧ＶＲＢを受けるノードＶＲＢｉ
ｎとの間に直列抵抗Ｒ１，Ｒ２を直列に接続することに
より、外部アナログ入力信号ＶＡの交流成分をバイアス
する直流バイアス電圧ＶＲＴ１を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−デジタ
ル変換回路およびその直流バイアス電圧発生方法に関す
る。
ル変換回路およびその直流バイアス電圧発生方法に関す
る。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
【０００４】図３は従来のアナログ−デジタル変換回路
の構成を示すブロック図である。図３のアナログ−デジ
タル変換回路は、１０ビット４段パイプライン構成を有
する。このアナログ−デジタル変換回路９１は、ＬＳＩ
（Large Scale Integrated circuit）チップｃｈに構成
される。
の構成を示すブロック図である。図３のアナログ−デジ
タル変換回路は、１０ビット４段パイプライン構成を有
する。このアナログ−デジタル変換回路９１は、ＬＳＩ
（Large Scale Integrated circuit）チップｃｈに構成
される。
【０００５】図３において、アナログ−デジタル変換回
路９１は、サンプルホールド回路９２、１段目の回路９
３、２段目の回路９４、３段目の回路９５、４段目の回
路９６、複数のラッチ回路９７、出力回路９８およびボ
ルテージホロワ回路１０２から構成されている。
路９１は、サンプルホールド回路９２、１段目の回路９
３、２段目の回路９４、３段目の回路９５、４段目の回
路９６、複数のラッチ回路９７、出力回路９８およびボ
ルテージホロワ回路１０２から構成されている。
【０００６】１段目（初段）〜３段目の回路９３〜９５
は、アナログ−デジタル変換器（以下、サブＡ／Ｄコン
バータと呼ぶ）９９、デジタル−アナログ変換器（以
下、サブＤ／Ａコンバータと呼ぶ）１００、および差分
増幅器１０１を備える。４段目（最終段）の回路９６は
サブＡ／Ｄコンバータ９９のみを備える。
は、アナログ−デジタル変換器（以下、サブＡ／Ｄコン
バータと呼ぶ）９９、デジタル−アナログ変換器（以
下、サブＤ／Ａコンバータと呼ぶ）１００、および差分
増幅器１０１を備える。４段目（最終段）の回路９６は
サブＡ／Ｄコンバータ９９のみを備える。
【０００７】１段目の回路９３は４ビット構成、２〜４
段目の回路９４〜９６はそれぞれ２ビット構成である。
１〜３段目の回路９３〜９５において、サブＡ／Ｄコン
バータ９９およびサブＤ／Ａコンバータ１００のビット
数（ビット構成）は同じに設定されている。
段目の回路９４〜９６はそれぞれ２ビット構成である。
１〜３段目の回路９３〜９５において、サブＡ／Ｄコン
バータ９９およびサブＤ／Ａコンバータ１００のビット
数（ビット構成）は同じに設定されている。
【０００８】また、図３に示すように、アナログ−デジ
タル変換回路９１には、サブＡ／Ｄコンバータ９９から
直流バイアス電圧ＶＲＴ１を取るための配線Ｌが設けら
れ、ボルテージホロワ回路１０２を介してノードＶＲＴ
１ｏｕｔに接続されている。ノードＶＲＴ１ｏｕｔは、
ＬＳＩチップｃｈの外部にあるバイアス抵抗Ｒｂｉａｓ
を介してノードＶＡｉｎに接続されている。
タル変換回路９１には、サブＡ／Ｄコンバータ９９から
直流バイアス電圧ＶＲＴ１を取るための配線Ｌが設けら
れ、ボルテージホロワ回路１０２を介してノードＶＲＴ
１ｏｕｔに接続されている。ノードＶＲＴ１ｏｕｔは、
ＬＳＩチップｃｈの外部にあるバイアス抵抗Ｒｂｉａｓ
を介してノードＶＡｉｎに接続されている。
【０００９】外部アナログ入力信号Ｖｉｎは、直流成分
を阻止する直流阻止容量Ｃｉｎを介してノードＶＡｉｎ
に入力される。外部アナログ入力信号Ｖｉｎの直流成分
が直流阻止容量Ｃｉｎにより阻止され、外部アナログ入
力信号Ｖｉｎの交流成分がノードＶＡｉｎに与えられ
る。
を阻止する直流阻止容量Ｃｉｎを介してノードＶＡｉｎ
に入力される。外部アナログ入力信号Ｖｉｎの直流成分
が直流阻止容量Ｃｉｎにより阻止され、外部アナログ入
力信号Ｖｉｎの交流成分がノードＶＡｉｎに与えられ
る。
【００１０】サブＡ／Ｄコンバータ９９により生成され
た直流バイアス電圧ＶＲＴ１は、ボルテージホロワ回路
１０２およびバイアス抵抗Ｒｂｉａｓを介して、外部ア
ナログ入力信号Ｖｉｎの交流成分を直流バイアスする。
なお、ボルテージホロワ回路１０２は、直流バイアス電
圧ＶＲＴ１が異常な値であった場合に入力側に異常を伝
えないためのバッファの役割を担っている。
た直流バイアス電圧ＶＲＴ１は、ボルテージホロワ回路
１０２およびバイアス抵抗Ｒｂｉａｓを介して、外部ア
ナログ入力信号Ｖｉｎの交流成分を直流バイアスする。
なお、ボルテージホロワ回路１０２は、直流バイアス電
圧ＶＲＴ１が異常な値であった場合に入力側に異常を伝
えないためのバッファの役割を担っている。
【００１１】このようにして、直流バイアス電圧ＶＲＴ
１を中心に外部アナログ入力信号Ｖｉｎの交流成分が重
ね合わされたアナログ入力信号ＶＡがノードＶＡｉｎを
介してアナログ−デジタル変換回路９１に入力され、ア
ナログ−デジタル変換が行われる。
１を中心に外部アナログ入力信号Ｖｉｎの交流成分が重
ね合わされたアナログ入力信号ＶＡがノードＶＡｉｎを
介してアナログ−デジタル変換回路９１に入力され、ア
ナログ−デジタル変換が行われる。
【００１２】次に、アナログ−デジタル変換回路９１の
動作を説明する。サンプルホールド回路９２は、ノード
ＶＡｉｎを介して入力されたアナログ入力信号ＶＡをサ
ンプリングして一定時間保持する。サンプルホールド回
路９２から出力されたアナログ入力信号ＶＡは、１段目
の回路９３へ転送される。
動作を説明する。サンプルホールド回路９２は、ノード
ＶＡｉｎを介して入力されたアナログ入力信号ＶＡをサ
ンプリングして一定時間保持する。サンプルホールド回
路９２から出力されたアナログ入力信号ＶＡは、１段目
の回路９３へ転送される。
【００１３】１段目の回路９３において、サブＡ／Ｄコ
ンバータ９９はアナログ入力信号ＶＡに対してアナログ
−デジタル変換を行う。サブＡ／Ｄコンバータ９９のア
ナログ−デジタル変換結果である上位４ビットのデジタ
ル出力（２9 ，２8 ，２7 ，２6 ）は、サブＤ／Ａコン
バータ１００へ転送されるとともに、４つのラッチ回路
９７を介して出力回路９８へ転送される。差分増幅器１
０１は、サブＤ／Ａコンバータ１００のデジタル−アナ
ログ変換結果とアナログ入力信号ＶＡとの差分を増幅す
る。その差分増幅器１０１の出力は２段目の回路９４へ
転送される。
ンバータ９９はアナログ入力信号ＶＡに対してアナログ
−デジタル変換を行う。サブＡ／Ｄコンバータ９９のア
ナログ−デジタル変換結果である上位４ビットのデジタ
ル出力（２9 ，２8 ，２7 ，２6 ）は、サブＤ／Ａコン
バータ１００へ転送されるとともに、４つのラッチ回路
９７を介して出力回路９８へ転送される。差分増幅器１
０１は、サブＤ／Ａコンバータ１００のデジタル−アナ
ログ変換結果とアナログ入力信号ＶＡとの差分を増幅す
る。その差分増幅器１０１の出力は２段目の回路９４へ
転送される。
【００１４】２段目の回路９４においては、１段目の回
路９３の差分増幅器１０１の出力に対して、１段目の回
路９３と同様の動作が行われる。また、３段目の回路９
５においては、２段目の回路９４の差分増幅器１０１の
出力に対して、１段目の回路９３と同様の動作が行われ
る。そして、２段目の回路９４から中上位２ビットのデ
ジタル出力（２5 ，２4 ）が得られ、３段目の回路９５
から中下位２ビットのデジタル出力（２3 ，２2 ）が得
られる。
路９３の差分増幅器１０１の出力に対して、１段目の回
路９３と同様の動作が行われる。また、３段目の回路９
５においては、２段目の回路９４の差分増幅器１０１の
出力に対して、１段目の回路９３と同様の動作が行われ
る。そして、２段目の回路９４から中上位２ビットのデ
ジタル出力（２5 ，２4 ）が得られ、３段目の回路９５
から中下位２ビットのデジタル出力（２3 ，２2 ）が得
られる。
【００１５】４段目の回路９６においては、３段目の回
路９５の差分増幅器１０１の出力に対して、サブＡ／Ｄ
コンバータ９９がアナログ−デジタル変換を行い、下位
２ビットのデジタル出力（２1 ，２0 ）が得られる。
路９５の差分増幅器１０１の出力に対して、サブＡ／Ｄ
コンバータ９９がアナログ−デジタル変換を行い、下位
２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００１６】１〜４段目の回路９３〜９６のデジタル出
力は各ラッチ回路９７を経て同時に出力回路９８に到達
する。すなわち、各ラッチ回路９７は各回路９３〜９６
のデジタル出力の同期をとるために設けられている。
力は各ラッチ回路９７を経て同時に出力回路９８に到達
する。すなわち、各ラッチ回路９７は各回路９３〜９６
のデジタル出力の同期をとるために設けられている。
【００１７】出力回路９８はアナログ入力信号ＶＡの１
０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタ
ル補正処理後パラレル出力する。
０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタ
ル補正処理後パラレル出力する。
【００１８】このように、アナログ−デジタル変換回路
９１においては、各段の回路９３〜９５において、アナ
ログ入力信号ＶＡまたは前段の回路９３，９４の差分増
幅器１０１の出力と、その段の回路９３〜９５のデジタ
ル出力のデジタルーアナログ変換結果との差分が差分増
幅器１０１によって増幅される。
９１においては、各段の回路９３〜９５において、アナ
ログ入力信号ＶＡまたは前段の回路９３，９４の差分増
幅器１０１の出力と、その段の回路９３〜９５のデジタ
ル出力のデジタルーアナログ変換結果との差分が差分増
幅器１０１によって増幅される。
【００１９】そのため、変換ビット数が増大してＬＳＢ
（Least Significant Bit）が小さくなっても、サブＡ
／Ｄコンバータ９９を構成する各コンパレータの分解能
を実質的に向上させることが可能になり、十分な変換精
度が得られる。
（Least Significant Bit）が小さくなっても、サブＡ
／Ｄコンバータ９９を構成する各コンパレータの分解能
を実質的に向上させることが可能になり、十分な変換精
度が得られる。
【００２０】図４は図３のアナログ−デジタル変換回路
におけるサブＡ／ＤコンバータおよびサブＤ／Ａコンバ
ータの回路図である。図４のサブＡ／Ｄコンバータ９９
は全並列比較（フラッシュ）方式アナログ−デジタル変
換器であり、サブＤ／Ａコンバータ１００は容量アレイ
方式デジタル−アナログ変換器である。
におけるサブＡ／ＤコンバータおよびサブＤ／Ａコンバ
ータの回路図である。図４のサブＡ／Ｄコンバータ９９
は全並列比較（フラッシュ）方式アナログ−デジタル変
換器であり、サブＤ／Ａコンバータ１００は容量アレイ
方式デジタル−アナログ変換器である。
【００２１】サブＡ／Ｄコンバータ９９は、ｎ個の直列
抵抗ｒ、およびｎ個のコンパレータＤ０〜Ｄｎ−１から
構成される。すべての抵抗ｒは同じ抵抗値を有し、高電
位側リファレンス電圧ＶＲＴを受けるノードＶＲＴｉｎ
と低電位側リファレンス電圧ＶＲＢを受けるノードＶＲ
Ｂｉｎとの間に直列に接続されている。ここで、ノード
ＶＲＢｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗
ｒ間の電圧をそれぞれΔＶＲ（０）〜ΔＶＲ（ｎ−１）
とする。
抵抗ｒ、およびｎ個のコンパレータＤ０〜Ｄｎ−１から
構成される。すべての抵抗ｒは同じ抵抗値を有し、高電
位側リファレンス電圧ＶＲＴを受けるノードＶＲＴｉｎ
と低電位側リファレンス電圧ＶＲＢを受けるノードＶＲ
Ｂｉｎとの間に直列に接続されている。ここで、ノード
ＶＲＢｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗
ｒ間の電圧をそれぞれΔＶＲ（０）〜ΔＶＲ（ｎ−１）
とする。
【００２２】各コンパレータＤ０〜Ｄｎ−１の正入力端
子にはアナログ入力信号ＶＡ（ノードＶＡｉｎからのア
ナログ入力信号ＶＡまたは前段の回路９３〜９５の差分
増幅器１０１の出力）が入力される。また、各コンパレ
ータＤ０〜Ｄｎ−１の負入力端子には、それぞれノード
ＶＲＢｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗
ｒ間のリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）が印加される。
子にはアナログ入力信号ＶＡ（ノードＶＡｉｎからのア
ナログ入力信号ＶＡまたは前段の回路９３〜９５の差分
増幅器１０１の出力）が入力される。また、各コンパレ
ータＤ０〜Ｄｎ−１の負入力端子には、それぞれノード
ＶＲＢｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗
ｒ間のリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）が印加される。
【００２３】それにより、各コンパレータＤ０〜Ｄｎ−
１の出力は、それぞれアナログ入力信号ＶＡがリファレ
ンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）よりも高い場
合には、ハイレベルとなり、それぞれアナログ入力信号
ＶＡがリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）よりも低い場合には、ローレベルとなる。
１の出力は、それぞれアナログ入力信号ＶＡがリファレ
ンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）よりも高い場
合には、ハイレベルとなり、それぞれアナログ入力信号
ＶＡがリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）よりも低い場合には、ローレベルとなる。
【００２４】サブＤ／Ａコンバータ１００は、アレイ状
に接続されたそれぞれｎ個のスイッチＥ０〜Ｅｎ−１，
Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１、ｎ
個の正側コンデンサＢ０〜Ｂｎ−１、およびｎ個の負側
コンデンサＣ０〜Ｃｎ−１から構成される。
に接続されたそれぞれｎ個のスイッチＥ０〜Ｅｎ−１，
Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１、ｎ
個の正側コンデンサＢ０〜Ｂｎ−１、およびｎ個の負側
コンデンサＣ０〜Ｃｎ−１から構成される。
【００２５】コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−
１はすべて同じ容量値ｃを有する。コンデンサＢ０〜Ｂ
ｎ−１の一方の端子（以下、出力端子と呼ぶ）からは正
側差動出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ
０〜Ｃｎ−１の一方の端子（以下、出力端子という）か
らは負側差動出力電圧ＶＤＡ（−）が生成される。な
お、各コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−１の他
方の端子を入力端子と呼ぶ。
１はすべて同じ容量値ｃを有する。コンデンサＢ０〜Ｂ
ｎ−１の一方の端子（以下、出力端子と呼ぶ）からは正
側差動出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ
０〜Ｃｎ−１の一方の端子（以下、出力端子という）か
らは負側差動出力電圧ＶＤＡ（−）が生成される。な
お、各コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−１の他
方の端子を入力端子と呼ぶ。
【００２６】各スイッチＥ０〜Ｅｎ−１の一方の端子は
ノードＶＲＴｉｎに接続され、他方の端子はコンデンサ
Ｂ０〜Ｂｎ−１の入力端子に接続されている。各スイッ
チＦ０〜Ｆｎ−１の一方の端子はノードＶＲＴｉｎに接
続され、他方の端子はコンデンサＣ０〜Ｃｎ−１の入力
端子に接続されている。各スイッチＧ０〜Ｇｎ−１の一
方の端子はノードＶＲＢｉｎに接続され、他方の端子は
コンデンサＢ０〜Ｂｎ−１の入力端子に接続されてい
る。各スイッチＨ０〜Ｈｎ−１の一方の端子はノードＶ
ＲＢｉｎに接続され、他方の端子はコンデンサＣ０〜Ｃ
ｎ−１の入力端子に接続されている。
ノードＶＲＴｉｎに接続され、他方の端子はコンデンサ
Ｂ０〜Ｂｎ−１の入力端子に接続されている。各スイッ
チＦ０〜Ｆｎ−１の一方の端子はノードＶＲＴｉｎに接
続され、他方の端子はコンデンサＣ０〜Ｃｎ−１の入力
端子に接続されている。各スイッチＧ０〜Ｇｎ−１の一
方の端子はノードＶＲＢｉｎに接続され、他方の端子は
コンデンサＢ０〜Ｂｎ−１の入力端子に接続されてい
る。各スイッチＨ０〜Ｈｎ−１の一方の端子はノードＶ
ＲＢｉｎに接続され、他方の端子はコンデンサＣ０〜Ｃ
ｎ−１の入力端子に接続されている。
【００２７】各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−
１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ同一番
号のスイッチで４連スイッチを構成する。例えば、スイ
ッチＥ０，Ｆ０，Ｇ０，Ｈ０は１連であり、スイッチＥ
ｎ−１，Ｆｎ−１，Ｇｎ−１，Ｈｎ−１も１連である。
そして、各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，
Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ各コンパレ
ータＤ０〜Ｄｎ−１の出力レベルに従ってオンオフ動作
する。例えば、コンパレータＤｎ−１の出力がハイレベ
ルの場合、スイッチＥｎ−１，Ｈｎ−１がオンし、スイ
ッチＧｎ−１，Ｆｎ−１はオフする。逆に、コンパレー
タＤｎ−１の出力がローレベルの場合、スイッチＥｎ−
１，Ｈｎ−１がオフし、スイッチＧｎ−１，Ｆｎ−１が
オンする。
１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ同一番
号のスイッチで４連スイッチを構成する。例えば、スイ
ッチＥ０，Ｆ０，Ｇ０，Ｈ０は１連であり、スイッチＥ
ｎ−１，Ｆｎ−１，Ｇｎ−１，Ｈｎ−１も１連である。
そして、各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，
Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ各コンパレ
ータＤ０〜Ｄｎ−１の出力レベルに従ってオンオフ動作
する。例えば、コンパレータＤｎ−１の出力がハイレベ
ルの場合、スイッチＥｎ−１，Ｈｎ−１がオンし、スイ
ッチＧｎ−１，Ｆｎ−１はオフする。逆に、コンパレー
タＤｎ−１の出力がローレベルの場合、スイッチＥｎ−
１，Ｈｎ−１がオフし、スイッチＧｎ−１，Ｆｎ−１が
オンする。
【００２８】次に、サブＤ／Ａコンバータ１００の動作
を説明する。初期条件では、各コンデンサＢ０〜Ｂｎ−
１の入力端子および出力端子の電圧が共に０Ｖであり、
各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇ
ｎ−１，Ｈ０〜Ｈｎ−１はすべてオフしている。したが
って、初期条件では、すべてのコンデンサＢ０〜Ｂｎ−
１，Ｃ０〜Ｃｎ−１に蓄えられた電荷（電気量）Ｑ１＝
０である。
を説明する。初期条件では、各コンデンサＢ０〜Ｂｎ−
１の入力端子および出力端子の電圧が共に０Ｖであり、
各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇ
ｎ−１，Ｈ０〜Ｈｎ−１はすべてオフしている。したが
って、初期条件では、すべてのコンデンサＢ０〜Ｂｎ−
１，Ｃ０〜Ｃｎ−１に蓄えられた電荷（電気量）Ｑ１＝
０である。
【００２９】ここで、ｎ個のコンパレータＤ０〜Ｄｎ−
１のうちｍ個の出力がハイレベルになった場合、各スイ
ッチＥ０〜Ｅｎ−１のうちｍ個がオンして（ｎ−ｍ）個
がオフし、各スイッチＧ０〜Ｇｎ−１のうち（ｎ−ｍ）
個がオンしてｍ個がオフする。この各スイッチＥ０〜Ｅ
ｎ−１，Ｇ０〜Ｇｎ−１のオンオフ動作に従って、すべ
てのコンデンサＢ０〜Ｂｎ−１に蓄えられる電荷Ｑ２は
次式（Ａ１）で表される。
１のうちｍ個の出力がハイレベルになった場合、各スイ
ッチＥ０〜Ｅｎ−１のうちｍ個がオンして（ｎ−ｍ）個
がオフし、各スイッチＧ０〜Ｇｎ−１のうち（ｎ−ｍ）
個がオンしてｍ個がオフする。この各スイッチＥ０〜Ｅ
ｎ−１，Ｇ０〜Ｇｎ−１のオンオフ動作に従って、すべ
てのコンデンサＢ０〜Ｂｎ−１に蓄えられる電荷Ｑ２は
次式（Ａ１）で表される。
【００３０】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、正側
差動出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
差動出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【００３１】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ０〜Ｄｎ−１のうちｍ個の
出力がハイレベルになった場合、各スイッチＨ０〜Ｈｎ
−１のうちｍ個がオンして（ｎ−ｍ）個がオフし、各ス
イッチＦ０〜Ｆｎ−１のうち（ｎ−ｍ）個がオンしてｍ
個がオフする。この各スイッチＨ０〜Ｈｎ−１，Ｆ０〜
Ｆｎ−１のオンオフ動作に従って、すべてのコンデンサ
Ｃ０〜Ｃｎ−１に蓄えられる電荷Ｑ３は次式（Ａ３）で
表される。
出力がハイレベルになった場合、各スイッチＨ０〜Ｈｎ
−１のうちｍ個がオンして（ｎ−ｍ）個がオフし、各ス
イッチＦ０〜Ｆｎ−１のうち（ｎ−ｍ）個がオンしてｍ
個がオフする。この各スイッチＨ０〜Ｈｎ−１，Ｆ０〜
Ｆｎ−１のオンオフ動作に従って、すべてのコンデンサ
Ｃ０〜Ｃｎ−１に蓄えられる電荷Ｑ３は次式（Ａ３）で
表される。
【００３２】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、負側
差動出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
差動出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【００３３】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。
ＶＤＡは式（Ａ５）で表される。
【００３４】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
これにより、差動出力の１ＬＳＢはｍを変数とする式
（Ａ５）の傾きとして次式（Ａ６）で表される。
（Ａ５）の傾きとして次式（Ａ６）で表される。
【００３５】
１ＬＳＢ＝２（ＶＲＴ−ＶＲＢ）／ｎ …（Ａ６）
ここで、ノードＶＲＴｉｎとノードＶＲＢｉｎとの間に
接続されるｎ個の直列抵抗ｒ間のノードのうち任意のｍ
番目のノードＮ２０の電圧を直流バイアス電圧ＶＲＴ１
として設定する。この直流バイアス電圧ＶＲＴ１は、配
線Ｌを介してボルテージホロワ回路１０２に与えられ
る。
接続されるｎ個の直列抵抗ｒ間のノードのうち任意のｍ
番目のノードＮ２０の電圧を直流バイアス電圧ＶＲＴ１
として設定する。この直流バイアス電圧ＶＲＴ１は、配
線Ｌを介してボルテージホロワ回路１０２に与えられ
る。
【００３６】このように、サブＡ／Ｄコンバータ９９の
各リファレンス電圧ΔＶＲ（ｉ）（ｉ＝０〜ｎ−１）生
成用のｎ個の直列抵抗ｒにより直流バイアス電圧ＶＲＴ
１が生成される。
各リファレンス電圧ΔＶＲ（ｉ）（ｉ＝０〜ｎ−１）生
成用のｎ個の直列抵抗ｒにより直流バイアス電圧ＶＲＴ
１が生成される。
【００３７】
【発明が解決しようとする課題】上記のサブＡ／Ｄコン
バータ９９のコンパレータＤ０〜Ｄｎ−１は、例えば特
開平１１−１１２３０５号公報に示されるように、演算
増幅器、コンデンサおよびスイッチにより構成される。
また、上記のように、サブＤ／Ａコンバータ１００に
は、アレイ状のスイッチＥ０〜Ｅｎ−１，Ｇ０〜Ｇｎ−
１，Ｆ０〜Ｆｎ−１，Ｈ０〜Ｈｎ−１を含む。それによ
り、サブＡ／Ｄコンバータ９９およびサブＤ／Ａコンバ
ータ１００にはスイッチングノイズが発生する。
バータ９９のコンパレータＤ０〜Ｄｎ−１は、例えば特
開平１１−１１２３０５号公報に示されるように、演算
増幅器、コンデンサおよびスイッチにより構成される。
また、上記のように、サブＤ／Ａコンバータ１００に
は、アレイ状のスイッチＥ０〜Ｅｎ−１，Ｇ０〜Ｇｎ−
１，Ｆ０〜Ｆｎ−１，Ｈ０〜Ｈｎ−１を含む。それによ
り、サブＡ／Ｄコンバータ９９およびサブＤ／Ａコンバ
ータ１００にはスイッチングノイズが発生する。
【００３８】以上に述べたようなパイプライン型アナロ
グ−デジタル変換回路９１においては、サブＡ／Ｄコン
バータ９９およびサブＤ／Ａコンバータ１００において
発生するスイッチングノイズがｎ個の直列抵抗ｒを通し
て直流バイアス電圧ＶＲＴ１に混入することによりアナ
ログ入力信号ＶＡが変動する結果となっていた。そのた
め、高精度なアナログ−デジタル変換を行うことが困難
であった。
グ−デジタル変換回路９１においては、サブＡ／Ｄコン
バータ９９およびサブＤ／Ａコンバータ１００において
発生するスイッチングノイズがｎ個の直列抵抗ｒを通し
て直流バイアス電圧ＶＲＴ１に混入することによりアナ
ログ入力信号ＶＡが変動する結果となっていた。そのた
め、高精度なアナログ−デジタル変換を行うことが困難
であった。
【００３９】本発明の目的は、アナログ−デジタル変換
器における各スイッチからスイッチングノイズが発生し
ても、直流バイアス電圧およびアナログ入力信号に影響
を与えることなく高精度なアナログ−デジタル変換を行
うことが可能なアナログ−デジタル変換回路およびその
直流バイアス電圧発生方法を提供することである。
器における各スイッチからスイッチングノイズが発生し
ても、直流バイアス電圧およびアナログ入力信号に影響
を与えることなく高精度なアナログ−デジタル変換を行
うことが可能なアナログ−デジタル変換回路およびその
直流バイアス電圧発生方法を提供することである。
【００４０】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係るアナログ−デジタル変換回路は、外部
からアナログ信号を受ける入力ノードと、第１の基準電
圧を受ける第１のノードと、第２の基準電圧を受ける第
２のノードとを有するとともに、複数段の回路からなる
多段パイプライン構成を有し、最終段の回路を除く各段
の回路は、アナログ−デジタル変換器、デジタル−アナ
ログ変換器および差分増幅器を含むアナログ−デジタル
変換回路であって、各段の回路のアナログ−デジタル変
換器に与える基準電圧を発生するための第１の抵抗回路
が第１のノードと第２のノードとの間に接続され、入力
ノードに与える直流バイアス電圧を発生するための第２
の抵抗回路が第１の抵抗回路とは独立に第１のノードと
第２のノードとの間に接続されたものである。
第１の発明 第１の発明に係るアナログ−デジタル変換回路は、外部
からアナログ信号を受ける入力ノードと、第１の基準電
圧を受ける第１のノードと、第２の基準電圧を受ける第
２のノードとを有するとともに、複数段の回路からなる
多段パイプライン構成を有し、最終段の回路を除く各段
の回路は、アナログ−デジタル変換器、デジタル−アナ
ログ変換器および差分増幅器を含むアナログ−デジタル
変換回路であって、各段の回路のアナログ−デジタル変
換器に与える基準電圧を発生するための第１の抵抗回路
が第１のノードと第２のノードとの間に接続され、入力
ノードに与える直流バイアス電圧を発生するための第２
の抵抗回路が第１の抵抗回路とは独立に第１のノードと
第２のノードとの間に接続されたものである。
【００４１】本発明に係るアナログ−デジタル変換回路
においては、多段パイプライン構成を有するアナログ−
デジタル変換回路の入力ノードに外部からのアナログ信
号が入力される。第１の基準電圧を受ける第１のノード
と第２の基準電圧を受ける第２のノードとの間に第１の
抵抗回路が設けられ、各段の回路のアナログ−デジタル
変換器に与える基準電圧を発生させる。さらに、第１の
基準電圧を受ける第１のノードと第２の基準電圧を受け
る第２のノードの間に第１の抵抗回路とは独立した第２
の抵抗回路が設けられ、第２の抵抗回路において発生し
た直流バイアス電圧が入力ノードに与えられる。それに
より、直流バイアス電圧にアナログ信号が重ね合わされ
る。
においては、多段パイプライン構成を有するアナログ−
デジタル変換回路の入力ノードに外部からのアナログ信
号が入力される。第１の基準電圧を受ける第１のノード
と第２の基準電圧を受ける第２のノードとの間に第１の
抵抗回路が設けられ、各段の回路のアナログ−デジタル
変換器に与える基準電圧を発生させる。さらに、第１の
基準電圧を受ける第１のノードと第２の基準電圧を受け
る第２のノードの間に第１の抵抗回路とは独立した第２
の抵抗回路が設けられ、第２の抵抗回路において発生し
た直流バイアス電圧が入力ノードに与えられる。それに
より、直流バイアス電圧にアナログ信号が重ね合わされ
る。
【００４２】このようにして、直流バイアスされたアナ
ログ信号がアナログ−デジタル変換回路の各段の回路の
アナログ−デジタル変換器、デジタル−アナログ変換器
および差分増幅器によりアナログ−デジタル変換され
る。
ログ信号がアナログ−デジタル変換回路の各段の回路の
アナログ−デジタル変換器、デジタル−アナログ変換器
および差分増幅器によりアナログ−デジタル変換され
る。
【００４３】このように、第１の基準電圧を受ける第１
のノードと第２の基準電圧を受ける第２のノードとの間
に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
のノードと第２の基準電圧を受ける第２のノードとの間
に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
【００４４】これにより、各段の回路のアナログ−デジ
タル変換器においてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができ、高精
度で安定したアナログ−デジタル変換を行うことができ
る。
タル変換器においてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができ、高精
度で安定したアナログ−デジタル変換を行うことができ
る。
【００４５】（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、外部
からアナログ信号を受ける入力ノードと、第１の基準電
圧を受ける第１のノードと、第２の基準電圧を受ける第
２のノードとを有するとともに、複数段の回路からなる
多段パイプライン構成を有し、最終段を除く各段の回路
は、入力されたアナログ信号をデジタル信号に変換する
アナログ−デジタル変換器と、アナログ−デジタル変換
器から出力されるデジタル信号をアナログ信号に変換す
るデジタル−アナログ変換器と、入力されたアナログ信
号とデジタル−アナログ変換器から出力されたアナログ
信号との差分を増幅する差分増幅器とを含み、各段の回
路のアナログ−デジタル変換器は、第１のノードと第２
のノードとの間に直列に接続された複数の抵抗からなり
かつ複数の基準電圧を発生するための第１の抵抗回路
と、第１の抵抗回路により発生される複数の基準電圧と
入力されたアナログ信号とをそれぞれ比較するための複
数の比較器とを含み、第１のノードと第２のノードとの
間に直列に接続された複数の抵抗からなりかつ入力ノー
ドに与える直流バイアス電圧を発生するための第２の抵
抗回路が各段のアナログ−デジタル変換器の第１の抵抗
回路とは独立に設けられたものである。
からアナログ信号を受ける入力ノードと、第１の基準電
圧を受ける第１のノードと、第２の基準電圧を受ける第
２のノードとを有するとともに、複数段の回路からなる
多段パイプライン構成を有し、最終段を除く各段の回路
は、入力されたアナログ信号をデジタル信号に変換する
アナログ−デジタル変換器と、アナログ−デジタル変換
器から出力されるデジタル信号をアナログ信号に変換す
るデジタル−アナログ変換器と、入力されたアナログ信
号とデジタル−アナログ変換器から出力されたアナログ
信号との差分を増幅する差分増幅器とを含み、各段の回
路のアナログ−デジタル変換器は、第１のノードと第２
のノードとの間に直列に接続された複数の抵抗からなり
かつ複数の基準電圧を発生するための第１の抵抗回路
と、第１の抵抗回路により発生される複数の基準電圧と
入力されたアナログ信号とをそれぞれ比較するための複
数の比較器とを含み、第１のノードと第２のノードとの
間に直列に接続された複数の抵抗からなりかつ入力ノー
ドに与える直流バイアス電圧を発生するための第２の抵
抗回路が各段のアナログ−デジタル変換器の第１の抵抗
回路とは独立に設けられたものである。
【００４６】本発明に係るアナログ−デジタル変換回路
においては、多段パイプライン構成を有するアナログ−
デジタル変換回路の入力ノードに外部からのアナログ信
号が入力され、アナログ−デジタル変換回路の各段の回
路のアナログ−デジタル変換器によってアナログ−デジ
タル変換され出力される。
においては、多段パイプライン構成を有するアナログ−
デジタル変換回路の入力ノードに外部からのアナログ信
号が入力され、アナログ−デジタル変換回路の各段の回
路のアナログ−デジタル変換器によってアナログ−デジ
タル変換され出力される。
【００４７】この場合、第１の基準電圧を受ける第１の
ノードと第２の基準電圧を受ける第２のノードとの間に
第１の抵抗回路が設けられ、入力されたアナログ信号と
第１の抵抗回路において発生した複数の基準電圧とがア
ナログ−デジタル変換器の複数の比較器によりそれぞれ
比較されることによってアナログ−デジタル変換され
る。また、次の段のためにデジタル−アナログ変換器に
よってデジタル−アナログ変換され、差分増幅器によ
り、入力されたアナログ信号とデジタル−アナログ変換
器から出力されたアナログ信号との差分が増幅される。
ノードと第２の基準電圧を受ける第２のノードとの間に
第１の抵抗回路が設けられ、入力されたアナログ信号と
第１の抵抗回路において発生した複数の基準電圧とがア
ナログ−デジタル変換器の複数の比較器によりそれぞれ
比較されることによってアナログ−デジタル変換され
る。また、次の段のためにデジタル−アナログ変換器に
よってデジタル−アナログ変換され、差分増幅器によ
り、入力されたアナログ信号とデジタル−アナログ変換
器から出力されたアナログ信号との差分が増幅される。
【００４８】さらに、第１の基準電圧を受ける第１のノ
ードと第２の基準電圧を受ける第２のノードとの間に第
１の抵抗回路とは独立した第２の抵抗回路が設けられ、
第２の抵抗回路において発生した直流バイアス電圧が入
力ノードに与えられる。それにより、直流バイアス電圧
にアナログ信号が重ね合わされ、アナログ信号が直流バ
イアスされる。
ードと第２の基準電圧を受ける第２のノードとの間に第
１の抵抗回路とは独立した第２の抵抗回路が設けられ、
第２の抵抗回路において発生した直流バイアス電圧が入
力ノードに与えられる。それにより、直流バイアス電圧
にアナログ信号が重ね合わされ、アナログ信号が直流バ
イアスされる。
【００４９】このように、第１の基準電圧を受ける第１
のノードと第２の基準電圧を受ける第２のノードとの間
に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
のノードと第２の基準電圧を受ける第２のノードとの間
に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
【００５０】これにより、各段の回路のアナログ−デジ
タル変換器の複数の比較器においてスイッチングノイズ
が発生しても第２の抵抗回路には影響を与えないため、
入力ノードに与える直流バイアス電圧の変動を抑えるこ
とができ、高精度で安定したアナログ−デジタル変換を
行うことができる。
タル変換器の複数の比較器においてスイッチングノイズ
が発生しても第２の抵抗回路には影響を与えないため、
入力ノードに与える直流バイアス電圧の変動を抑えるこ
とができ、高精度で安定したアナログ−デジタル変換を
行うことができる。
【００５１】（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第２
の発明に係るアナログ−デジタル変換回路の構成におい
て、最終段を除く各段の回路のデジタル−アナログ変換
器は、複数の容量からなる容量アレイと、第１のノード
と容量アレイの複数の容量の一端との間にそれぞれ接続
された複数の第１のスイッチと、第２のノードと容量ア
レイの複数の容量の一端との間にそれぞれ接続された複
数の第２のスイッチとを含み、容量アレイの複数の容量
の他端は、アナログ信号を出力する共通の出力ノードに
接続され、複数の第１のスイッチおよび複数の第２のス
イッチは、同じ段の回路のアナログ−デジタル変換器の
複数の比較器の出力信号によりオンオフするものであ
る。
の発明に係るアナログ−デジタル変換回路の構成におい
て、最終段を除く各段の回路のデジタル−アナログ変換
器は、複数の容量からなる容量アレイと、第１のノード
と容量アレイの複数の容量の一端との間にそれぞれ接続
された複数の第１のスイッチと、第２のノードと容量ア
レイの複数の容量の一端との間にそれぞれ接続された複
数の第２のスイッチとを含み、容量アレイの複数の容量
の他端は、アナログ信号を出力する共通の出力ノードに
接続され、複数の第１のスイッチおよび複数の第２のス
イッチは、同じ段の回路のアナログ−デジタル変換器の
複数の比較器の出力信号によりオンオフするものであ
る。
【００５２】この場合、最終段を除く各段の回路のデジ
タル−アナログ変換器において、同じ段の回路のアナロ
グ−デジタル変換器の複数の比較器の出力信号により複
数の第１および第２のスイッチがオンオフすることによ
り、容量アレイの複数の容量に第１の基準電圧または第
２の基準電圧により電荷が蓄積される。それにより、ア
ナログ−デジタル変換器により出力されるデジタル信号
に対応するアナログ信号が出力される。
タル−アナログ変換器において、同じ段の回路のアナロ
グ−デジタル変換器の複数の比較器の出力信号により複
数の第１および第２のスイッチがオンオフすることによ
り、容量アレイの複数の容量に第１の基準電圧または第
２の基準電圧により電荷が蓄積される。それにより、ア
ナログ−デジタル変換器により出力されるデジタル信号
に対応するアナログ信号が出力される。
【００５３】上記のように、第１の基準電圧を受ける第
１のノードと第２の基準電圧を受ける第２のノードとの
間に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立
に設けられている。したがって、最終段を除く各段の回
路のデジタル−アナログ変換器の複数の第１および第２
のスイッチにおいてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができ、高精
度で安定したアナログ−デジタル変換を行うことができ
る。
１のノードと第２の基準電圧を受ける第２のノードとの
間に第１の抵抗回路と第２の抵抗回路とがそれぞれ独立
に設けられている。したがって、最終段を除く各段の回
路のデジタル−アナログ変換器の複数の第１および第２
のスイッチにおいてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができ、高精
度で安定したアナログ−デジタル変換を行うことができ
る。
【００５４】（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第１
〜第３のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路が、複数段の回路
とともに共通の集積回路に内蔵されたものである。
〜第３のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路が、複数段の回路
とともに共通の集積回路に内蔵されたものである。
【００５５】この場合、１つの集積回路内で、第１の抵
抗回路により各段の回路のアナログ−デジタル変換器に
与える基準電圧を発生させるとともに、第２の抵抗回路
により入力ノードに与える直流バイアス電圧を発生させ
ることができるため、高精度で安定したアナログ−デジ
タル変換回路全体の面積を小さく抑えることができる。
抗回路により各段の回路のアナログ−デジタル変換器に
与える基準電圧を発生させるとともに、第２の抵抗回路
により入力ノードに与える直流バイアス電圧を発生させ
ることができるため、高精度で安定したアナログ−デジ
タル変換回路全体の面積を小さく抑えることができる。
【００５６】（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第１
〜第４のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路の抵抗値が、複数
段の回路内の第１の抵抗回路の合成抵抗値より大きいも
のである。
〜第４のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路の抵抗値が、複数
段の回路内の第１の抵抗回路の合成抵抗値より大きいも
のである。
【００５７】この場合、第２の抵抗回路に流れる電流が
複数段の回路内にある複数の基準電圧を生成する第１の
抵抗回路に流れる電流の合計に比べて少ないので、第１
のノードと第２のノードとの間の消費電流の増加を抑制
し、効率よくアナログ−デジタル変換を行うことができ
る。
複数段の回路内にある複数の基準電圧を生成する第１の
抵抗回路に流れる電流の合計に比べて少ないので、第１
のノードと第２のノードとの間の消費電流の増加を抑制
し、効率よくアナログ−デジタル変換を行うことができ
る。
【００５８】（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第１
〜第５のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路の抵抗値が、複数
段の回路内の第１の抵抗回路の合成抵抗値の２倍以上で
あるものである。
〜第５のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、第２の抵抗回路の抵抗値が、複数
段の回路内の第１の抵抗回路の合成抵抗値の２倍以上で
あるものである。
【００５９】この場合、第２の抵抗回路に流れる電流が
複数段の回路内にある複数の基準電圧を生成する第１の
抵抗回路に流れる電流の合計に比べて十分に少ないの
で、第１のノードと第２のノードとの間の消費電流の増
加を抑制し、効率よくアナログ−デジタル変換を行うこ
とができる。
複数段の回路内にある複数の基準電圧を生成する第１の
抵抗回路に流れる電流の合計に比べて十分に少ないの
で、第１のノードと第２のノードとの間の消費電流の増
加を抑制し、効率よくアナログ−デジタル変換を行うこ
とができる。
【００６０】（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第１
〜第６のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、アナログ−デジタル変換器および
デジタル−アナログ変換器の少なくとも一方がスイッチ
および容量を含むものである。
〜第６のいずれかの発明に係るアナログ−デジタル変換
回路の構成において、アナログ−デジタル変換器および
デジタル−アナログ変換器の少なくとも一方がスイッチ
および容量を含むものである。
【００６１】この場合、第１の基準電圧を受ける第１の
ノードと第２の基準電圧を受ける第２のノードとの間に
第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に設
けられている。それにより、アナログ−デジタル変換器
およびデジタル−アナログ変換器の少なくとも一方にお
いてスイッチングノイズが発生しても第２の抵抗回路に
は影響を与えない。したがって、入力ノードに与える直
流バイアス電圧の変動を抑えることができ、高精度で安
定したアナログ−デジタル変換を行うことができる。
ノードと第２の基準電圧を受ける第２のノードとの間に
第１の抵抗回路と第２の抵抗回路とがそれぞれ独立に設
けられている。それにより、アナログ−デジタル変換器
およびデジタル−アナログ変換器の少なくとも一方にお
いてスイッチングノイズが発生しても第２の抵抗回路に
は影響を与えない。したがって、入力ノードに与える直
流バイアス電圧の変動を抑えることができ、高精度で安
定したアナログ−デジタル変換を行うことができる。
【００６２】（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路の直流バ
イアス電圧発生方法は、外部からアナログ信号を受ける
入力ノードと、第１の基準電圧を受ける第１のノード
と、第２の基準電圧を受ける第２のノードとを有すると
ともに、複数段の回路からなる多段パイプライン構成を
有し、最終段の回路を除く各段の回路は、アナログ−デ
ジタル変換器、デジタル−アナログ変換器および差分増
幅器を含むアナログ−デジタル変換回路における直流バ
イアス電圧発生方法であって、各段の回路のアナログ−
デジタル変換器に与える基準電圧を発生するために第１
のノードと第２のノードとの間に接続された第１の抵抗
回路とは独立に、第１のノードと第２のノードとの間に
接続された第２の抵抗回路を用いて入力ノードに印加す
る直流バイアス電圧を発生する方法である。
イアス電圧発生方法は、外部からアナログ信号を受ける
入力ノードと、第１の基準電圧を受ける第１のノード
と、第２の基準電圧を受ける第２のノードとを有すると
ともに、複数段の回路からなる多段パイプライン構成を
有し、最終段の回路を除く各段の回路は、アナログ−デ
ジタル変換器、デジタル−アナログ変換器および差分増
幅器を含むアナログ−デジタル変換回路における直流バ
イアス電圧発生方法であって、各段の回路のアナログ−
デジタル変換器に与える基準電圧を発生するために第１
のノードと第２のノードとの間に接続された第１の抵抗
回路とは独立に、第１のノードと第２のノードとの間に
接続された第２の抵抗回路を用いて入力ノードに印加す
る直流バイアス電圧を発生する方法である。
【００６３】本発明に係るアナログ−デジタル変換回路
の直流バイアス電圧発生方法においては、多段パイプラ
イン構成を有するアナログ−デジタル変換回路の入力ノ
ードに外部からのアナログ信号が入力される。また、第
１の基準電圧を受ける第１のノードと第２の基準電圧を
受ける第２のノードとの間に設けられた第１の抵抗回路
により、各段の回路のアナログ−デジタル変換器に与え
る基準電圧を発生させる。さらに、第１の基準電圧を受
ける第１のノードと第２の基準電圧を受ける第２のノー
ドとの間に第１の抵抗回路とは独立に設けられた第２の
抵抗回路が、入力ノードに与えるための直流バイアス電
圧を発生させる。それにより、直流バイアス電圧にアナ
ログ信号が重ね合わされる。
の直流バイアス電圧発生方法においては、多段パイプラ
イン構成を有するアナログ−デジタル変換回路の入力ノ
ードに外部からのアナログ信号が入力される。また、第
１の基準電圧を受ける第１のノードと第２の基準電圧を
受ける第２のノードとの間に設けられた第１の抵抗回路
により、各段の回路のアナログ−デジタル変換器に与え
る基準電圧を発生させる。さらに、第１の基準電圧を受
ける第１のノードと第２の基準電圧を受ける第２のノー
ドとの間に第１の抵抗回路とは独立に設けられた第２の
抵抗回路が、入力ノードに与えるための直流バイアス電
圧を発生させる。それにより、直流バイアス電圧にアナ
ログ信号が重ね合わされる。
【００６４】このようにして、直流バイアスされたアナ
ログ信号がアナログ−デジタル変換回路の各段の回路の
アナログ−デジタル変換器、デジタル−アナログ変換
器、差分増幅器によりアナログ−デジタル変換される。
ログ信号がアナログ−デジタル変換回路の各段の回路の
アナログ−デジタル変換器、デジタル−アナログ変換
器、差分増幅器によりアナログ−デジタル変換される。
【００６５】このように、第１の基準電圧を受ける第１
のノードと第２の基準電圧を受ける第２のノードとの間
にそれぞれ独立に第１の抵抗回路と第２の抵抗回路とが
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
のノードと第２の基準電圧を受ける第２のノードとの間
にそれぞれ独立に第１の抵抗回路と第２の抵抗回路とが
設けられており、第１の抵抗回路により各段の回路のア
ナログ−デジタル変換器に与える基準電圧を発生させ、
第２の抵抗回路により入力ノードに与える直流バイアス
電圧を発生させる。
【００６６】これにより、各段の回路のアナログ−デジ
タル変換器においてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができる。
タル変換器においてスイッチングノイズが発生しても第
２の抵抗回路には影響を与えないため、入力ノードに与
える直流バイアス電圧の変動を抑えることができる。
【００６７】
【発明の実施の形態】図１は本発明の一実施の形態にお
ける１０ビット４段パイプライン型アナログ−デジタル
変換回路の構成を表したブロック図である。
ける１０ビット４段パイプライン型アナログ−デジタル
変換回路の構成を表したブロック図である。
【００６８】図１において、アナログ−デジタル変換回
路１は、サンプルホールド回路２、１段目の回路３、２
段目の回路４、３段目の回路５、４段目の回路６、複数
のラッチ回路７、出力回路８、直列抵抗Ｒ１，Ｒ２およ
びボルテージホロワ回路１２から構成されている。この
アナログ−デジタル変換回路１は、ＬＳＩ（Large Scal
e Integrated circuit）チップｃｈに構成される。
路１は、サンプルホールド回路２、１段目の回路３、２
段目の回路４、３段目の回路５、４段目の回路６、複数
のラッチ回路７、出力回路８、直列抵抗Ｒ１，Ｒ２およ
びボルテージホロワ回路１２から構成されている。この
アナログ−デジタル変換回路１は、ＬＳＩ（Large Scal
e Integrated circuit）チップｃｈに構成される。
【００６９】１段目（初段）〜３段目の回路３〜５は、
サブＡ／Ｄコンバータ９、サブＤ／Ａコンバータ１０、
および差分増幅器１１を備える。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９のみを備える。
サブＡ／Ｄコンバータ９、サブＤ／Ａコンバータ１０、
および差分増幅器１１を備える。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９のみを備える。
【００７０】１段目の回路３は４ビット構成、２〜４段
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびサブＤ／Ａコンバータ１０のビット数（ビット構
成）は同じに設定されている。
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびサブＤ／Ａコンバータ１０のビット数（ビット構
成）は同じに設定されている。
【００７１】また、図１に示すように、アナログ−デジ
タル変換回路１のＬＳＩチップｃｈ内には、直列抵抗Ｒ
１，Ｒ２が高電位側リファレンス電圧ＶＲＴを受けるノ
ードＶＲＴｉｎと低電位側リファレンス電圧ＶＲＢを受
けるノードＶＲＢｉｎとの間に配線Ｌ１，Ｌ２を介して
直列に接続されている。さらに、直列抵抗Ｒ１，Ｒ２の
間の接続点であるノードＮ１０がボルテージホロワ回路
１２の入力端子に接続され、さらにボルテージホロワ回
路１２の出力端子がノードＶＲＴ１ｏｕｔに接続されて
いる。直列抵抗Ｒ１，Ｒ２の抵抗値は、それぞれｒ１，
ｒ２である。
タル変換回路１のＬＳＩチップｃｈ内には、直列抵抗Ｒ
１，Ｒ２が高電位側リファレンス電圧ＶＲＴを受けるノ
ードＶＲＴｉｎと低電位側リファレンス電圧ＶＲＢを受
けるノードＶＲＢｉｎとの間に配線Ｌ１，Ｌ２を介して
直列に接続されている。さらに、直列抵抗Ｒ１，Ｒ２の
間の接続点であるノードＮ１０がボルテージホロワ回路
１２の入力端子に接続され、さらにボルテージホロワ回
路１２の出力端子がノードＶＲＴ１ｏｕｔに接続されて
いる。直列抵抗Ｒ１，Ｒ２の抵抗値は、それぞれｒ１，
ｒ２である。
【００７２】ノードＶＲＴ１ｏｕｔは、ＬＳＩチップｃ
ｈの外部にあるバイアス抵抗Ｒｂｉａｓを介してノード
ＶＡｉｎに接続されている。外部アナログ入力信号Ｖｉ
ｎは、直流阻止容量Ｃｉｎを介してノードＶＡｉｎに与
えられる。直流阻止容量Ｃｉｎにより外部アナログ入力
信号Ｖｉｎの直流成分の通過が阻止され、外部アナログ
入力信号の交流成分がノードＶＡｉｎに与えられる。
ｈの外部にあるバイアス抵抗Ｒｂｉａｓを介してノード
ＶＡｉｎに接続されている。外部アナログ入力信号Ｖｉ
ｎは、直流阻止容量Ｃｉｎを介してノードＶＡｉｎに与
えられる。直流阻止容量Ｃｉｎにより外部アナログ入力
信号Ｖｉｎの直流成分の通過が阻止され、外部アナログ
入力信号の交流成分がノードＶＡｉｎに与えられる。
【００７３】一方、ノードＶＲＴｉｎの高電位側リファ
レンス電圧ＶＲＴとノードＶＲＢｉｎの低電位側リファ
レンス電圧ＶＲＢとの間の電圧が直列抵抗Ｒ１，Ｒ２に
より分圧され、分圧された電圧が直流バイアス電圧ＶＲ
Ｔ１としてボルテージホロワ回路１２から出力される。
この直流バイアス電圧ＶＲＴ１が、バイアス抵抗Ｒｂｉ
ａｓを介してノードＶＡｉｎに与えられる。それによ
り、外部アナログ入力信号Ｖｉｎの交流成分が直流バイ
アス電圧ＶＲＴ１により直流バイアスされる。なお、ボ
ルテージホロワ回路１２は、直流バイアス電圧ＶＲＴ１
が異常な値であった場合に入力側に異常を伝えないため
のバッファの役割を担っている。
レンス電圧ＶＲＴとノードＶＲＢｉｎの低電位側リファ
レンス電圧ＶＲＢとの間の電圧が直列抵抗Ｒ１，Ｒ２に
より分圧され、分圧された電圧が直流バイアス電圧ＶＲ
Ｔ１としてボルテージホロワ回路１２から出力される。
この直流バイアス電圧ＶＲＴ１が、バイアス抵抗Ｒｂｉ
ａｓを介してノードＶＡｉｎに与えられる。それによ
り、外部アナログ入力信号Ｖｉｎの交流成分が直流バイ
アス電圧ＶＲＴ１により直流バイアスされる。なお、ボ
ルテージホロワ回路１２は、直流バイアス電圧ＶＲＴ１
が異常な値であった場合に入力側に異常を伝えないため
のバッファの役割を担っている。
【００７４】このようにして、直流バイアス電圧ＶＲＴ
１を中心に外部アナログ入力信号Ｖｉｎの交流成分が重
ね合わされたアナログ入力信号ＶＡがノードＶＡｉｎを
介してアナログ−デジタル変換回路１に入力され、アナ
ログ−デジタル変換される。
１を中心に外部アナログ入力信号Ｖｉｎの交流成分が重
ね合わされたアナログ入力信号ＶＡがノードＶＡｉｎを
介してアナログ−デジタル変換回路１に入力され、アナ
ログ−デジタル変換される。
【００７５】次に、アナログ−デジタル変換回路１の動
作を説明する。サンプルホールド回路２は、ノードＶＡ
ｉｎを介して入力されたアナログ入力信号ＶＡをサンプ
リングして一定時間保持する。サンプルホールド回路２
から出力されたアナログ入力信号ＶＡは、１段目の回路
３へ転送される。
作を説明する。サンプルホールド回路２は、ノードＶＡ
ｉｎを介して入力されたアナログ入力信号ＶＡをサンプ
リングして一定時間保持する。サンプルホールド回路２
から出力されたアナログ入力信号ＶＡは、１段目の回路
３へ転送される。
【００７６】１段目の回路３において、サブＡ／Ｄコン
バータ９はアナログ入力信号ＶＡに対してアナログ−デ
ジタル変換を行う。サブＡ／Ｄコンバータ９のアナログ
−デジタル変換結果である上位４ビットのデジタル出力
（２9 ，２8 ，２7 ，２6 ）は、サブＤ／Ａコンバータ
１０へ転送されるとともに、４つのラッチ回路７を介し
て出力回路８へ転送される。差分増幅器１１は、サブＤ
／Ａコンバータ１０のデジタル−アナログ変換結果とア
ナログ入力信号ＶＡとの差分を増幅する。その差分増幅
器１１の出力は２段目の回路４へ転送される。
バータ９はアナログ入力信号ＶＡに対してアナログ−デ
ジタル変換を行う。サブＡ／Ｄコンバータ９のアナログ
−デジタル変換結果である上位４ビットのデジタル出力
（２9 ，２8 ，２7 ，２6 ）は、サブＤ／Ａコンバータ
１０へ転送されるとともに、４つのラッチ回路７を介し
て出力回路８へ転送される。差分増幅器１１は、サブＤ
／Ａコンバータ１０のデジタル−アナログ変換結果とア
ナログ入力信号ＶＡとの差分を増幅する。その差分増幅
器１１の出力は２段目の回路４へ転送される。
【００７７】２段目の回路４においては、１段目の回路
３の差分増幅器１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分増幅器１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5，
２4 ）が得られ、３段目の回路５から中下位２ビットの
デジタル出力（２3 ，２2 ）が得られる。
３の差分増幅器１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分増幅器１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5，
２4 ）が得られ、３段目の回路５から中下位２ビットの
デジタル出力（２3 ，２2 ）が得られる。
【００７８】４段目の回路６においては、３段目の回路
５の差分増幅器１１の出力に対して、サブＡ／Ｄコンバ
ータ９がアナログ−デジタル変換を行い、下位２ビット
のデジタル出力（２1 ，２0 ）が得られる。
５の差分増幅器１１の出力に対して、サブＡ／Ｄコンバ
ータ９がアナログ−デジタル変換を行い、下位２ビット
のデジタル出力（２1 ，２0 ）が得られる。
【００７９】１〜４段目の回路３〜６のデジタル出力は
各ラッチ回路７を経て同時に出力回路８に到達する。す
なわち、各ラッチ回路７は各回路３〜６のデジタル出力
の同期をとるために設けられている。
各ラッチ回路７を経て同時に出力回路８に到達する。す
なわち、各ラッチ回路７は各回路３〜６のデジタル出力
の同期をとるために設けられている。
【００８０】出力回路８はアナログ入力信号ＶＡの１０
ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル
補正処理後パラレル出力する。
ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル
補正処理後パラレル出力する。
【００８１】このように、アナログ−デジタル変換回路
１においては、各段の回路３〜５において、アナログ入
力信号ＶＡまたは前段の回路３，４の差分増幅器１１の
出力と、その段の回路３〜５のデジタル出力のデジタル
ーアナログ変換結果との差分が差分増幅器１１によって
増幅される。
１においては、各段の回路３〜５において、アナログ入
力信号ＶＡまたは前段の回路３，４の差分増幅器１１の
出力と、その段の回路３〜５のデジタル出力のデジタル
ーアナログ変換結果との差分が差分増幅器１１によって
増幅される。
【００８２】そのため、変換ビット数が増大してＬＳＢ
（Least Significant Bit）が小さくなっても、サブＡ
／Ｄコンバータ９を構成する各コンパレータの分解能を
実質的に向上させることが可能になり、十分な変換精度
が得られる。
（Least Significant Bit）が小さくなっても、サブＡ
／Ｄコンバータ９を構成する各コンパレータの分解能を
実質的に向上させることが可能になり、十分な変換精度
が得られる。
【００８３】図２は図１のアナログ−デジタル変換回路
におけるサブＡ／ＤコンバータおよびサブＤ／Ａコンバ
ータの回路図である。図２のサブＡ／Ｄコンバータ９は
全並列比較（フラッシュ）方式アナログ−デジタル変換
器であり、サブＤ／Ａコンバータ１０は容量アレイ方式
デジタル−アナログ変換器である。
におけるサブＡ／ＤコンバータおよびサブＤ／Ａコンバ
ータの回路図である。図２のサブＡ／Ｄコンバータ９は
全並列比較（フラッシュ）方式アナログ−デジタル変換
器であり、サブＤ／Ａコンバータ１０は容量アレイ方式
デジタル−アナログ変換器である。
【００８４】サブＡ／Ｄコンバータ９は、ｎ個の直列抵
抗ｒ、ｎ対のスイッチＵａ０，Ｕｂ０〜Ｕａｎ−１，Ｕ
ｂｎ−１，ｎ個のコンデンサＶ０〜Ｖｎ−１およびｎ個
のコンパレータＤ０〜Ｄｎ−１から構成される。スイッ
チＵａ０，Ｕｂ０〜Ｕａｎ−１，Ｕｂｎ−１はクロック
信号ＣＫＬ１１に応答してオンオフする。すべての抵抗
ｒは同じ抵抗値を有し、高電位側リファレンス電圧ＶＲ
Ｔを受けるノードＶＲＴｉｎと低電位側リファレンス電
圧ＶＲＢを受けるノードＶＲＢｉｎとの間に直列に接続
されている。ここで、ノードＶＲＢｉｎとノードＶＲＴ
ｉｎとの間のｎ個の直列抵抗ｒ間の電圧をそれぞれΔＶ
Ｒ（０）〜ΔＶＲ（ｎ−１）とする。
抗ｒ、ｎ対のスイッチＵａ０，Ｕｂ０〜Ｕａｎ−１，Ｕ
ｂｎ−１，ｎ個のコンデンサＶ０〜Ｖｎ−１およびｎ個
のコンパレータＤ０〜Ｄｎ−１から構成される。スイッ
チＵａ０，Ｕｂ０〜Ｕａｎ−１，Ｕｂｎ−１はクロック
信号ＣＫＬ１１に応答してオンオフする。すべての抵抗
ｒは同じ抵抗値を有し、高電位側リファレンス電圧ＶＲ
Ｔを受けるノードＶＲＴｉｎと低電位側リファレンス電
圧ＶＲＢを受けるノードＶＲＢｉｎとの間に直列に接続
されている。ここで、ノードＶＲＢｉｎとノードＶＲＴ
ｉｎとの間のｎ個の直列抵抗ｒ間の電圧をそれぞれΔＶ
Ｒ（０）〜ΔＶＲ（ｎ−１）とする。
【００８５】各コンパレータＤ０〜Ｄｎ−１の正入力端
子にはアナログ入力信号ＶＡ（ノードＶＡｉｎからのア
ナログ入力信号ＶＡまたは前段の回路３〜５の差分増幅
器１１の出力）が入力される。また、各コンパレータＤ
０〜Ｄｎ−１の負入力端子には、それぞれノードＶＲＢ
ｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗ｒ間の
リファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）が印
加される。クロック信号ＣＫＬ１１によりコンパレータ
Ｄ０〜Ｄｎ−１の比較タイミングが制御される。
子にはアナログ入力信号ＶＡ（ノードＶＡｉｎからのア
ナログ入力信号ＶＡまたは前段の回路３〜５の差分増幅
器１１の出力）が入力される。また、各コンパレータＤ
０〜Ｄｎ−１の負入力端子には、それぞれノードＶＲＢ
ｉｎとノードＶＲＴｉｎとの間のｎ個の直列抵抗ｒ間の
リファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）が印
加される。クロック信号ＣＫＬ１１によりコンパレータ
Ｄ０〜Ｄｎ−１の比較タイミングが制御される。
【００８６】それにより、各コンパレータＤ０〜Ｄｎ−
１の出力は、それぞれアナログ入力信号ＶＡがリファレ
ンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）よりも高い場
合には、ハイレベルとなり、それぞれアナログ入力信号
ＶＡがリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）よりも低い場合には、ローレベルとなる。
１の出力は、それぞれアナログ入力信号ＶＡがリファレ
ンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−１）よりも高い場
合には、ハイレベルとなり、それぞれアナログ入力信号
ＶＡがリファレンス電圧ΔＶＲ（０）〜ΔＶＲ（ｎ−
１）よりも低い場合には、ローレベルとなる。
【００８７】サブＤ／Ａコンバータ１０は、アレイ状に
接続されたそれぞれｎ個のスイッチＥ０〜Ｅｎ−１，Ｆ
０〜Ｆｎ−１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１、ｎ個
の正側コンデンサＢ０〜Ｂｎ−１、およびｎ個の負側コ
ンデンサＣ０〜Ｃｎ−１から構成される。
接続されたそれぞれｎ個のスイッチＥ０〜Ｅｎ−１，Ｆ
０〜Ｆｎ−１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１、ｎ個
の正側コンデンサＢ０〜Ｂｎ−１、およびｎ個の負側コ
ンデンサＣ０〜Ｃｎ−１から構成される。
【００８８】コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−
１はすべて同じ容量値ｃを有する。コンデンサＢ０〜Ｂ
ｎ−１の一方の端子（以下、出力端子と呼ぶ）からは正
側差動出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ
０〜Ｃｎ−１の一方の端子（以下、出力端子という）か
らは負側差動出力電圧ＶＤＡ（−）が生成される。な
お、各コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−１の他
方の端子を入力端子と呼ぶ。
１はすべて同じ容量値ｃを有する。コンデンサＢ０〜Ｂ
ｎ−１の一方の端子（以下、出力端子と呼ぶ）からは正
側差動出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ
０〜Ｃｎ−１の一方の端子（以下、出力端子という）か
らは負側差動出力電圧ＶＤＡ（−）が生成される。な
お、各コンデンサＢ０〜Ｂｎ−１，Ｃ０〜Ｃｎ−１の他
方の端子を入力端子と呼ぶ。
【００８９】各スイッチＥ０〜Ｅｎ−１の一方の端子は
ノードＶＲＴｉｎに接続され、他方の端子はコンデンサ
Ｂ０〜Ｂｎ−１の入力端子に接続されている。各スイッ
チＦ０〜Ｆｎ−１の一方の端子はノードＶＲＴｉｎに接
続され、他方の端子はコンデンサＣ０〜Ｃｎ−１の入力
端子に接続されている。各スイッチＧ０〜Ｇｎ−１の一
方の端子はノードＶＲＢｉｎに接続され、他方の端子は
コンデンサＢ０〜Ｂｎ−１の入力端子に接続されてい
る。各スイッチＨ０〜Ｈｎ−１の一方の端子はノードＶ
ＲＢｉｎに接続され、他方の端子はコンデンサＣ０〜Ｃ
ｎ−１の入力端子に接続されている。
ノードＶＲＴｉｎに接続され、他方の端子はコンデンサ
Ｂ０〜Ｂｎ−１の入力端子に接続されている。各スイッ
チＦ０〜Ｆｎ−１の一方の端子はノードＶＲＴｉｎに接
続され、他方の端子はコンデンサＣ０〜Ｃｎ−１の入力
端子に接続されている。各スイッチＧ０〜Ｇｎ−１の一
方の端子はノードＶＲＢｉｎに接続され、他方の端子は
コンデンサＢ０〜Ｂｎ−１の入力端子に接続されてい
る。各スイッチＨ０〜Ｈｎ−１の一方の端子はノードＶ
ＲＢｉｎに接続され、他方の端子はコンデンサＣ０〜Ｃ
ｎ−１の入力端子に接続されている。
【００９０】各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−
１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ同一番
号のスイッチで４連スイッチを構成する。例えば、スイ
ッチＥ０，Ｆ０，Ｇ０，Ｈ０は１連であり、スイッチＥ
ｎ−１，Ｆｎ−１，Ｇｎ−１，Ｈｎ−１も１連である。
そして、各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，
Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ各コンパレ
ータＤ０〜Ｄｎ−１の出力レベルに従ってオンオフ動作
する。例えば、コンパレータＤｎ−１の出力がハイレベ
ルの場合、スイッチＥｎ−１，Ｈｎ−１がオンし、スイ
ッチＧｎ−１，Ｆｎ−１はオフする。逆に、コンパレー
タＤｎ−１の出力がローレベルの場合、スイッチＥｎ−
１，Ｈｎ−１がオフし、スイッチＧｎ−１，Ｆｎ−１が
オンする。
１，Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ同一番
号のスイッチで４連スイッチを構成する。例えば、スイ
ッチＥ０，Ｆ０，Ｇ０，Ｈ０は１連であり、スイッチＥ
ｎ−１，Ｆｎ−１，Ｇｎ−１，Ｈｎ−１も１連である。
そして、各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，
Ｇ０〜Ｇｎ−１，Ｈ０〜Ｈｎ−１はそれぞれ各コンパレ
ータＤ０〜Ｄｎ−１の出力レベルに従ってオンオフ動作
する。例えば、コンパレータＤｎ−１の出力がハイレベ
ルの場合、スイッチＥｎ−１，Ｈｎ−１がオンし、スイ
ッチＧｎ−１，Ｆｎ−１はオフする。逆に、コンパレー
タＤｎ−１の出力がローレベルの場合、スイッチＥｎ−
１，Ｈｎ−１がオフし、スイッチＧｎ−１，Ｆｎ−１が
オンする。
【００９１】次に、サブＤ／Ａコンバータ１００の動作
を説明する。初期条件では、各コンデンサＢ０〜Ｂｎ−
１の入力端子および出力端子の電圧が共に０Ｖであり、
各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇ
ｎ−１，Ｈ０〜Ｈｎ−１はすべてオフしている。したが
って、初期条件では、すべてのコンデンサＢ０〜Ｂｎ−
１，Ｃ０〜Ｃｎ−１に蓄えられた電荷（電気量）Ｑ１＝
０である。
を説明する。初期条件では、各コンデンサＢ０〜Ｂｎ−
１の入力端子および出力端子の電圧が共に０Ｖであり、
各スイッチＥ０〜Ｅｎ−１，Ｆ０〜Ｆｎ−１，Ｇ０〜Ｇ
ｎ−１，Ｈ０〜Ｈｎ−１はすべてオフしている。したが
って、初期条件では、すべてのコンデンサＢ０〜Ｂｎ−
１，Ｃ０〜Ｃｎ−１に蓄えられた電荷（電気量）Ｑ１＝
０である。
【００９２】ここで、ｎ個のコンパレータＤ０〜Ｄｎ−
１のうちｍ個の出力がハイレベルになった場合、各スイ
ッチＥ０〜Ｅｎ−１のうちｍ個がオンして（ｎ−ｍ）個
がオフし、各スイッチＧ０〜Ｇｎ−１のうち（ｎ−ｍ）
個がオンしてｍ個がオフする。この各スイッチＥ０〜Ｅ
ｎ−１，Ｇ０〜Ｇｎ−１のオンオフ動作に従って、すべ
てのコンデンサＢ０〜Ｂｎ−１に蓄えられる電荷Ｑ２は
次式（Ａ１）で表される。
１のうちｍ個の出力がハイレベルになった場合、各スイ
ッチＥ０〜Ｅｎ−１のうちｍ個がオンして（ｎ−ｍ）個
がオフし、各スイッチＧ０〜Ｇｎ−１のうち（ｎ−ｍ）
個がオンしてｍ個がオフする。この各スイッチＥ０〜Ｅ
ｎ−１，Ｇ０〜Ｇｎ−１のオンオフ動作に従って、すべ
てのコンデンサＢ０〜Ｂｎ−１に蓄えられる電荷Ｑ２は
次式（Ａ１）で表される。
【００９３】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、正側
差動出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
差動出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【００９４】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ０〜Ｄｎ−１のうちｍ個の
出力がハイレベルになった場合、各スイッチＨ０〜Ｈｎ
−１のうちｍ個がオンして（ｎ−ｍ）個がオフし、各ス
イッチＦ０〜Ｆｎ−１のうち（ｎ−ｍ）個がオンしてｍ
個がオフする。この各スイッチＨ０〜Ｈｎ−１，Ｆ０〜
Ｆｎ−１のオンオフ動作に従って、すべてのコンデンサ
Ｃ０〜Ｃｎ−１に蓄えられる電荷Ｑ３は次式（Ａ３）で
表される。
出力がハイレベルになった場合、各スイッチＨ０〜Ｈｎ
−１のうちｍ個がオンして（ｎ−ｍ）個がオフし、各ス
イッチＦ０〜Ｆｎ−１のうち（ｎ−ｍ）個がオンしてｍ
個がオフする。この各スイッチＨ０〜Ｈｎ−１，Ｆ０〜
Ｆｎ−１のオンオフ動作に従って、すべてのコンデンサ
Ｃ０〜Ｃｎ−１に蓄えられる電荷Ｑ３は次式（Ａ３）で
表される。
【００９５】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、負側
差動出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
差動出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【００９６】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。
ＶＤＡは式（Ａ５）で表される。
【００９７】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
これにより、差動出力の１ＬＳＢはｍを変数とする式
（Ａ５）の傾きとして次式（Ａ６）で表される。
（Ａ５）の傾きとして次式（Ａ６）で表される。
【００９８】
１ＬＳＢ＝２（ＶＲＴ−ＶＲＢ）／ｎ …（Ａ６）
前述したように、直列抵抗Ｒ１，Ｒ２およびｎ個の直列
抵抗ｒがともに高電位側リファレンス電圧ＶＲＴを受け
るノードＶＲＴｉｎと低電位側リファレンス電圧ＶＲＢ
を受けるノードＶＲＢｉｎとの間に直列に接続されてい
るため、直列抵抗Ｒ１，Ｒ２とｎ個の直列抵抗ｒとは、
並列に接続されていることになる。
抵抗ｒがともに高電位側リファレンス電圧ＶＲＴを受け
るノードＶＲＴｉｎと低電位側リファレンス電圧ＶＲＢ
を受けるノードＶＲＢｉｎとの間に直列に接続されてい
るため、直列抵抗Ｒ１，Ｒ２とｎ個の直列抵抗ｒとは、
並列に接続されていることになる。
【００９９】ここで、直流バイアス電圧ＶＲＴ１の値を
ｎ個の直列抵抗ｒをもとに設定することができる。例え
ば、低電位側リファレンス電圧ＶＲＢを受けるノードＶ
ＲＢｉｎからｍ番目のリファレンス電圧ΔＶＲ（ｍ）
（ｍ＝１〜ｎ−１）を直流バイアス電圧ＶＲＴ１に設定
するとき、直列抵抗Ｒ１，Ｒ２の抵抗比をＲ１：Ｒ２＝
ｎ−ｍ：ｍに設定する。
ｎ個の直列抵抗ｒをもとに設定することができる。例え
ば、低電位側リファレンス電圧ＶＲＢを受けるノードＶ
ＲＢｉｎからｍ番目のリファレンス電圧ΔＶＲ（ｍ）
（ｍ＝１〜ｎ−１）を直流バイアス電圧ＶＲＴ１に設定
するとき、直列抵抗Ｒ１，Ｒ２の抵抗比をＲ１：Ｒ２＝
ｎ−ｍ：ｍに設定する。
【０１００】このように、サブＡ／Ｄコンバータ９の各
リファレンス電圧ΔＶＲ（ｉ）（ｉ＝０〜ｎ−１）生成
用のｎ個の直列抵抗ｒとは独立した直列抵抗Ｒ１，Ｒ２
により直流バイアス電圧ＶＲＴ１が生成されることによ
り、サブＡ／Ｄコンバータ９およびサブＤ／Ａコンバー
タ１０において発生したスイッチングノイズが直流バイ
アス電圧およびアナログ入力信号ＶＡに混入することが
防止され、高精度で安定したアナログ−デジタル変換回
路が実現できる。
リファレンス電圧ΔＶＲ（ｉ）（ｉ＝０〜ｎ−１）生成
用のｎ個の直列抵抗ｒとは独立した直列抵抗Ｒ１，Ｒ２
により直流バイアス電圧ＶＲＴ１が生成されることによ
り、サブＡ／Ｄコンバータ９およびサブＤ／Ａコンバー
タ１０において発生したスイッチングノイズが直流バイ
アス電圧およびアナログ入力信号ＶＡに混入することが
防止され、高精度で安定したアナログ−デジタル変換回
路が実現できる。
【０１０１】この場合、直流バイアス電圧ＶＲＴ１を生
成する直列抵抗Ｒ１，Ｒ２の抵抗値を直列抵抗Ｒ１，Ｒ
２に流れる電流が各リファレンス電圧ΔＶＲ（ｉ）（ｉ
＝０〜ｎ−１）を生成するｎ個の直列抵抗ｒに流れる電
流に比べて無視できる程度に高い抵抗値とすることによ
り、ノードＶＲＴｉｎとノードＶＲＢｉｎとの間の消費
電流の増加を抑制し、効率よくアナログ−デジタル変換
を行うことが可能となる。
成する直列抵抗Ｒ１，Ｒ２の抵抗値を直列抵抗Ｒ１，Ｒ
２に流れる電流が各リファレンス電圧ΔＶＲ（ｉ）（ｉ
＝０〜ｎ−１）を生成するｎ個の直列抵抗ｒに流れる電
流に比べて無視できる程度に高い抵抗値とすることによ
り、ノードＶＲＴｉｎとノードＶＲＢｉｎとの間の消費
電流の増加を抑制し、効率よくアナログ−デジタル変換
を行うことが可能となる。
【０１０２】特に、直列抵抗Ｒ１，Ｒ２の抵抗値（ｒ１
＋ｒ２）を少なくとも各段（４段）のｎ個の直列抵抗ｒ
の合成抵抗値（ｎ×ｒ／４）よりも大きく設定すること
が好ましく、直列抵抗Ｒ１，Ｒ２の抵抗値（ｒ１＋ｒ
２）を各段（４段）のｎ個の直列抵抗ｒの抵抗値（ｎ×
ｒ／４）の２倍以上に設定することがより好ましい。こ
れにより、直列抵抗Ｒ１，Ｒ２における消費電流を効果
的に抑制することができる。
＋ｒ２）を少なくとも各段（４段）のｎ個の直列抵抗ｒ
の合成抵抗値（ｎ×ｒ／４）よりも大きく設定すること
が好ましく、直列抵抗Ｒ１，Ｒ２の抵抗値（ｒ１＋ｒ
２）を各段（４段）のｎ個の直列抵抗ｒの抵抗値（ｎ×
ｒ／４）の２倍以上に設定することがより好ましい。こ
れにより、直列抵抗Ｒ１，Ｒ２における消費電流を効果
的に抑制することができる。
【０１０３】例えば、直列抵抗Ｒ１，Ｒ２の抵抗値を各
段のｎ個の直列抵抗ｒの合成抵抗値の３倍に設定した場
合、直列抵抗Ｒ１，Ｒ２を流れる電流は、各段のｎ個の
直列抵抗ｒを流れる電流の合計の３分の１になる。つま
り、抵抗値の比が３：１に対して消費電流の比が１：３
となる。
段のｎ個の直列抵抗ｒの合成抵抗値の３倍に設定した場
合、直列抵抗Ｒ１，Ｒ２を流れる電流は、各段のｎ個の
直列抵抗ｒを流れる電流の合計の３分の１になる。つま
り、抵抗値の比が３：１に対して消費電流の比が１：３
となる。
【０１０４】なお、本実施の形態においては、ノードＶ
Ａｉｎが入力ノードに相当し、ｎ個の直列抵抗ｒが第１
の抵抗回路に相当し、直列抵抗Ｒ１，Ｒ２が第２の抵抗
回路に相当し、高電位側リファレンス電圧ＶＲＴが第１
の基準電圧に相当し、低電位側リファレンス電圧ＶＲＢ
が第２の基準電圧に相当し、ノードＶＲＴｉｎが第１の
ノードに相当し、ノードＶＲＢｉｎが第２のノードに相
当する。
Ａｉｎが入力ノードに相当し、ｎ個の直列抵抗ｒが第１
の抵抗回路に相当し、直列抵抗Ｒ１，Ｒ２が第２の抵抗
回路に相当し、高電位側リファレンス電圧ＶＲＴが第１
の基準電圧に相当し、低電位側リファレンス電圧ＶＲＢ
が第２の基準電圧に相当し、ノードＶＲＴｉｎが第１の
ノードに相当し、ノードＶＲＢｉｎが第２のノードに相
当する。
【０１０５】また、直列抵抗Ｒ１，Ｒ２は、ノードＶＲ
ＴｉｎとノードＶＲＢｉｎとの間に直列接続するのであ
れば、上記実施の形態のように、アナログ−デジタル変
換回路１を構成するＬＳＩチップｃｈ内部に設けてもよ
いし、外部に設けてもよい。
ＴｉｎとノードＶＲＢｉｎとの間に直列接続するのであ
れば、上記実施の形態のように、アナログ−デジタル変
換回路１を構成するＬＳＩチップｃｈ内部に設けてもよ
いし、外部に設けてもよい。
【０１０６】上記実施の形態においては、１０ビット４
段パイプライン型アナログ−デジタル変換回路について
説明したが、本発明は他のビット構成や他の段数を有す
るパイプライン型アナログ−デジタル変換回路において
も適用できる。
段パイプライン型アナログ−デジタル変換回路について
説明したが、本発明は他のビット構成や他の段数を有す
るパイプライン型アナログ−デジタル変換回路において
も適用できる。
【図１】本発明の一実施の形態における１０ビット４段
パイプライン型アナログ−デジタル変換回路の構成を表
したブロック図である。
パイプライン型アナログ−デジタル変換回路の構成を表
したブロック図である。
【図２】図１のアナログ−デジタル変換回路におけるサ
ブＡ／ＤコンバータおよびサブＤ／Ａコンバータの回路
図である。
ブＡ／ＤコンバータおよびサブＤ／Ａコンバータの回路
図である。
【図３】従来のアナログ−デジタル変換回路の構成を示
すブロック図である。
すブロック図である。
【図４】図３のアナログ−デジタル変換回路におけるサ
ブＡ／ＤコンバータおよびサブＤ／Ａコンバータの回路
図である。
ブＡ／ＤコンバータおよびサブＤ／Ａコンバータの回路
図である。
１ アナログ−デジタル変換回路
９ サブＡ／Ｄコンバータ
１０ サブＤ／Ａコンバータ
１１ 差分増幅器
ｒ，Ｒ１，Ｒ２ 直列抵抗
Ｄ０〜Ｄｎ−１ コンパレータ
ｃｈ ＬＳＩチップ
ＶＡｉｎ，ＶＲＴｉｎ，ＶＲＢｉｎ ノード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木村 安行
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 和田 淳
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
Ｆターム(参考） 5J022 AA06 AA15 AB05 BA02 CB01
CB06 CD03 CE08 CF01 CF02
CG01
Claims (8)
- 【請求項１】 外部からアナログ信号を受ける入力ノー
ドと、第１の基準電圧を受ける第１のノードと、第２の
基準電圧を受ける第２のノードとを有するとともに、複
数段の回路からなる多段パイプライン構成を有し、 最終段の回路を除く各段の回路は、アナログ−デジタル
変換器、デジタル−アナログ変換器および差分増幅器を
含むアナログ−デジタル変換回路であって、 各段の回路の前記アナログ−デジタル変換器に与える基
準電圧を発生するための第１の抵抗回路が前記第１のノ
ードと前記第２のノードとの間に接続され、 前記入力ノードに与える直流バイアス電圧を発生するた
めの第２の抵抗回路が前記第１の抵抗回路とは独立に前
記第１のノードと前記第２のノードとの間に接続された
ことを特徴とするアナログ−デジタル変換回路。 - 【請求項２】 外部からアナログ信号を受ける入力ノー
ドと、第１の基準電圧を受ける第１のノードと、第２の
基準電圧を受ける第２のノードとを有するとともに、複
数段の回路からなる多段パイプライン構成を有し、 最終段を除く各段の回路は、 入力されたアナログ信号をデジタル信号に変換するアナ
ログ−デジタル変換器と、 前記アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、 入力されたアナログ信号と前記デジタル−アナログ変換
器から出力されたアナログ信号との差分を増幅する差分
増幅器とを含み、 各段の回路のアナログ−デジタル変換器は、 前記第１のノードと前記第２のノードとの間に直列に接
続された複数の抵抗からなりかつ複数の基準電圧を発生
するための第１の抵抗回路と、 前記第１の抵抗回路により発生される複数の基準電圧と
入力されたアナログ信号とをそれぞれ比較するための複
数の比較器とを含み、 前記第１のノードと前記第２のノードとの間に直列に接
続された複数の抵抗からなりかつ前記入力ノードに与え
る直流バイアス電圧を発生するための第２の抵抗回路が
各段のアナログ−デジタル変換器の前記第１の抵抗回路
とは独立に設けられたことを特徴とするアナログ−デジ
タル変換回路。 - 【請求項３】 最終段を除く各段の回路の前記デジタル
−アナログ変換器は、 複数の容量からなる容量アレイと、 前記第１のノードと前記容量アレイの前記複数の容量の
一端との間にそれぞれ接続された複数の第１のスイッチ
と、 前記第２のノードと前記容量アレイの前記複数の容量の
一端との間にそれぞれ接続された複数の第２のスイッチ
とを含み、 前記容量アレイの前記複数の容量の他端は、アナログ信
号を出力する共通の出力ノードに接続され、 前記複数の第１のスイッチおよび前記複数の第２のスイ
ッチは、同じ段の回路の前記アナログ−デジタル変換器
の前記複数の比較器の出力信号によりオンオフすること
を特徴とする請求項２記載のアナログ−デジタル変換回
路。 - 【請求項４】 前記第２の抵抗回路は、前記複数段の回
路とともに共通の集積回路に内蔵されたことを特徴とす
る請求項１〜３のいずれかに記載のアナログ−デジタル
変換回路。 - 【請求項５】 前記第２の抵抗回路の抵抗値は、前記複
数段の回路内の前記第１の抵抗回路の合成抵抗値より大
きいことを特徴とする請求項１〜４のいずれかに記載の
アナログ−デジタル変換回路。 - 【請求項６】 前記第２の抵抗回路の抵抗値は、前記複
数段の回路内の前記第１の抵抗回路の合成抵抗値の２倍
以上であることを特徴とする請求項１〜５のいずれかに
記載のアナログ−デジタル変換回路。 - 【請求項７】 前記アナログ−デジタル変換器および前
記デジタル−アナログ変換器の少なくとも一方がスイッ
チおよび容量を含むことを特徴とする請求項１〜６のい
ずれかに記載のアナログ−デジタル変換回路。 - 【請求項８】 外部からアナログ信号を受ける入力ノー
ドと、第１の基準電圧を受ける第１のノードと、第２の
基準電圧を受ける第２のノードとを有するとともに、複
数段の回路からなる多段パイプライン構成を有し、最終
段の回路を除く各段の回路は、アナログ−デジタル変換
器、デジタル−アナログ変換器および差分増幅器を含む
アナログ−デジタル変換回路における直流バイアス電圧
発生方法であって、 各段の回路の前記アナログ−デジタル変換器に与える基
準電圧を発生するために前記第１のノードと前記第２の
ノードとの間に接続された第１の抵抗回路とは独立に、
前記第１のノードと前記第２のノードとの間に接続され
た第２の抵抗回路を用いて前記入力ノードに印加する直
流バイアス電圧を発生することを特徴とするアナログ−
デジタル変換回路における直流バイアス電圧発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218164A JP2003032112A (ja) | 2001-07-18 | 2001-07-18 | アナログ−デジタル変換回路およびその直流バイアス電圧発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001218164A JP2003032112A (ja) | 2001-07-18 | 2001-07-18 | アナログ−デジタル変換回路およびその直流バイアス電圧発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003032112A true JP2003032112A (ja) | 2003-01-31 |
Family
ID=19052387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001218164A Pending JP2003032112A (ja) | 2001-07-18 | 2001-07-18 | アナログ−デジタル変換回路およびその直流バイアス電圧発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003032112A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026969B2 (en) | 2003-07-18 | 2006-04-11 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
| CN112698286A (zh) * | 2021-01-14 | 2021-04-23 | 凯迈（洛阳）测控有限公司 | 一种连续波雷达目标模拟器 |
| CN114764261A (zh) * | 2021-01-14 | 2022-07-19 | 浙江聚芯集成电路有限公司 | 一种零温度漂移系数的恒温基准电流源 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318431A (ja) * | 1988-06-20 | 1989-12-22 | Toshiba Corp | アナログ／ディジタル変換回路 |
| JPH05327497A (ja) * | 1992-05-25 | 1993-12-10 | Hioki Ee Corp | Ａ／ｄ変換装置 |
-
2001
- 2001-07-18 JP JP2001218164A patent/JP2003032112A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318431A (ja) * | 1988-06-20 | 1989-12-22 | Toshiba Corp | アナログ／ディジタル変換回路 |
| JPH05327497A (ja) * | 1992-05-25 | 1993-12-10 | Hioki Ee Corp | Ａ／ｄ変換装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026969B2 (en) | 2003-07-18 | 2006-04-11 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
| US7030796B2 (en) | 2003-07-18 | 2006-04-18 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
| CN112698286A (zh) * | 2021-01-14 | 2021-04-23 | 凯迈（洛阳）测控有限公司 | 一种连续波雷达目标模拟器 |
| CN114764261A (zh) * | 2021-01-14 | 2022-07-19 | 浙江聚芯集成电路有限公司 | 一种零温度漂移系数的恒温基准电流源 |
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|
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