JP2003008439A - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
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- JP2003008439A JP2003008439A JP2001183898A JP2001183898A JP2003008439A JP 2003008439 A JP2003008439 A JP 2003008439A JP 2001183898 A JP2001183898 A JP 2001183898A JP 2001183898 A JP2001183898 A JP 2001183898A JP 2003008439 A JP2003008439 A JP 2003008439A
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Abstract
(57)【要約】
【課題】 回路構成の複雑化および回路規模の増大を伴
うことなく高い変換精度を保ちつつ変換速度が高速化さ
れたアナログ−デジタル変換回路を提供することであ
る。 【解決手段】 アナログ−デジタル変換回路１におい
て、１段目〜３段目の回路３，４，５は、サブＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１
１、減算回路１２および演算増幅回路１３を備える。減
算回路１２および演算増幅回路１３が差分増幅器１４を
構成する。１段目〜３段目の回路３〜５内の演算増幅回
路１１，１３の利得は２である。各段の回路３〜５内の
サブＡ／Ｄコンバータ９の基準電圧レンジがＤ／Ａコン
バータ１０の基準電圧レンジの１／２に設定されること
により、Ｄ／Ａコンバータ１０の出力電圧レンジが演算
増幅回路１１の出力電圧レンジに一致する。
うことなく高い変換精度を保ちつつ変換速度が高速化さ
れたアナログ−デジタル変換回路を提供することであ
る。 【解決手段】 アナログ−デジタル変換回路１におい
て、１段目〜３段目の回路３，４，５は、サブＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１
１、減算回路１２および演算増幅回路１３を備える。減
算回路１２および演算増幅回路１３が差分増幅器１４を
構成する。１段目〜３段目の回路３〜５内の演算増幅回
路１１，１３の利得は２である。各段の回路３〜５内の
サブＡ／Ｄコンバータ９の基準電圧レンジがＤ／Ａコン
バータ１０の基準電圧レンジの１／２に設定されること
により、Ｄ／Ａコンバータ１０の出力電圧レンジが演算
増幅回路１１の出力電圧レンジに一致する。
Description
【０００１】
【発明の属する技術分野】本発明は、多段パイプライン
（ステップフラッシュ）構成を有するアナログ−デジタ
ル変換回路に関する。
（ステップフラッシュ）構成を有するアナログ−デジタ
ル変換回路に関する。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
【０００４】図１６は従来の多段パイプライン構成を有
するアナログ−デジタル変換回路の構成を示すブロック
図である。図１６のアナログ−デジタル変換回路は、１
０ビット４段パイプライン構成を有する。このアナログ
−デジタル変換回路は、例えば特開平９−６９７７７号
公報に開示されている。
するアナログ−デジタル変換回路の構成を示すブロック
図である。図１６のアナログ−デジタル変換回路は、１
０ビット４段パイプライン構成を有する。このアナログ
−デジタル変換回路は、例えば特開平９−６９７７７号
公報に開示されている。
【０００５】図１６において、アナログ−デジタル変換
回路１０１は、サンプルホールド回路１０２、１段目の
回路１０３、２段目の回路１０４、３段目の回路１０
５、４段目の回路１０６、複数のラッチ回路１０７およ
び出力回路１０８から構成されている。
回路１０１は、サンプルホールド回路１０２、１段目の
回路１０３、２段目の回路１０４、３段目の回路１０
５、４段目の回路１０６、複数のラッチ回路１０７およ
び出力回路１０８から構成されている。
【０００６】１段目（初段）〜３段目の回路１０３〜１
０５は、サブＡ／Ｄコンバータ（アナログ−デジタル変
換器）１０９、Ｄ／Ａコンバータ（デジタル−アナログ
変換器）１１０、および差分増幅器１１１を備える。４
段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１
０９のみを備える。
０５は、サブＡ／Ｄコンバータ（アナログ−デジタル変
換器）１０９、Ｄ／Ａコンバータ（デジタル−アナログ
変換器）１１０、および差分増幅器１１１を備える。４
段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１
０９のみを備える。
【０００７】１段目の回路１０３は４ビット構成、２〜
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）は同じに設定されている。
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）は同じに設定されている。
【０００８】次に、アナログ−デジタル変換回路１０１
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路１０３へ転送される。
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路１０３へ転送される。
【０００９】１段目の回路３において、サブＡ／Ｄコン
バータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変
換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結
果である上位４ビットのデジタル出力（２9 ，２8 ，２
7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されると
ともに、４つのラッチ回路１０７を介して出力回路１０
８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバー
タ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの
差分を増幅する。その差分増幅器１１１の出力は２段目
の回路１０４へ転送される。
バータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変
換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結
果である上位４ビットのデジタル出力（２9 ，２8 ，２
7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されると
ともに、４つのラッチ回路１０７を介して出力回路１０
８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバー
タ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの
差分を増幅する。その差分増幅器１１１の出力は２段目
の回路１０４へ転送される。
【００１０】２段目の回路１０４においては、１段目の
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
【００１１】４段目の回路１０６においては、３段目の
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
【００１２】１〜４段目の回路１０３〜１０６のデジタ
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
【００１３】出力回路１０８はアナログ入力信号Ｖinの
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
【００１４】このように、アナログ−デジタル変換回路
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
【００１５】そのため、変換ビット数が増大してＬＳＢ
（Least Significant Bit ）が小さくなっても、サブＡ
／Ｄコンバータ１０９を構成する各コンパレータの分解
能を実質的に向上させることが可能になり、十分な変換
精度が得られる。
（Least Significant Bit ）が小さくなっても、サブＡ
／Ｄコンバータ１０９を構成する各コンパレータの分解
能を実質的に向上させることが可能になり、十分な変換
精度が得られる。
【００１６】図１７は図１６のアナログ−デジタル変換
回路１０１におけるサブＡ／Ｄコンバータ１０９および
Ｄ／Ａコンバータ１１０の回路図である。図１７のサブ
Ａ／Ｄコンバータ１０９は全並列比較（フラッシュ）方
式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１
０は容量アレイ方式Ｄ／Ａコンバータである。
回路１０１におけるサブＡ／Ｄコンバータ１０９および
Ｄ／Ａコンバータ１１０の回路図である。図１７のサブ
Ａ／Ｄコンバータ１０９は全並列比較（フラッシュ）方
式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１
０は容量アレイ方式Ｄ／Ａコンバータである。
【００１７】サブＡ／Ｄコンバータ１０９は、ｎ個の抵
抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成さ
れる。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基
準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧
ＶＲＢを受けるノードＮ３２との間に直列に接続されて
いる。ここで、ノードＮ３２とノードＮ３１との間のｎ
個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれ
ＶＲ（１）〜ＶＲ（ｎ）とする。
抗Ｒ、およびｎ個のコンパレータＤ１〜Ｄｎから構成さ
れる。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基
準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧
ＶＲＢを受けるノードＮ３２との間に直列に接続されて
いる。ここで、ノードＮ３２とノードＮ３１との間のｎ
個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれ
ＶＲ（１）〜ＶＲ（ｎ）とする。
【００１８】各コンパレータＤ１〜Ｄｎの正入力端子に
は入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回
路１０３〜１０５の差分増幅器１１１の出力）が入力さ
れる。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
は入力信号ＶＩ（アナログ入力信号Ｖinまたは前段の回
路１０３〜１０５の差分増幅器１１１の出力）が入力さ
れる。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
【００１９】それにより、各コンパレータＤ１〜Ｄｎの
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
【００２０】Ｄ／Ａコンバータ１１０は、アレイ状に接
続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
【００２１】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべ
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【００２２】各スイッチＥ１〜Ｅｎの一方の端子はノー
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
【００２３】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
【００２４】次に、Ｄ／Ａコンバータ１１０の動作を説
明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力
端子および出力端子の電位が共に０Ｖであり、各スイッ
チＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎは
すべてオフしている。したがって、初期条件では、すべ
てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電
荷（電気量）Ｑ１＝０である。
明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力
端子および出力端子の電位が共に０Ｖであり、各スイッ
チＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎは
すべてオフしている。したがって、初期条件では、すべ
てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電
荷（電気量）Ｑ１＝０である。
【００２５】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
【００２６】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【００２７】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
【００２８】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【００２９】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。
ＶＤＡは式（Ａ５）で表される。
【００３０】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
図１８は図１６のアナログ−デジタル変換回路１０１に
おける差分増幅器１１１の動作原理を示す回路図であ
る。また、図１９は図１８の差分増幅器１１１の動作を
説明するための図である。図１８の差分増幅器１１１は
完全差動方式の減算増幅回路である。この差分増幅器１
１１の構成は、例えば特開平１１−８８１７３号公報に
開示されている。
おける差分増幅器１１１の動作原理を示す回路図であ
る。また、図１９は図１８の差分増幅器１１１の動作を
説明するための図である。図１８の差分増幅器１１１は
完全差動方式の減算増幅回路である。この差分増幅器１
１１の構成は、例えば特開平１１−８８１７３号公報に
開示されている。
【００３１】図１８の差分増幅器１１１において、演算
増幅器１００の反転入力端子はノードにＮａに接続さ
れ、非反転入力端子はノードＮｂに接続されている。ま
た、演算増幅器１００の反転出力端子は、ノードＮＯ１
に接続されるとともに、コンデンサ２０ａを介して反転
入力端子に接続されている。非反転出力端子は、ノード
ＮＯ２に接続されるとともに、コンデンサ２０ｂを介し
て非反転入力端子に接続されている。
増幅器１００の反転入力端子はノードにＮａに接続さ
れ、非反転入力端子はノードＮｂに接続されている。ま
た、演算増幅器１００の反転出力端子は、ノードＮＯ１
に接続されるとともに、コンデンサ２０ａを介して反転
入力端子に接続されている。非反転出力端子は、ノード
ＮＯ２に接続されるとともに、コンデンサ２０ｂを介し
て非反転入力端子に接続されている。
【００３２】ノードＮａはスイッチＳＷ１１を介して接
地され、ノードＮｂはスイッチＳＷ１２を介して接地さ
れている。また、ノードＮａは、コンデンサ３０ａを介
してノードＮ１１に接続され、かつコンデンサ４０ａを
介してノードＮ１２に接続されている。ノードＮｂは、
コンデンサ３０ｂを介してノードＮ２１に接続され、か
つコンデンサ４０ｂを介してノードＮ２２に接続されて
いる。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３
が接続されている。このスイッチＳＷ１３は、スイッチ
ＳＷ１１，ＳＷ１２と同じタイミングで作動する。
地され、ノードＮｂはスイッチＳＷ１２を介して接地さ
れている。また、ノードＮａは、コンデンサ３０ａを介
してノードＮ１１に接続され、かつコンデンサ４０ａを
介してノードＮ１２に接続されている。ノードＮｂは、
コンデンサ３０ｂを介してノードＮ２１に接続され、か
つコンデンサ４０ｂを介してノードＮ２２に接続されて
いる。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１３
が接続されている。このスイッチＳＷ１３は、スイッチ
ＳＷ１１，ＳＷ１２と同じタイミングで作動する。
【００３３】この差分増幅器１１１には、アナログ入力
信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器
１１１の出力が差分電圧ΔＶi として与えられる。ΔＶ
i ＝Ｖi （＋）−Ｖi （−）である。また、この差分増
幅器１１１には、同じ段のＤ／Ａコンバータ１１０のＤ
／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。Δ
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。
信号Ｖinまたは前段の回路１０３〜１０５の差分増幅器
１１１の出力が差分電圧ΔＶi として与えられる。ΔＶ
i ＝Ｖi （＋）−Ｖi （−）である。また、この差分増
幅器１１１には、同じ段のＤ／Ａコンバータ１１０のＤ
／Ａ変換結果が差分電圧ΔＶＤＡとして与えられる。Δ
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）である。
【００３４】ノードＮ１１にはＶi （＋）からＶA1に変
化する電圧が入力され、ノードＮ１２にはＶA2からＶＤ
Ａ（＋）に変化する電圧が入力され、ノードＮ２１には
Ｖi（−）からＶA1に変化する電圧が入力され、ノード
Ｎ２２にはＶA2からＶＤＡ（−）に変化する電圧が入力
される。
化する電圧が入力され、ノードＮ１２にはＶA2からＶＤ
Ａ（＋）に変化する電圧が入力され、ノードＮ２１には
Ｖi（−）からＶA1に変化する電圧が入力され、ノード
Ｎ２２にはＶA2からＶＤＡ（−）に変化する電圧が入力
される。
【００３５】次に、図１９を参照しながら図１８の差分
増幅器１１１の動作を説明する。こでは、コンデンサ２
０ａ，２０ｂの容量値をそれぞれＣとし、コンデンサ３
０ａ，３０ｂ，４０ａ，４０ｂの容量値をそれぞれＫＣ
とする。Ｋは定数である。また、接地電位をＶG とす
る。
増幅器１１１の動作を説明する。こでは、コンデンサ２
０ａ，２０ｂの容量値をそれぞれＣとし、コンデンサ３
０ａ，３０ｂ，４０ａ，４０ｂの容量値をそれぞれＫＣ
とする。Ｋは定数である。また、接地電位をＶG とす
る。
【００３６】まず、スイッチＳＷ１１，ＳＷ１２をオン
にする。このとき、スイッチＳＷ１３もオンにする。そ
して、ノードＮ１１に電圧Ｖi （＋）を入力し、ノード
Ｎ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧Ｖ
i （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力
する。それにより、ノードＮＯ１，ＮＯ２は接地電位Ｖ
G となる。
にする。このとき、スイッチＳＷ１３もオンにする。そ
して、ノードＮ１１に電圧Ｖi （＋）を入力し、ノード
Ｎ１２に設定電圧ＶA2を入力し、ノードＮ２１に電圧Ｖ
i （−）を入力し、ノードＮ２２に設定電圧ＶA2を入力
する。それにより、ノードＮＯ１，ＮＯ２は接地電位Ｖ
G となる。
【００３７】次に、スイッチＳＷ１１，ＳＷ１２をオフ
にする。このとき、スイッチＳＷ１３もオフにする。そ
して、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ
１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定
電圧ＶA1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を
入力する。それにより、ノードＮＯ１，ＮＯ２の電圧は
それぞれＶO （＋），ＶO （−）となる。
にする。このとき、スイッチＳＷ１３もオフにする。そ
して、ノードＮ１１に設定電圧ＶA1を入力し、ノードＮ
１２に電圧ＶＤＡ（＋）を入力し、ノードＮ２１に設定
電圧ＶA1を入力し、ノードＮ２２に電圧ＶＤＡ（−）を
入力する。それにより、ノードＮＯ１，ＮＯ２の電圧は
それぞれＶO （＋），ＶO （−）となる。
【００３８】電荷保存則によりノードＮＯ１，ＮＯ２の
電圧ＶO （＋），ＶO （−）を求めると次式のようにな
る。
電圧ＶO （＋），ＶO （−）を求めると次式のようにな
る。
【００３９】ＶO （＋）＝ＶG ＋｛Ｖ1 （＋）−ＶＤＡ
（＋）｝Ｋ＋（ＶA1−ＶA2）Ｋ ＶO （−）＝ＶG ＋｛Ｖ1 （−）−ＶＤＡ（−）｝Ｋ＋
（ＶA1−ＶA2）Ｋ したがって、差分電圧ΔＶO は次式のようになる。
（＋）｝Ｋ＋（ＶA1−ＶA2）Ｋ ＶO （−）＝ＶG ＋｛Ｖ1 （−）−ＶＤＡ（−）｝Ｋ＋
（ＶA1−ＶA2）Ｋ したがって、差分電圧ΔＶO は次式のようになる。
【００４０】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖi （＋）−Ｖi （−）｝Ｋ−｛ＶＤＡ（＋）−ＶＤＡ（−）｝Ｋ
＝（ΔＶi −ΔＶＤＡ）Ｋ
このように、図１８の差分増幅器１１１においては、前
段から与えられる差分電圧ΔＶi と同じ段のＤ／Ａコン
バータ１１０から与えられる差分電圧ΔＶＤＡとの減算
および増幅が行われる。
段から与えられる差分電圧ΔＶi と同じ段のＤ／Ａコン
バータ１１０から与えられる差分電圧ΔＶＤＡとの減算
および増幅が行われる。
【００４１】この場合、設定電圧ＶA1，ＶA2は任意に設
定することができる。したがって、設定電圧ＶA1として
前段のサンプルホールド回路１０２の出力または差分増
幅器１１１の出力のイコライズ（等電位化）時の電圧を
用いることができる。また、設定電圧ＶA2として外部電
圧を用いることができる。
定することができる。したがって、設定電圧ＶA1として
前段のサンプルホールド回路１０２の出力または差分増
幅器１１１の出力のイコライズ（等電位化）時の電圧を
用いることができる。また、設定電圧ＶA2として外部電
圧を用いることができる。
【００４２】このように、アナログ入力信号である電圧
Ｖi （＋），Ｖi （−）をノードＮ１１，Ｎ２１にスイ
ッチを介することなく入力することができるので、雑音
が低減されるとともに、低電圧動作が可能となる。した
がって、アナログ−デジタル変換回路１０１の低電圧化
および高精度化を図ることができる。
Ｖi （＋），Ｖi （−）をノードＮ１１，Ｎ２１にスイ
ッチを介することなく入力することができるので、雑音
が低減されるとともに、低電圧動作が可能となる。した
がって、アナログ−デジタル変換回路１０１の低電圧化
および高精度化を図ることができる。
【００４３】図２０は図１６のアナログ−デジタル変換
回路１０１に図１８の差分増幅器１１１を用いた場合の
Ｄ／Ａコンバータ１１０および差分増幅器１１１の具体
的な構成を示す回路図である。このＤ／Ａコンバータ１
１０および差分増幅器１１１の構成は、例えば特開平１
１−８８１７３号公報に開示されている。
回路１０１に図１８の差分増幅器１１１を用いた場合の
Ｄ／Ａコンバータ１１０および差分増幅器１１１の具体
的な構成を示す回路図である。このＤ／Ａコンバータ１
１０および差分増幅器１１１の構成は、例えば特開平１
１−８８１７３号公報に開示されている。
【００４４】図２０において、Ｄ／Ａコンバータ１１０
のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞ
れコンデンサＢ１〜Ｂｎの入力端子に接続されている。
また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介し
てそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続され
ている。ノードＮ３０には設定電圧ＶA2が入力され、ノ
ードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノ
ードＮ３２には低電位側基準電圧ＶＲＢが入力される。
コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１の
ノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端
子は差分増幅器１１１のノードＮｂに接続されている。
のノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞ
れコンデンサＢ１〜Ｂｎの入力端子に接続されている。
また、このノードＮ３０は、スイッチＴ１〜Ｔｎを介し
てそれぞれコンデンサＣ１〜Ｃｎの入力端子に接続され
ている。ノードＮ３０には設定電圧ＶA2が入力され、ノ
ードＮ３１には高電位側基準電圧ＶＲＴが入力され、ノ
ードＮ３２には低電位側基準電圧ＶＲＢが入力される。
コンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１の
ノードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端
子は差分増幅器１１１のノードＮｂに接続されている。
【００４５】差分増幅器１１１のノードＮａはコンデン
サ３０ａを介してノードＮ１１に接続され、ノードＮｂ
はコンデンサ３０ｂを介してノードＮ２１に接続されて
いる。ノードＮ１１には電圧Ｖi （＋）が入力され、ノ
ードＮ２１には電圧Ｖi （−）が入力される。
サ３０ａを介してノードＮ１１に接続され、ノードＮｂ
はコンデンサ３０ｂを介してノードＮ２１に接続されて
いる。ノードＮ１１には電圧Ｖi （＋）が入力され、ノ
ードＮ２１には電圧Ｖi （−）が入力される。
【００４６】コンデンサ２０ａ，２０ｂの容量値はそれ
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はＫ
Ｃである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの
容量値はそれぞれＫＣ／ｎである。Ｋは定数である。
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はＫ
Ｃである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの
容量値はそれぞれＫＣ／ｎである。Ｋは定数である。
【００４７】次に、図２０のＤ／Ａコンバータ１１０お
よび差分増幅器１１１の動作を説明する。
よび差分増幅器１１１の動作を説明する。
【００４８】まず、スイッチＳＷ１１，ＳＷ１２をオン
にする。このとき、スイッチＳＷ１３もオンにする。そ
して、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。
それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力
端子に設定電圧ＶA2が入力される。また、ノードＮ１１
に電圧Ｖi （＋）が入力され、ノードＮ２１に電圧Ｖ i
（−）が入力される。それにより、ノードＮＯ１，ＮＯ
２は接地電位となる。
にする。このとき、スイッチＳＷ１３もオンにする。そ
して、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオンにする。
それにより、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力
端子に設定電圧ＶA2が入力される。また、ノードＮ１１
に電圧Ｖi （＋）が入力され、ノードＮ２１に電圧Ｖ i
（−）が入力される。それにより、ノードＮＯ１，ＮＯ
２は接地電位となる。
【００４９】次に、スイッチＳＷ１１，ＳＷ１２をオフ
にする。このとき、スイッチＳＷ１３もオフにする。そ
して、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１
〜Ｈｎが、それぞれ図１６の各コンパレータＤ１〜Ｄｎ
の出力レベルに従ってオンまたはオフし、コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加
される。
にする。このとき、スイッチＳＷ１３もオフにする。そ
して、スイッチＳ１〜Ｓｎ，Ｔ１〜Ｔｎをオフにする。
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１
〜Ｈｎが、それぞれ図１６の各コンパレータＤ１〜Ｄｎ
の出力レベルに従ってオンまたはオフし、コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子にそれぞれ電圧が印加
される。
【００５０】このとき、ノードＮ１１，Ｎ２１に入力さ
れる電圧Ｖi （＋），Ｖi （−）は、図１９に示すよう
に、共に等しい電圧ＶA1にイコライズされている。これ
により、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は、
図１９を用いて説明したように、次式のようになる。
れる電圧Ｖi （＋），Ｖi （−）は、図１９に示すよう
に、共に等しい電圧ＶA1にイコライズされている。これ
により、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO は、
図１９を用いて説明したように、次式のようになる。
【００５１】
ΔＶO ＝ＶO （＋）−ＶO （−）＝（ΔＶi −ΔＶＤ
Ａ）Ｋ このように、ノードＮ１１，Ｎ２１に入力する設定電圧
ＶA1として前段の差分増幅器１１１の出力を用いること
ができるので、ノードＮ１１にスイッチを用いることな
く電圧Ｖi （＋）および設定電圧ＶA1を入力することが
でき、かつノードＮ２１にスイッチを用いることなく電
圧Ｖi （−）および設定電圧ＶA1を入力することができ
る。
Ａ）Ｋ このように、ノードＮ１１，Ｎ２１に入力する設定電圧
ＶA1として前段の差分増幅器１１１の出力を用いること
ができるので、ノードＮ１１にスイッチを用いることな
く電圧Ｖi （＋）および設定電圧ＶA1を入力することが
でき、かつノードＮ２１にスイッチを用いることなく電
圧Ｖi （−）および設定電圧ＶA1を入力することができ
る。
【００５２】また、ノードＮ３０に入力する設定電圧Ｖ
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
【００５３】また、これらの設定電圧ＶA1，ＶA2を電源
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
【００５４】これらの結果、スイッチ雑音が低減される
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
【００５５】近年、電子機器の高速化に伴ってアナログ
−デジタル変換回路にも変換速度のさらなる高速化が要
求されている。そこで、特開平１１−８８１７２号公報
に変換速度がさらに高速化されたアナログ−デジタル変
換回路が提案されている。
−デジタル変換回路にも変換速度のさらなる高速化が要
求されている。そこで、特開平１１−８８１７２号公報
に変換速度がさらに高速化されたアナログ−デジタル変
換回路が提案されている。
【００５６】図２１は特開平１１−８８１７２号公報に
開示された従来のアナログ−デジタル変換回路を示すブ
ロック図である。図２１のアナログ−デジタル変換回路
１０２は、１０ビット４段パイプライン構成を有する。
開示された従来のアナログ−デジタル変換回路を示すブ
ロック図である。図２１のアナログ−デジタル変換回路
１０２は、１０ビット４段パイプライン構成を有する。
【００５７】図２１において、アナログ−デジタル変換
回路１０２は、サンプルホールド回路２、１段目の回路
３、２段目の回路４、３段目の回路５、４段目の回路
６、複数のラッチ回路７および出力回路８から構成され
ている。
回路１０２は、サンプルホールド回路２、１段目の回路
３、２段目の回路４、３段目の回路５、４段目の回路
６、複数のラッチ回路７および出力回路８から構成され
ている。
【００５８】１段目（初段）〜３段目の回路３〜５は、
サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算
増幅回路１１、減算回路１２および演算増幅回路１３を
備える。減算回路１２および演算増幅回路１３が差分増
幅器１４を構成する。各段の回路３〜５内の演算増幅回
路１１，１３の利得は２である。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９のみを備える。
サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算
増幅回路１１、減算回路１２および演算増幅回路１３を
備える。減算回路１２および演算増幅回路１３が差分増
幅器１４を構成する。各段の回路３〜５内の演算増幅回
路１１，１３の利得は２である。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９のみを備える。
【００５９】このように、図２１のアナログ−デジタル
変換回路１０２においては、各段の回路３〜５内に２段
の演算増幅回路１１，１３が設けられているので、各演
算増幅回路１１，１３のループ定数を低減することがで
き、かつ各演算増幅回路１１，１３の負荷容量が低減さ
れる。その結果、各演算増幅回路１１，１３の性能を向
上させることなく、変換速度を高速化することが可能と
なる。
変換回路１０２においては、各段の回路３〜５内に２段
の演算増幅回路１１，１３が設けられているので、各演
算増幅回路１１，１３のループ定数を低減することがで
き、かつ各演算増幅回路１１，１３の負荷容量が低減さ
れる。その結果、各演算増幅回路１１，１３の性能を向
上させることなく、変換速度を高速化することが可能と
なる。
【００６０】
【発明が解決しようとする課題】しかしながら、図２１
のアナログ−デジタル変換回路１０２においては、アナ
ログ入力信号が各段の回路３〜５の演算増幅回路１１に
より利得２で増幅される。そのため、サブＡ／Ｄコンバ
ータ９の入力電圧レンジおよびＤ／Ａコンバータ１０の
出力電圧レンジが同一に設定されていると、演算増幅回
路１１から差分増幅器１４の一方の入力端子に与えられ
る出力電圧の範囲とＤ／Ａコンバータ１０から差分増幅
器１４の他方の入力端子に与えられるの出力電圧の範囲
とが異なる。この場合、演算増幅回路１１の出力電圧の
範囲とＤ／Ａコンバータ１０の出力電圧の範囲とを一致
させるように何らかの方法で補正する必要がある。それ
により、アナログ−デジタル変換回路１０２の各段の回
路３〜５の構成が複雑となるとともに回路規模が大きく
なる。
のアナログ−デジタル変換回路１０２においては、アナ
ログ入力信号が各段の回路３〜５の演算増幅回路１１に
より利得２で増幅される。そのため、サブＡ／Ｄコンバ
ータ９の入力電圧レンジおよびＤ／Ａコンバータ１０の
出力電圧レンジが同一に設定されていると、演算増幅回
路１１から差分増幅器１４の一方の入力端子に与えられ
る出力電圧の範囲とＤ／Ａコンバータ１０から差分増幅
器１４の他方の入力端子に与えられるの出力電圧の範囲
とが異なる。この場合、演算増幅回路１１の出力電圧の
範囲とＤ／Ａコンバータ１０の出力電圧の範囲とを一致
させるように何らかの方法で補正する必要がある。それ
により、アナログ−デジタル変換回路１０２の各段の回
路３〜５の構成が複雑となるとともに回路規模が大きく
なる。
【００６１】本発明の目的は、回路構成の複雑化および
回路規模の増大を伴うことなく高い変換精度を保ちつつ
変換速度が高速化されたアナログ−デジタル変換回路を
提供することである。
回路規模の増大を伴うことなく高い変換精度を保ちつつ
変換速度が高速化されたアナログ−デジタル変換回路を
提供することである。
【００６２】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる多段パイプライン構成を有し、最終段
の回路を除く各段の回路は、入力されたアナログ信号を
デジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、ア
ナログ−デジタル変換器から出力されるデジタル信号を
アナログ信号に変換するデジタル−アナログ変換器と、
演算増幅回路から出力されるアナログ信号とデジタル−
アナログ変換器から出力されるアナログ信号との差分を
増幅する差分増幅器とを備え、最終段の回路を除く少な
くとも１段の回路において、演算増幅回路が１よりも大
きい利得を有し、演算増幅回路の出力電圧範囲とデジタ
ル−アナログ変換器の出力電圧範囲とが等しくなるよう
にデジタル−アナログ変換器の入力電圧範囲およびアナ
ログ−デジタル変換回路の出力電圧範囲がそれぞれ独立
に設定されたものである。
第１の発明 第１の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる多段パイプライン構成を有し、最終段
の回路を除く各段の回路は、入力されたアナログ信号を
デジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、ア
ナログ−デジタル変換器から出力されるデジタル信号を
アナログ信号に変換するデジタル−アナログ変換器と、
演算増幅回路から出力されるアナログ信号とデジタル−
アナログ変換器から出力されるアナログ信号との差分を
増幅する差分増幅器とを備え、最終段の回路を除く少な
くとも１段の回路において、演算増幅回路が１よりも大
きい利得を有し、演算増幅回路の出力電圧範囲とデジタ
ル−アナログ変換器の出力電圧範囲とが等しくなるよう
にデジタル−アナログ変換器の入力電圧範囲およびアナ
ログ−デジタル変換回路の出力電圧範囲がそれぞれ独立
に設定されたものである。
【００６３】本発明に係るアナログ−デジタル変換回路
においては、デジタル−アナログ変換器の入力電圧範囲
とアナログ−デジタル変換回路の出力電圧範囲とをそれ
ぞれ独立に設定することにより、演算増幅回路が１より
も大きい利得を有する場合でも、演算増幅回路の出力電
圧範囲とデジタル−アナログ変換器の出力電圧範囲とを
等しくすることができる。それにより、各段の回路の設
計の自由度が大きくなる。したがって、消費電力および
回路の占有面積を考慮し、各段の回路の構成要素である
アナログ−デジタル変換器、デジタル−アナログ変換
器、演算増幅回路および差分増幅器をそれぞれ適切な電
圧範囲で設計することが可能となる。
においては、デジタル−アナログ変換器の入力電圧範囲
とアナログ−デジタル変換回路の出力電圧範囲とをそれ
ぞれ独立に設定することにより、演算増幅回路が１より
も大きい利得を有する場合でも、演算増幅回路の出力電
圧範囲とデジタル−アナログ変換器の出力電圧範囲とを
等しくすることができる。それにより、各段の回路の設
計の自由度が大きくなる。したがって、消費電力および
回路の占有面積を考慮し、各段の回路の構成要素である
アナログ−デジタル変換器、デジタル−アナログ変換
器、演算増幅回路および差分増幅器をそれぞれ適切な電
圧範囲で設計することが可能となる。
【００６４】また、最終段を除く各段の回路が演算増幅
回路および差分増幅器を含むので、演算増幅回路および
差分増幅器のループ定数を低減することができ、かつ演
算増幅回路および差分増幅器の負荷容量が低減する。そ
れにより、各演算増幅回路および差分増幅器の限界動作
周波数が高くなる。したがって、各演算増幅回路および
差分増幅器そのものの性能を向上させることなく、高い
変換精度を保ちつつ、変換動作を高速化することが可能
となる。
回路および差分増幅器を含むので、演算増幅回路および
差分増幅器のループ定数を低減することができ、かつ演
算増幅回路および差分増幅器の負荷容量が低減する。そ
れにより、各演算増幅回路および差分増幅器の限界動作
周波数が高くなる。したがって、各演算増幅回路および
差分増幅器そのものの性能を向上させることなく、高い
変換精度を保ちつつ、変換動作を高速化することが可能
となる。
【００６５】これらの結果、回路構成の複雑化および回
路規模の増大を伴うことなく高い変換精度を保ちつつ変
換動作が高速化されたアナログ−デジタル変換回路が実
現される。
路規模の増大を伴うことなく高い変換精度を保ちつつ変
換動作が高速化されたアナログ−デジタル変換回路が実
現される。
【００６６】（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、デジタル−アナロ
グ変換器の入力電圧範囲とアナログ−デジタル変換回路
の出力電圧範囲との比が演算増幅回路の利得に等しいも
のである。
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、デジタル−アナロ
グ変換器の入力電圧範囲とアナログ−デジタル変換回路
の出力電圧範囲との比が演算増幅回路の利得に等しいも
のである。
【００６７】この場合、デジタル−アナログ変換器の入
力電圧範囲とアナログ−デジタル変換回路の出力電圧範
囲との比を演算増幅回路の利得に等しくすることによ
り、演算増幅回路の出力電圧範囲とデジタル−アナログ
変換器の出力電圧範囲とを等しくすることができる。そ
れにより、差分増幅器が等しい電圧範囲のアナログ信号
の差分を増幅することができる。
力電圧範囲とアナログ−デジタル変換回路の出力電圧範
囲との比を演算増幅回路の利得に等しくすることによ
り、演算増幅回路の出力電圧範囲とデジタル−アナログ
変換器の出力電圧範囲とを等しくすることができる。そ
れにより、差分増幅器が等しい電圧範囲のアナログ信号
の差分を増幅することができる。
【００６８】（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１
または第２の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、アナロ
グ−デジタル変換器は、第１の電圧範囲を有する基準電
圧に基づいて動作し、デジタル−アナログ変換器は、第
２の電圧範囲を有する基準電圧に基づいて動作し、演算
増幅回路の出力電圧範囲とデジタル−アナログ変換器の
出力電圧範囲とが等しくなるように第１の電圧範囲およ
び第２の電圧範囲がそれぞれ独立に設定されたものであ
る。
または第２の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、アナロ
グ−デジタル変換器は、第１の電圧範囲を有する基準電
圧に基づいて動作し、デジタル−アナログ変換器は、第
２の電圧範囲を有する基準電圧に基づいて動作し、演算
増幅回路の出力電圧範囲とデジタル−アナログ変換器の
出力電圧範囲とが等しくなるように第１の電圧範囲およ
び第２の電圧範囲がそれぞれ独立に設定されたものであ
る。
【００６９】この場合、アナログ−デジタル変換器が第
１の電圧範囲を有する基準電圧に基づいて動作し、デジ
タル−アナログ変換器が第２の電圧範囲を有する基準電
圧に基づいて動作し、第１の電圧範囲および第２の電圧
範囲をそれぞれ独立に設定することにより、演算増幅回
路の出力電圧範囲とデジタル−アナログ変換器の出力電
圧範囲とを等しくすることができる。
１の電圧範囲を有する基準電圧に基づいて動作し、デジ
タル−アナログ変換器が第２の電圧範囲を有する基準電
圧に基づいて動作し、第１の電圧範囲および第２の電圧
範囲をそれぞれ独立に設定することにより、演算増幅回
路の出力電圧範囲とデジタル−アナログ変換器の出力電
圧範囲とを等しくすることができる。
【００７０】（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第３
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、第２の電圧範囲と
第１の電圧範囲との比が第１の演算増幅回路の利得に等
しいものである。
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、第２の電圧範囲と
第１の電圧範囲との比が第１の演算増幅回路の利得に等
しいものである。
【００７１】この場合、第２の電圧範囲と第１の電圧範
囲との比を第１の演算増幅回路の利得に等しくすること
により、演算増幅回路の出力電圧範囲とデジタル−アナ
ログ変換器の出力電圧範囲とが等しくなる。
囲との比を第１の演算増幅回路の利得に等しくすること
により、演算増幅回路の出力電圧範囲とデジタル−アナ
ログ変換器の出力電圧範囲とが等しくなる。
【００７２】（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる多段パイプライン構成を有し、最終段
の回路を除く各段の回路は、入力されたアナログ信号を
デジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、ア
ナログ−デジタル変換器から出力されるデジタル信号を
アナログ信号に変換するデジタル−アナログ変換器と、
演算増幅回路から出力されるアナログ信号とデジタル−
アナログ変換器から出力されるアナログ信号との差分を
増幅する差分増幅器とを備え、最終段の回路を除く少な
くとも１段の回路において、演算増幅回路が１よりも大
きい利得を有し、デジタル−アナログ変換器は、デジタ
ル信号に応じたアナログ信号の電圧を発生するための複
数の容量がアレイ状に接続された容量アレイを有し、差
分増幅器は、入力容量、帰還容量および演算増幅器を有
し、演算増幅回路から出力されたアナログ信号を入力容
量の値および帰還容量の値により定まる第１の利得で増
幅するとともに、デジタル−アナログ変換器により容量
アレイに発生されるアナログ信号を容量アレイの値およ
び帰還容量の値により定まる第２の利得で増幅し、第１
の利得で増幅されたアナログ信号と第２の利得で増幅さ
れたアナログ信号との差分を出力し、演算増幅回路の出
力電圧範囲の第１の利得倍とデジタル−アナログ変換器
の出力電圧範囲の第２の利得倍とが等しくなるように容
量アレイの値および入力容量の値がそれぞれ独立に設定
されたものである。
段の回路からなる多段パイプライン構成を有し、最終段
の回路を除く各段の回路は、入力されたアナログ信号を
デジタル信号に変換するアナログ−デジタル変換器と、
入力されたアナログ信号を増幅する演算増幅回路と、ア
ナログ−デジタル変換器から出力されるデジタル信号を
アナログ信号に変換するデジタル−アナログ変換器と、
演算増幅回路から出力されるアナログ信号とデジタル−
アナログ変換器から出力されるアナログ信号との差分を
増幅する差分増幅器とを備え、最終段の回路を除く少な
くとも１段の回路において、演算増幅回路が１よりも大
きい利得を有し、デジタル−アナログ変換器は、デジタ
ル信号に応じたアナログ信号の電圧を発生するための複
数の容量がアレイ状に接続された容量アレイを有し、差
分増幅器は、入力容量、帰還容量および演算増幅器を有
し、演算増幅回路から出力されたアナログ信号を入力容
量の値および帰還容量の値により定まる第１の利得で増
幅するとともに、デジタル−アナログ変換器により容量
アレイに発生されるアナログ信号を容量アレイの値およ
び帰還容量の値により定まる第２の利得で増幅し、第１
の利得で増幅されたアナログ信号と第２の利得で増幅さ
れたアナログ信号との差分を出力し、演算増幅回路の出
力電圧範囲の第１の利得倍とデジタル−アナログ変換器
の出力電圧範囲の第２の利得倍とが等しくなるように容
量アレイの値および入力容量の値がそれぞれ独立に設定
されたものである。
【００７３】この場合、演算増幅回路から出力されるア
ナログ信号が第１の利得で増幅されるとともに、デジタ
ル−アナログ変換器から出力されるアナログ信号が第２
の利得で増幅され、増幅されたアナログ信号の差分が出
力される。容量アレイの値および入力容量の値をそれぞ
れ独立に設定することにより、演算増幅回路の出力電圧
範囲の第１の利得倍とデジタル−アナログ変換器の出力
電圧範囲の第２の利得倍とを等しくすることができる。
ナログ信号が第１の利得で増幅されるとともに、デジタ
ル−アナログ変換器から出力されるアナログ信号が第２
の利得で増幅され、増幅されたアナログ信号の差分が出
力される。容量アレイの値および入力容量の値をそれぞ
れ独立に設定することにより、演算増幅回路の出力電圧
範囲の第１の利得倍とデジタル−アナログ変換器の出力
電圧範囲の第２の利得倍とを等しくすることができる。
【００７４】（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第５
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、容量アレイの値と
入力容量の値との比が演算増幅回路の利得に等しいもの
である。
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、容量アレイの値と
入力容量の値との比が演算増幅回路の利得に等しいもの
である。
【００７５】この場合、容量アレイの値と入力容量の値
との比を演算増幅回路の利得に等しくすることにより、
演算増幅回路の出力電圧範囲の第１の利得倍とデジタル
−アナログ変換器の出力電圧範囲の第２の利得倍とが等
しくなる。
との比を演算増幅回路の利得に等しくすることにより、
演算増幅回路の出力電圧範囲の第１の利得倍とデジタル
−アナログ変換器の出力電圧範囲の第２の利得倍とが等
しくなる。
【００７６】（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第５
または第６の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、差分増
幅器の演算増幅器は、容量アレイが接続される一方の入
力端子を有しかつ他方の入力端子および出力端子を有
し、帰還容量は、演算増幅器の一方の入力端子と出力端
子との間に接続され、入力容量は、演算増幅器の一方の
入力端子に容量アレイと並列に接続され、差分増幅器
は、演算増幅器の一方の入力端子と他方の入力端子との
間を短絡状態にするとともに、入力容量の入力端に演算
増幅器から出力されるアナログ信号を与え、かつ容量ア
レイの入力端に任意の第１の設定電圧を与えた後、演算
増幅器の一方の入力端子と他方の入力端子との間を開放
状態にするとともに、入力容量の入力端に任意の第２の
設定電圧を与えられ、かつ容量アレイの入力端にデジタ
ル−アナログ変換器から出力されるアナログ信号を与え
るスイッチ回路をさらに含むものである。
または第６の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、差分増
幅器の演算増幅器は、容量アレイが接続される一方の入
力端子を有しかつ他方の入力端子および出力端子を有
し、帰還容量は、演算増幅器の一方の入力端子と出力端
子との間に接続され、入力容量は、演算増幅器の一方の
入力端子に容量アレイと並列に接続され、差分増幅器
は、演算増幅器の一方の入力端子と他方の入力端子との
間を短絡状態にするとともに、入力容量の入力端に演算
増幅器から出力されるアナログ信号を与え、かつ容量ア
レイの入力端に任意の第１の設定電圧を与えた後、演算
増幅器の一方の入力端子と他方の入力端子との間を開放
状態にするとともに、入力容量の入力端に任意の第２の
設定電圧を与えられ、かつ容量アレイの入力端にデジタ
ル−アナログ変換器から出力されるアナログ信号を与え
るスイッチ回路をさらに含むものである。
【００７７】この場合、演算増幅回路から出力されるア
ナログ信号が第１の利得で増幅されるとともに、デジタ
ル−アナログ変換器から出力されるアナログ信号が第２
の利得で増幅され、それらのアナログ信号をスイッチを
用いて切り替えることなく、増幅されたアナログ信号が
設定電圧を媒介として減算され、減算値が出力される。
それにより、雑音が低減されるとともに、低電圧動作が
可能となる。
ナログ信号が第１の利得で増幅されるとともに、デジタ
ル−アナログ変換器から出力されるアナログ信号が第２
の利得で増幅され、それらのアナログ信号をスイッチを
用いて切り替えることなく、増幅されたアナログ信号が
設定電圧を媒介として減算され、減算値が出力される。
それにより、雑音が低減されるとともに、低電圧動作が
可能となる。
【００７８】（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、第７
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、差分増幅器の設定
電圧が演算増幅回路から出力されるアナログ信号の所定
の電圧であるものである。
の発明に係るアナログ−デジタル変換回路の構成におい
て、少なくとも１段の回路において、差分増幅器の設定
電圧が演算増幅回路から出力されるアナログ信号の所定
の電圧であるものである。
【００７９】この場合、設定電圧を与えるためのスイッ
チまたは回路が不要となるので、雑音がさらに低減され
るとともに回路構成が簡単になる。
チまたは回路が不要となるので、雑音がさらに低減され
るとともに回路構成が簡単になる。
【００８０】（９）第９の発明
第９の発明に係るアナログ−デジタル変換回路は、第５
または第６の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、演算増
幅回路は、差動の第１および第２のアナログ信号を出力
し、デジタル−アナログ変換器の容量アレイは、デジタ
ル信号に応じた差動の第３および第４のアナログ信号の
電圧をそれぞれ発生するための第１および第２の容量ア
レイを含み、差分増幅器の演算増幅器は、第１の容量ア
レイが接続される一方の入力端子、第２の容量アレイが
接続される他方の入力端子、一方の出力端子および他方
の出力端子を有し、帰還容量は、演算増幅器の一方の入
力端子と一方の出力端子との間に接続された第１の帰還
容量と、演算増幅器の他方の入力端子と他方の出力端子
との間に接続された第２の帰還容量とを含み、入力容量
は、演算増幅器の一方の入力端子に第１の容量アレイと
並列に接続された第１の入力容量と、演算増幅器の他方
の入力端子に第２の容量アレイと並列に接続された第２
の入力容量とを含み、差分増幅器は、演算増幅器の一方
および他方の入力端子を所定の基準電位に接続するとと
もに、第１および第２の入力容量の入力端に演算増幅回
路から出力される差動の第１および第２のアナログ信号
をそれぞれ与え、かつ第１および第２の容量アレイの入
力端に任意の第１の設定電圧をそれぞれ与えた後、演算
増幅器の一方および他方の入力端子を基準電位から遮断
するとともに、第１および第２の入力容量の入力端に任
意の第２の設定電圧をそれぞれ与え、かつ第１および第
２の容量アレイの入力端にデジタル−アナログ変換器か
ら出力される差動の第３および第４のアナログ信号をそ
れぞれ与えるスイッチ回路をさらに含み、演算増幅回路
の出力電圧範囲の第１の利得倍とデジタル−アナログ変
換器の出力電圧範囲の第２の利得倍とが等しくなるよう
に第１の容量アレイの値および第１の入力容量の値がそ
れぞれ独立に設定されかつ第２の容量アレイの値および
第２の入力容量の値がそれぞれ独立に設定されたもので
ある。
または第６の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも１段の回路において、演算増
幅回路は、差動の第１および第２のアナログ信号を出力
し、デジタル−アナログ変換器の容量アレイは、デジタ
ル信号に応じた差動の第３および第４のアナログ信号の
電圧をそれぞれ発生するための第１および第２の容量ア
レイを含み、差分増幅器の演算増幅器は、第１の容量ア
レイが接続される一方の入力端子、第２の容量アレイが
接続される他方の入力端子、一方の出力端子および他方
の出力端子を有し、帰還容量は、演算増幅器の一方の入
力端子と一方の出力端子との間に接続された第１の帰還
容量と、演算増幅器の他方の入力端子と他方の出力端子
との間に接続された第２の帰還容量とを含み、入力容量
は、演算増幅器の一方の入力端子に第１の容量アレイと
並列に接続された第１の入力容量と、演算増幅器の他方
の入力端子に第２の容量アレイと並列に接続された第２
の入力容量とを含み、差分増幅器は、演算増幅器の一方
および他方の入力端子を所定の基準電位に接続するとと
もに、第１および第２の入力容量の入力端に演算増幅回
路から出力される差動の第１および第２のアナログ信号
をそれぞれ与え、かつ第１および第２の容量アレイの入
力端に任意の第１の設定電圧をそれぞれ与えた後、演算
増幅器の一方および他方の入力端子を基準電位から遮断
するとともに、第１および第２の入力容量の入力端に任
意の第２の設定電圧をそれぞれ与え、かつ第１および第
２の容量アレイの入力端にデジタル−アナログ変換器か
ら出力される差動の第３および第４のアナログ信号をそ
れぞれ与えるスイッチ回路をさらに含み、演算増幅回路
の出力電圧範囲の第１の利得倍とデジタル−アナログ変
換器の出力電圧範囲の第２の利得倍とが等しくなるよう
に第１の容量アレイの値および第１の入力容量の値がそ
れぞれ独立に設定されかつ第２の容量アレイの値および
第２の入力容量の値がそれぞれ独立に設定されたもので
ある。
【００８１】この場合、第１の容量アレイの値および第
１の入力容量の値をそれぞれ独立に設定しかつ第２の容
量アレイの値および第２の入力容量の値をそれぞれ独立
に設定することにより、差動のアナログ信号を出力する
演算増幅回路の出力電圧範囲の第１の利得倍と差動のア
ナログ信号を出力するデジタル−アナログ変換器の出力
電圧範囲の第２の利得倍とを等しくすることができる。
１の入力容量の値をそれぞれ独立に設定しかつ第２の容
量アレイの値および第２の入力容量の値をそれぞれ独立
に設定することにより、差動のアナログ信号を出力する
演算増幅回路の出力電圧範囲の第１の利得倍と差動のア
ナログ信号を出力するデジタル−アナログ変換器の出力
電圧範囲の第２の利得倍とを等しくすることができる。
【００８２】（１０）第１０の発明
第１０の発明に係るアナログ−デジタル変換回路は、第
９の発明に係るアナログ−デジタル変換回路の構成にお
いて、少なくとも１段の回路において、第１の容量アレ
イの値と第１の入力容量の値との比が演算増幅回路の利
得に等しく、第２の容量アレイの値と第２の入力容量の
値との比が演算増幅回路の利得に等しいものである。
９の発明に係るアナログ−デジタル変換回路の構成にお
いて、少なくとも１段の回路において、第１の容量アレ
イの値と第１の入力容量の値との比が演算増幅回路の利
得に等しく、第２の容量アレイの値と第２の入力容量の
値との比が演算増幅回路の利得に等しいものである。
【００８３】この場合、第１の容量アレイの値と第１の
入力容量の値との比および第２の容量アレイの値と第２
の入力容量の値との比を演算増幅回路の利得に等しくす
ることにより、差動のアナログ信号を出力する演算増幅
回路の出力電圧範囲の第１の利得倍と差動のアナログ信
号を出力するデジタル−アナログ変換器の出力電圧範囲
の第２の利得倍とが等しくなる。
入力容量の値との比および第２の容量アレイの値と第２
の入力容量の値との比を演算増幅回路の利得に等しくす
ることにより、差動のアナログ信号を出力する演算増幅
回路の出力電圧範囲の第１の利得倍と差動のアナログ信
号を出力するデジタル−アナログ変換器の出力電圧範囲
の第２の利得倍とが等しくなる。
【００８４】（１１）第１１の発明
第１１の発明に係るアナログ−デジタル変換回路は、第
９または第１０の発明に係るアナログ−デジタル変換回
路の構成において、少なくとも１段の回路において、差
分増幅器の第２の設定電圧として演算増幅回路において
イコライズされた出力電圧であるものである。
９または第１０の発明に係るアナログ−デジタル変換回
路の構成において、少なくとも１段の回路において、差
分増幅器の第２の設定電圧として演算増幅回路において
イコライズされた出力電圧であるものである。
【００８５】この場合、第２の設定電圧を与えるための
スイッチまたは回路が不要となるので、雑音がさらに低
減されるとともに回路構成が簡単になる。
スイッチまたは回路が不要となるので、雑音がさらに低
減されるとともに回路構成が簡単になる。
【００８６】（１２）第１２の発明
第１２の発明に係るアナログ−デジタル変換回路は、複
数段の回路からなる多段パイプライン構成を有し、最終
段の回路を除く各段の回路は、入力されたアナログ信号
をデジタル信号に変換するアナログ−デジタル変換器
と、入力されたアナログ信号を増幅する演算増幅回路
と、アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、演算増幅回路から出力されるアナログ信号とデジ
タル−アナログ変換器から出力されるアナログ信号との
差分を増幅する差分増幅器とを備え、最終段の回路を除
く少なくとも１段の回路において、演算増幅回路が１よ
りも大きい利得を有し、アナログ−デジタル変換器は、
第１の電圧範囲を有する基準電圧に基づいて動作し、デ
ジタル−アナログ変換器は、第２の電圧範囲を有する基
準電圧に基づいて動作し、デジタル−アナログ変換器
は、デジタル信号に応じたアナログ信号の電圧を発生す
るための複数の容量がアレイ状に接続された容量アレイ
を有し、差分増幅器は、入力容量、帰還容量および演算
増幅器を有し、演算増幅回路から出力されたアナログ信
号を入力容量の値および帰還容量の値により定まる第１
の利得で増幅するとともに、デジタル−アナログ変換器
により容量アレイに発生されるアナログ信号を容量アレ
イの値および帰還容量の値により定まる第２の利得で増
幅し、第１の利得で増幅されたアナログ信号と第２の利
得で増幅されたアナログ信号との差分を出力し、演算増
幅回路の出力電圧範囲の第１の利得倍とデジタル−アナ
ログ変換器の出力電圧範囲の第２の利得倍とが等しくな
るように第１の電圧範囲および第２の電圧範囲がそれぞ
れ独立に設定されるとともに容量アレイの値および入力
容量の値がそれぞれ独立に設定されたものである。
数段の回路からなる多段パイプライン構成を有し、最終
段の回路を除く各段の回路は、入力されたアナログ信号
をデジタル信号に変換するアナログ−デジタル変換器
と、入力されたアナログ信号を増幅する演算増幅回路
と、アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、演算増幅回路から出力されるアナログ信号とデジ
タル−アナログ変換器から出力されるアナログ信号との
差分を増幅する差分増幅器とを備え、最終段の回路を除
く少なくとも１段の回路において、演算増幅回路が１よ
りも大きい利得を有し、アナログ−デジタル変換器は、
第１の電圧範囲を有する基準電圧に基づいて動作し、デ
ジタル−アナログ変換器は、第２の電圧範囲を有する基
準電圧に基づいて動作し、デジタル−アナログ変換器
は、デジタル信号に応じたアナログ信号の電圧を発生す
るための複数の容量がアレイ状に接続された容量アレイ
を有し、差分増幅器は、入力容量、帰還容量および演算
増幅器を有し、演算増幅回路から出力されたアナログ信
号を入力容量の値および帰還容量の値により定まる第１
の利得で増幅するとともに、デジタル−アナログ変換器
により容量アレイに発生されるアナログ信号を容量アレ
イの値および帰還容量の値により定まる第２の利得で増
幅し、第１の利得で増幅されたアナログ信号と第２の利
得で増幅されたアナログ信号との差分を出力し、演算増
幅回路の出力電圧範囲の第１の利得倍とデジタル−アナ
ログ変換器の出力電圧範囲の第２の利得倍とが等しくな
るように第１の電圧範囲および第２の電圧範囲がそれぞ
れ独立に設定されるとともに容量アレイの値および入力
容量の値がそれぞれ独立に設定されたものである。
【００８７】この場合、アナログ−デジタル変換器が第
１の電圧範囲を有する基準電圧に基づいて動作し、デジ
タル−アナログ変換器が第２の電圧範囲を有する基準電
圧に基づいて動作し、第１の電圧範囲および第２の電圧
範囲をそれぞれ独立に設定するとともに、容量アレイの
値および入力容量の値をそれぞれ独立に設定することに
より、演算増幅回路の出力電圧範囲の第１の利得倍とデ
ジタル−アナログ変換器の出力電圧範囲の第２の利得倍
とを等しくすることができる。
１の電圧範囲を有する基準電圧に基づいて動作し、デジ
タル−アナログ変換器が第２の電圧範囲を有する基準電
圧に基づいて動作し、第１の電圧範囲および第２の電圧
範囲をそれぞれ独立に設定するとともに、容量アレイの
値および入力容量の値をそれぞれ独立に設定することに
より、演算増幅回路の出力電圧範囲の第１の利得倍とデ
ジタル−アナログ変換器の出力電圧範囲の第２の利得倍
とを等しくすることができる。
【００８８】
【発明の実施の形態】図１は本発明の第１の実施の形態
におけるアナログ−デジタル変換回路の構成を示すブロ
ック図である。図１のアナログ−デジタル変換回路１
は、１０ビット４段パイプライン構成を有する。
におけるアナログ−デジタル変換回路の構成を示すブロ
ック図である。図１のアナログ−デジタル変換回路１
は、１０ビット４段パイプライン構成を有する。
【００８９】図１において、アナログ−デジタル変換回
路１は、サンプルホールド回路２、１段目〜４段目の回
路３〜６、複数のラッチ回路７および出力回路８から構
成されている。
路１は、サンプルホールド回路２、１段目〜４段目の回
路３〜６、複数のラッチ回路７および出力回路８から構
成されている。
【００９０】１段目（初段）〜３段目の回路３，４，５
は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、
演算増幅回路１１、減算回路１２および演算増幅回路１
３を備える。減算回路１２および演算増幅回路１３が差
分増幅器１４を構成する。１段目〜３段目の回路３〜５
内の演算増幅回路１１，１３の利得は２である。４段目
（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを
備える。差分増幅器１４は、例えば特開平１１−８８１
７３号公報に開示された公知の回路構成を有する。
は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、
演算増幅回路１１、減算回路１２および演算増幅回路１
３を備える。減算回路１２および演算増幅回路１３が差
分増幅器１４を構成する。１段目〜３段目の回路３〜５
内の演算増幅回路１１，１３の利得は２である。４段目
（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを
備える。差分増幅器１４は、例えば特開平１１−８８１
７３号公報に開示された公知の回路構成を有する。
【００９１】１段目の回路３は４ビット構成、２〜４段
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびＤ／Ａコンバータ１０のビット数（ビット構成）は
同じに設定されている。
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびＤ／Ａコンバータ１０のビット数（ビット構成）は
同じに設定されている。
【００９２】１段目の回路３内のサブＡ／Ｄコンバータ
９には第１の中間基準電圧ＶＲＴ１および低電位側基準
電圧ＶＲＢが与えられる。１段目の回路３内のＤ／Ａコ
ンバータ１０には高電位側基準電圧ＶＲＴおよび低電位
側基準電圧ＶＲＢが与えられる。２段目〜４段目の回路
３〜５内のサブＡ／Ｄコンバータ９には第２の中間基準
電圧ＶＲＴ２および第３の中間基準電圧ＶＲＴ３が与え
られる。２段目および３段目の回路４，５内のＤ／Ａコ
ンバータ１０には、第１の中間基準電圧ＶＲＴ１および
低電位基準電圧ＶＲＢが与えられる。
９には第１の中間基準電圧ＶＲＴ１および低電位側基準
電圧ＶＲＢが与えられる。１段目の回路３内のＤ／Ａコ
ンバータ１０には高電位側基準電圧ＶＲＴおよび低電位
側基準電圧ＶＲＢが与えられる。２段目〜４段目の回路
３〜５内のサブＡ／Ｄコンバータ９には第２の中間基準
電圧ＶＲＴ２および第３の中間基準電圧ＶＲＴ３が与え
られる。２段目および３段目の回路４，５内のＤ／Ａコ
ンバータ１０には、第１の中間基準電圧ＶＲＴ１および
低電位基準電圧ＶＲＢが与えられる。
【００９３】後述するように、第１の中間基準電圧ＶＲ
Ｔ１は高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲ
Ｂとの中間の値に設定されている。それにより、１段目
の回路３内のサブＡ／Ｄコンバータ９の基準電圧レンジ
（基準電圧のフルスケールレンジ）はＤ／Ａコンバータ
１０の基準電圧レンジの１／２に設定されている。
Ｔ１は高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲ
Ｂとの中間の値に設定されている。それにより、１段目
の回路３内のサブＡ／Ｄコンバータ９の基準電圧レンジ
（基準電圧のフルスケールレンジ）はＤ／Ａコンバータ
１０の基準電圧レンジの１／２に設定されている。
【００９４】また、第２の中間基準電圧ＶＲＴ２と第３
の中間基準電圧ＶＲＴ３との差は第１の中間基準電圧Ｖ
ＲＴ１と低電位側基準電圧ＶＲＢとの差の１/２に設定
されている。それにより、２段目および３段目の回路
４，５内のサブＡ／Ｄコンバータ９の基準電圧レンジは
Ｄ／Ａコンバータ１０の基準電圧レンジの１／２に設定
されている。
の中間基準電圧ＶＲＴ３との差は第１の中間基準電圧Ｖ
ＲＴ１と低電位側基準電圧ＶＲＢとの差の１/２に設定
されている。それにより、２段目および３段目の回路
４，５内のサブＡ／Ｄコンバータ９の基準電圧レンジは
Ｄ／Ａコンバータ１０の基準電圧レンジの１／２に設定
されている。
【００９５】次に、図１のアナログ−デジタル変換回路
１の動作を説明する。サンプルホールド回路２は、アナ
ログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路２から出力されたアナログ入
力信号Ｖinは、１段目の回路３へ転送される。
１の動作を説明する。サンプルホールド回路２は、アナ
ログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路２から出力されたアナログ入
力信号Ｖinは、１段目の回路３へ転送される。
【００９６】１段目の回路３において、サブＡ／Ｄコン
バータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換
を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果であ
る上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２
6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、
４つのラッチ回路７を介して出力回路８へ転送される。
Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果である上位４ビットのデジタル出力をアナ
ログ信号に変換する。
バータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換
を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果であ
る上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２
6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、
４つのラッチ回路７を介して出力回路８へ転送される。
Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果である上位４ビットのデジタル出力をアナ
ログ信号に変換する。
【００９７】一方、演算増幅回路１１は、アナログ入力
信号Ｖinを増幅する。減算回路１２は、演算増幅回路１
１から出力されたアナログ入力信号ＶinとＤ／Ａコンバ
ータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路
１３は、減算回路１２の出力を増幅する。演算増幅回路
１３の出力は、２段目の回路４へ転送される。
信号Ｖinを増幅する。減算回路１２は、演算増幅回路１
１から出力されたアナログ入力信号ＶinとＤ／Ａコンバ
ータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路
１３は、減算回路１２の出力を増幅する。演算増幅回路
１３の出力は、２段目の回路４へ転送される。
【００９８】２段目の回路４においては、サブＡＤコン
バータ９が、１段目の回路３の演算増幅回路１３の出力
に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９の
Ａ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送される
とともに、３つのラッチ回路７を介して出力回路８へ転
送される。これにより、２段目の回路４から中上位２ビ
ットのデジタル出力（２5 ，２4 ）が得られる。
バータ９が、１段目の回路３の演算増幅回路１３の出力
に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９の
Ａ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送される
とともに、３つのラッチ回路７を介して出力回路８へ転
送される。これにより、２段目の回路４から中上位２ビ
ットのデジタル出力（２5 ，２4 ）が得られる。
【００９９】一方、演算増幅回路１１は、１段目の回路
３の演算増幅回路１３の出力を増幅する。減算回路１２
は、演算増幅回路１１の出力とＤ／Ａコンバータ１０の
Ｄ／Ａ変換結果とを減算する。演算増幅回路１３は、減
算回路１２の出力を増幅する。演算増幅回路１３の出力
は、３段目の回路５へ転送される。
３の演算増幅回路１３の出力を増幅する。減算回路１２
は、演算増幅回路１１の出力とＤ／Ａコンバータ１０の
Ｄ／Ａ変換結果とを減算する。演算増幅回路１３は、減
算回路１２の出力を増幅する。演算増幅回路１３の出力
は、３段目の回路５へ転送される。
【０１００】３段目の回路５においては、２段目の回路
３の演算増幅回路１３の出力に対して２段目の回路４と
同様の動作が行われる。それにより、３段目の回路５か
ら中下位２ビットのデジタル出力（２3 ，２2 ）が得ら
れる。
３の演算増幅回路１３の出力に対して２段目の回路４と
同様の動作が行われる。それにより、３段目の回路５か
ら中下位２ビットのデジタル出力（２3 ，２2 ）が得ら
れる。
【０１０１】４段目の回路６においては、３段目の回路
５の演算増幅回路１３の出力に対してサブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1 ，２0 ）が得られる。
５の演算増幅回路１３の出力に対してサブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1 ，２0 ）が得られる。
【０１０２】１段目〜４段目の回路３〜６のデジタル出
力は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
力は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
【０１０３】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout を必要な場合はデジタル
補正処理後パラレル出力する。
０ビットのデジタル出力Ｄout を必要な場合はデジタル
補正処理後パラレル出力する。
【０１０４】上記のように、本実施の形態のアナログ−
デジタル変換回路１においては、各段の回路３〜５内の
Ｄ／Ａコンバータ１０の基準電圧レンジがサブＡ／Ｄコ
ンバータ９の基準電圧レンジの２倍に設定されているの
で、各段の回路３〜５内のＤ／Ａコンバータ１０の出力
電圧レンジ（出力電圧のフルスケールレンジ）がサブＡ
／Ｄコンバータ９の入力電圧レンジ（入力電圧のフルス
ケールレンジ）の２倍になる。それにより、利得２の演
算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１
０の出力電圧レンジとが一致する。したがって、各段の
回路３〜５の回路構成を複雑化せず、かつ回路規模を増
大させることなく、差分増幅器１４が同じ出力電圧レン
ジのアナログ信号の差分を増幅することが可能となる。
デジタル変換回路１においては、各段の回路３〜５内の
Ｄ／Ａコンバータ１０の基準電圧レンジがサブＡ／Ｄコ
ンバータ９の基準電圧レンジの２倍に設定されているの
で、各段の回路３〜５内のＤ／Ａコンバータ１０の出力
電圧レンジ（出力電圧のフルスケールレンジ）がサブＡ
／Ｄコンバータ９の入力電圧レンジ（入力電圧のフルス
ケールレンジ）の２倍になる。それにより、利得２の演
算増幅回路１１の出力電圧レンジとＤ／Ａコンバータ１
０の出力電圧レンジとが一致する。したがって、各段の
回路３〜５の回路構成を複雑化せず、かつ回路規模を増
大させることなく、差分増幅器１４が同じ出力電圧レン
ジのアナログ信号の差分を増幅することが可能となる。
【０１０５】また、各段の回路３〜５内に２段の演算増
幅回路１１，１３が設けられているので、各演算増幅回
路１１，１３のループ定数を低減することができ、かつ
各演算増幅回路１１，１３の負荷容量が低減される。そ
の結果、各演算増幅回路１１，１３の性能を向上させる
ことなく、変換速度を高速化することが可能となる。
幅回路１１，１３が設けられているので、各演算増幅回
路１１，１３のループ定数を低減することができ、かつ
各演算増幅回路１１，１３の負荷容量が低減される。そ
の結果、各演算増幅回路１１，１３の性能を向上させる
ことなく、変換速度を高速化することが可能となる。
【０１０６】また、初段の回路３におけるビット構成が
４ビットに構成され、２段から最終段の回路４〜６のビ
ット構成が２ビットずつに均等分割され、４−２−２−
２構成が採用されているので、高い変換精度が得られる
（例えば特開平９−６９７７６号公報参照）。
４ビットに構成され、２段から最終段の回路４〜６のビ
ット構成が２ビットずつに均等分割され、４−２−２−
２構成が採用されているので、高い変換精度が得られる
（例えば特開平９−６９７７６号公報参照）。
【０１０７】なお、本実施の形態では、各段の回路３〜
５の演算増幅回路１１，１３の利得が２となっている
が、演算増幅回路１１，１３の利得をそれぞれ他の値に
設定してもよい。
５の演算増幅回路１１，１３の利得が２となっている
が、演算増幅回路１１，１３の利得をそれぞれ他の値に
設定してもよい。
【０１０８】また、上記実施の形態では、各段の回路３
〜５において、２段の演算増幅回路１１，１３が設けら
れているが、各段の回路に３段以上の演算増幅回路を設
けてもよい。
〜５において、２段の演算増幅回路１１，１３が設けら
れているが、各段の回路に３段以上の演算増幅回路を設
けてもよい。
【０１０９】図２は図１のアナログ−デジタル変換回路
１における１段目の回路３内のサブＡ／Ｄコンバータ９
およびＤ／Ａコンバータ１０の回路図である。図２のサ
ブＡ／Ｄコンバータ９は全並列比較（フラッシュ）方式
サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１０は
容量アレイ方式Ｄ／Ａコンバータである。
１における１段目の回路３内のサブＡ／Ｄコンバータ９
およびＤ／Ａコンバータ１０の回路図である。図２のサ
ブＡ／Ｄコンバータ９は全並列比較（フラッシュ）方式
サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１０は
容量アレイ方式Ｄ／Ａコンバータである。
【０１１０】サブＡ／Ｄコンバータ９は、基準電圧を発
生する抵抗回路９０およびｎ個のコンパレータＤ１〜Ｄ
ｎから構成される。抵抗回路９０は、抵抗ｎＲおよびｎ
個の抵抗Ｒからなる。抵抗ｎＲは抵抗Ｒのｎ倍の抵抗値
を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１
と中間ノードＮ３５との間に接続されている。ｎ個の抵
抗Ｒは同じ抵抗値を有し、中間ノードＮ３５と低電位側
基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接
続されている。中間ノードＮ３５には、高電位側基準電
圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の中間の電圧
である第１の中間基準電圧ＶＲＴ１が得られる。ここ
で、ノードＮ３２と中間ノードＮ３５との間に接続され
たｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれ
ぞれＶＲ（１）〜ＶＲ（ｎ）とする。
生する抵抗回路９０およびｎ個のコンパレータＤ１〜Ｄ
ｎから構成される。抵抗回路９０は、抵抗ｎＲおよびｎ
個の抵抗Ｒからなる。抵抗ｎＲは抵抗Ｒのｎ倍の抵抗値
を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１
と中間ノードＮ３５との間に接続されている。ｎ個の抵
抗Ｒは同じ抵抗値を有し、中間ノードＮ３５と低電位側
基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接
続されている。中間ノードＮ３５には、高電位側基準電
圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の中間の電圧
である第１の中間基準電圧ＶＲＴ１が得られる。ここ
で、ノードＮ３２と中間ノードＮ３５との間に接続され
たｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれ
ぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【０１１１】各コンパレータＤ１〜Ｄｎの正入力端子に
は入力信号ＶＩ（アナログ入力信号Ｖin）が入力され
る。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
は入力信号ＶＩ（アナログ入力信号Ｖin）が入力され
る。また、各コンパレータＤ１〜Ｄｎの負入力端子に
は、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜
ＶＲ（ｎ）が印加される。
【０１１２】それにより、各コンパレータＤ１〜Ｄｎの
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ
（ｎ）よりも高い場合には、ハイレベルとなり、それぞ
れ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低
い場合には、ローレベルとなる。
【０１１３】Ｄ／Ａコンバータ１０は、アレイ状に接続
されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ
１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから
構成される。
【０１１４】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべ
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
て同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方
の端子（以下、出力端子と呼ぶ）からは差動正側出力電
圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一
方の端子（以下、出力端子という）からは差動負側出力
電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ
１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１１５】各スイッチＥ１〜Ｅｎの一方の端子はノー
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
ドＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂ
ｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎ
の一方の端子はノードＮ３１に接続され、他方の端子は
コンデンサＣ１〜Ｃｎの入力端子に接続されている。各
スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続
され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に
接続されている。各スイッチＨ１〜Ｈｎの一方の端子は
ノードＮ３２に接続され、他方の端子はコンデンサＣ１
〜Ｃｎの入力端子に接続されている。
【０１１６】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各コンパ
レータＤ１〜Ｄｎの出力レベルに従ってオンオフ動作す
る。例えば、コンパレータＤｎの出力がハイレベルの場
合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎ
はオフする。逆に、コンパレータＤｎの出力がローレベ
ルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧ
ｎ，Ｆｎがオンする。
【０１１７】次に、Ｄ／Ａコンバータ１０の動作を説明
する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端
子および出力端子の電位が共に０Ｖであり、各スイッチ
Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはす
べてオフしている。したがって、初期条件では、すべて
のコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷
（電気量）Ｑ１＝０である。
する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端
子および出力端子の電位が共に０Ｖであり、各スイッチ
Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはす
べてオフしている。したがって、初期条件では、すべて
のコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷
（電気量）Ｑ１＝０である。
【０１１８】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表され
る。
【０１１９】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））
ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１２０】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ
動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は次式（Ａ３）で表される。
【０１２１】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））
ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【０１２２】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧Δ
ＶＤＡは式（Ａ５）で表される。
ＶＤＡは式（Ａ５）で表される。
【０１２３】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
上記の例では、サブＡ／Ｄコンバータ９の基準電圧レン
ジＲＡ１は、第１の中間基準電圧ＶＲＴ１と低電位側基
準電圧ＶＲＢとの間の範囲となり、Ｄ／Ａコンバータ１
０の基準電圧レンジＲＤ１は、高電位側基準電圧ＶＲＴ
と低電位側基準電圧ＶＲＢとの間の範囲となる。ここ
で、２ＲＡ１＝ＲＤ１である。
ジＲＡ１は、第１の中間基準電圧ＶＲＴ１と低電位側基
準電圧ＶＲＢとの間の範囲となり、Ｄ／Ａコンバータ１
０の基準電圧レンジＲＤ１は、高電位側基準電圧ＶＲＴ
と低電位側基準電圧ＶＲＢとの間の範囲となる。ここ
で、２ＲＡ１＝ＲＤ１である。
【０１２４】この場合、サブＡ／Ｄコンバータ９の入力
電圧レンジは基準電圧レンジＲＡ１に等しくなり、Ｄ／
Ａコンバータ１０の出力電圧レンジは基準電圧レンジＲ
Ｄ１に等しくなる。
電圧レンジは基準電圧レンジＲＡ１に等しくなり、Ｄ／
Ａコンバータ１０の出力電圧レンジは基準電圧レンジＲ
Ｄ１に等しくなる。
【０１２５】このように、サブＡ／Ｄコンバータ９の基
準電圧レンジＲＡ１とＤ／Ａコンバータ１０の基準電圧
レンジＤＡ１との比を１：２にすることにより、Ｄ／Ａ
コンバータ１０の出力電圧レンジをサブＡ／Ｄコンバー
タ９の入力電圧レンジの２倍にすることができる。
準電圧レンジＲＡ１とＤ／Ａコンバータ１０の基準電圧
レンジＤＡ１との比を１：２にすることにより、Ｄ／Ａ
コンバータ１０の出力電圧レンジをサブＡ／Ｄコンバー
タ９の入力電圧レンジの２倍にすることができる。
【０１２６】なお、図２においては、理解を容易にする
ために、単一入力用のサブＡ／Ｄコンバータ９の構成を
示しているが、本実施の形態では、差動入力用のサブＡ
／Ｄコンバータ９を用いる。
ために、単一入力用のサブＡ／Ｄコンバータ９の構成を
示しているが、本実施の形態では、差動入力用のサブＡ
／Ｄコンバータ９を用いる。
【０１２７】図３は差動入力用のサブＡ／Ｄコンバータ
９およびＤ／Ａコンバータ１０の構成を示す回路図であ
る。
９およびＤ／Ａコンバータ１０の構成を示す回路図であ
る。
【０１２８】図３のサブＡ／Ｄコンバータ９において、
高電位側基準電圧ＶＲＴを受けるノードＮ３１と中間ノ
ードＮ３５との間に抵抗ｎＲが接続されている。中間ノ
ードＮ３５と低電位側基準電圧ＶＲＢを受けるノードＮ
３２との間にそれぞれｎ個の抵抗Ｒからなる２組の直列
接続回路が並列に接続されている。中間ノードＮ３５か
らは第１の中間基準電圧ＶＲＴ１が得られる。
高電位側基準電圧ＶＲＴを受けるノードＮ３１と中間ノ
ードＮ３５との間に抵抗ｎＲが接続されている。中間ノ
ードＮ３５と低電位側基準電圧ＶＲＢを受けるノードＮ
３２との間にそれぞれｎ個の抵抗Ｒからなる２組の直列
接続回路が並列に接続されている。中間ノードＮ３５か
らは第１の中間基準電圧ＶＲＴ１が得られる。
【０１２９】ここで、中間ノードＮ３５とノードＮ３２
との間の一方の直列接続回路において、ｎ個の抵抗Ｒの
間のノードの電位を順にＶＲｎ（＋）〜ＶＲ１（＋）と
する。また、中間ノードＮ３５とノードＮ３２との間の
他方の直列接続回路において、ｎ個の抵抗Ｒの間のノー
ドの電位を順にＶＲ１（１）〜ＶＲｎ（−）とする。
との間の一方の直列接続回路において、ｎ個の抵抗Ｒの
間のノードの電位を順にＶＲｎ（＋）〜ＶＲ１（＋）と
する。また、中間ノードＮ３５とノードＮ３２との間の
他方の直列接続回路において、ｎ個の抵抗Ｒの間のノー
ドの電位を順にＶＲ１（１）〜ＶＲｎ（−）とする。
【０１３０】コンパレータＤ１の正入力端子に接続され
るコンデンサには、差動入力信号の一方の電圧Ｖ
i （＋）がスイッチを介して与えられるとともに、基準
電圧ＶＲ１（＋）がスイッチを介して与えられる。ま
た、コンパレータＤ１の負入力端子に接続されるコンデ
ンサには、差動入力信号の一方の電圧Ｖi （−）がスイ
ッチを介して与えられるとともに、基準電圧ＶＲ１
（−）がスイッチを介して与えられる。
るコンデンサには、差動入力信号の一方の電圧Ｖ
i （＋）がスイッチを介して与えられるとともに、基準
電圧ＶＲ１（＋）がスイッチを介して与えられる。ま
た、コンパレータＤ１の負入力端子に接続されるコンデ
ンサには、差動入力信号の一方の電圧Ｖi （−）がスイ
ッチを介して与えられるとともに、基準電圧ＶＲ１
（−）がスイッチを介して与えられる。
【０１３１】同様にして、コンパレータＤｎの正入力端
子に接続されるコンデンサには、差動入力信号の一方の
電圧Ｖi （＋）がスイッチを介して与えられるととも
に、基準電圧ＶＲｎ（＋）がスイッチを介して与えられ
る。また、コンパレータＤｎの負入力端子に接続される
コンデンサには、差動入力信号の他方の電圧Ｖi （−）
がスイッチを介して与えられるとともに、基準電圧ＶＲ
ｎ（−）がスイッチを介して与えられる。
子に接続されるコンデンサには、差動入力信号の一方の
電圧Ｖi （＋）がスイッチを介して与えられるととも
に、基準電圧ＶＲｎ（＋）がスイッチを介して与えられ
る。また、コンパレータＤｎの負入力端子に接続される
コンデンサには、差動入力信号の他方の電圧Ｖi （−）
がスイッチを介して与えられるとともに、基準電圧ＶＲ
ｎ（−）がスイッチを介して与えられる。
【０１３２】図４は１段目〜４段目の基準電圧を発生す
るための抵抗回路を示す回路図である。本例では、ｎ＝
１６としている。
るための抵抗回路を示す回路図である。本例では、ｎ＝
１６としている。
【０１３３】図４に示すように、１段目の抵抗回路９０
においては、高電位側基準電圧ＶＲＴを受けるノードＮ
３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２と
の間に１番目の抵抗１６Ｒおよび２番目〜５番目の抵抗
４Ｒが直列に接続されている。抵抗１６Ｒは、抵抗４Ｒ
の４倍の抵抗値を有する。１番目の抵抗１６Ｒと２番目
の抵抗４Ｒとの間の中間ノードＮ３５から第１の中間基
準電圧ＶＲＴ１が得られる。１段目の回路３において
は、中間ノードＮ３５とノードＮ３２との間の電圧範囲
がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１とな
り、ノードＮ３１とノードＮ３２との間の電圧範囲がＤ
／Ａコンバータ１０の基準電圧レンジＲＤ１となる。
においては、高電位側基準電圧ＶＲＴを受けるノードＮ
３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２と
の間に１番目の抵抗１６Ｒおよび２番目〜５番目の抵抗
４Ｒが直列に接続されている。抵抗１６Ｒは、抵抗４Ｒ
の４倍の抵抗値を有する。１番目の抵抗１６Ｒと２番目
の抵抗４Ｒとの間の中間ノードＮ３５から第１の中間基
準電圧ＶＲＴ１が得られる。１段目の回路３において
は、中間ノードＮ３５とノードＮ３２との間の電圧範囲
がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ１とな
り、ノードＮ３１とノードＮ３２との間の電圧範囲がＤ
／Ａコンバータ１０の基準電圧レンジＲＤ１となる。
【０１３４】２段目および３段目の抵抗回路９１，９２
においては、１番目の抵抗１６Ｒと２番目の抵抗４Ｒと
の間のノードｎ２１，ｎ３１から第１の中間基準電圧Ｖ
ＲＴ１が得られ、２番目の抵抗４Ｒと３番目の抵抗４Ｒ
との間のノードｎ２２，ｎ３２から第２の中間基準電圧
ＶＲＴ２が得られ、４番目の抵抗４Ｒと５番目の抵抗４
Ｒとの間のノードｎ２３，ｎ３３から第３の中間基準電
圧ＶＲＴ３が得られる。
においては、１番目の抵抗１６Ｒと２番目の抵抗４Ｒと
の間のノードｎ２１，ｎ３１から第１の中間基準電圧Ｖ
ＲＴ１が得られ、２番目の抵抗４Ｒと３番目の抵抗４Ｒ
との間のノードｎ２２，ｎ３２から第２の中間基準電圧
ＶＲＴ２が得られ、４番目の抵抗４Ｒと５番目の抵抗４
Ｒとの間のノードｎ２３，ｎ３３から第３の中間基準電
圧ＶＲＴ３が得られる。
【０１３５】２段目および３段目の回路４，５におい
て、ノードｎ２２，ｎ３２とノードｎ２３，ｎ３３との
間の電圧範囲がサブＡ／Ｄコンバータ９の基準電圧レン
ジＲＡ２，ＲＡ３となり、ノードｎ２１，ｎ３１とノー
ドＮ３２との間の電圧範囲がＤ／Ａコンバータ１０の基
準電圧レンジＲＤ２，ＲＤ３となる。
て、ノードｎ２２，ｎ３２とノードｎ２３，ｎ３３との
間の電圧範囲がサブＡ／Ｄコンバータ９の基準電圧レン
ジＲＡ２，ＲＡ３となり、ノードｎ２１，ｎ３１とノー
ドＮ３２との間の電圧範囲がＤ／Ａコンバータ１０の基
準電圧レンジＲＤ２，ＲＤ３となる。
【０１３６】４段目の抵抗回路９３においては、２番目
の抵抗４Ｒと３番目の抵抗４Ｒとの間のノードｎ４２か
ら第２の中間基準電圧ＶＲＴ２が得られ、４番目の抵抗
４Ｒと５番目の抵抗４Ｒとの間のノードｎ４３から第３
の中間基準電圧ＶＲＴ３が得られる。４段目の回路６に
おいて、ノードｎ４２とノードｎ４３との間の電圧範囲
がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ４とな
る。
の抵抗４Ｒと３番目の抵抗４Ｒとの間のノードｎ４２か
ら第２の中間基準電圧ＶＲＴ２が得られ、４番目の抵抗
４Ｒと５番目の抵抗４Ｒとの間のノードｎ４３から第３
の中間基準電圧ＶＲＴ３が得られる。４段目の回路６に
おいて、ノードｎ４２とノードｎ４３との間の電圧範囲
がサブＡ／Ｄコンバータ９の基準電圧レンジＲＡ４とな
る。
【０１３７】例えば、１段目の抵抗回路９０の抵抗値は
４００Ωであり、２段目〜４段目の抵抗回路９１〜９３
の抵抗値は１２００Ωである。
４００Ωであり、２段目〜４段目の抵抗回路９１〜９３
の抵抗値は１２００Ωである。
【０１３８】図４の抵抗回路９０〜９２によれば、各段
の回路３〜５において、Ｄ／Ａコンバータ１０の基準電
圧レンジがサブＡ／Ｄコンバータ９の基準電圧レンジの
２倍となる。
の回路３〜５において、Ｄ／Ａコンバータ１０の基準電
圧レンジがサブＡ／Ｄコンバータ９の基準電圧レンジの
２倍となる。
【０１３９】ここで、例えば、高電位側基準電圧ＶＲＴ
と低電位側基準電圧ＶＲＢとの差が１Ｖであるとする。
この場合、単一入力（シングルエンド入力）処理では、
１段目のＤ／Ａコンバータ１０の基準電圧レンジＲＤ１
は１Ｖとなり、１段目のサブＡ／Ｄコンバータ９の基準
電圧レンジＲＡ１は０．５Ｖとなる。一方、差動入力
（ダブルエンド入力）処理では、１段目のＤ／Ａコンバ
ータ１０の基準電圧レンジＲＤ１は１Ｖ×２＝２Ｖとな
り、１段目のサブＡ／Ｄコンバータ９の基準電圧レンジ
ＲＡ１は０．５Ｖ×２＝１Ｖとなる。
と低電位側基準電圧ＶＲＢとの差が１Ｖであるとする。
この場合、単一入力（シングルエンド入力）処理では、
１段目のＤ／Ａコンバータ１０の基準電圧レンジＲＤ１
は１Ｖとなり、１段目のサブＡ／Ｄコンバータ９の基準
電圧レンジＲＡ１は０．５Ｖとなる。一方、差動入力
（ダブルエンド入力）処理では、１段目のＤ／Ａコンバ
ータ１０の基準電圧レンジＲＤ１は１Ｖ×２＝２Ｖとな
り、１段目のサブＡ／Ｄコンバータ９の基準電圧レンジ
ＲＡ１は０．５Ｖ×２＝１Ｖとなる。
【０１４０】図５は差動入力用の基準電圧レンジを説明
するための図である。図５において、ＶＲＥＦ（＋）お
よびＶＲＥＦ（−）は、サブＡ／Ｄコンバータ９に与え
られる差動入力用の基準電圧を示す。
するための図である。図５において、ＶＲＥＦ（＋）お
よびＶＲＥＦ（−）は、サブＡ／Ｄコンバータ９に与え
られる差動入力用の基準電圧を示す。
【０１４１】基準電圧ＶＲＥＦ（＋）は０．２５Ｖ〜
０．７５Ｖの範囲内で変化し、基準電圧ＶＲＥＦ（−）
は０．７５Ｖ〜０．２５Ｖの範囲内で変化する。したが
って、基準電圧ＶＲＥＦ（＋）と基準電圧ＶＲＥＦ
（−）との差は−０．５Ｖ〜＋０．５Ｖの範囲で変化
し、基準電圧レンジのフルスケールは１Ｖとなる。
０．７５Ｖの範囲内で変化し、基準電圧ＶＲＥＦ（−）
は０．７５Ｖ〜０．２５Ｖの範囲内で変化する。したが
って、基準電圧ＶＲＥＦ（＋）と基準電圧ＶＲＥＦ
（−）との差は−０．５Ｖ〜＋０．５Ｖの範囲で変化
し、基準電圧レンジのフルスケールは１Ｖとなる。
【０１４２】次に示すように、本実施の形態のアナログ
−デジタル変換回路１においては、各段の回路３〜５に
おいてサブＡ／Ｄコンバータ９の基準電圧レンジとＤ／
Ａコンバータ１０の基準電圧レンジとの比を任意に設定
することにより、演算増幅回路１１の利得および演算増
幅回路１３の利得を任意に設定することが可能となる。
−デジタル変換回路１においては、各段の回路３〜５に
おいてサブＡ／Ｄコンバータ９の基準電圧レンジとＤ／
Ａコンバータ１０の基準電圧レンジとの比を任意に設定
することにより、演算増幅回路１１の利得および演算増
幅回路１３の利得を任意に設定することが可能となる。
【０１４３】図６および図７はサブＡ／Ｄコンバータ９
およびＤ／Ａコンバータ１０の基準電圧レンジ比と演算
増幅回路１１，１３の利得との関係を示す図である。
およびＤ／Ａコンバータ１０の基準電圧レンジ比と演算
増幅回路１１，１３の利得との関係を示す図である。
【０１４４】図６に示すように、演算増幅回路１１の利
得を１に設定し、演算増幅回路１３の利得を４に設定す
る場合、サブＡ／Ｄコンバータ９およびＤ／Ａコンバー
タ１０の基準電圧レンジ比を１：１に設定する。これに
より、演算増幅回路１１の出力電圧レンジとＤ／Ａコン
バータ１０の出力電圧レンジとを一致させることができ
る。
得を１に設定し、演算増幅回路１３の利得を４に設定す
る場合、サブＡ／Ｄコンバータ９およびＤ／Ａコンバー
タ１０の基準電圧レンジ比を１：１に設定する。これに
より、演算増幅回路１１の出力電圧レンジとＤ／Ａコン
バータ１０の出力電圧レンジとを一致させることができ
る。
【０１４５】また、図７に示すように、演算増幅回路１
１の利得を２に設定し、演算増幅回路１３の利得を２に
設定する場合、サブＡ／Ｄコンバータ９およびＤ／Ａコ
ンバータ１０の基準電圧レンジ比を１：２に設定する。
これにより、演算増幅回路１１の出力電圧レンジとＤ／
Ａコンバータ１０の出力電圧レンジとを一致させること
ができる。
１の利得を２に設定し、演算増幅回路１３の利得を２に
設定する場合、サブＡ／Ｄコンバータ９およびＤ／Ａコ
ンバータ１０の基準電圧レンジ比を１：２に設定する。
これにより、演算増幅回路１１の出力電圧レンジとＤ／
Ａコンバータ１０の出力電圧レンジとを一致させること
ができる。
【０１４６】このように、本実施の形態のアナログ−デ
ジタル変換回路１においては、サブＡ／Ｄコンバータ９
の基準電圧レンジとＤ／Ａコンバータ１０の基準電圧レ
ンジとをそれぞれ独立に設定することにより、演算増幅
回路１１，１３の利得を任意に設定することができる。
それにより、各段の回路３〜５の設計の自由度が大きく
なる。したがって、消費電力および回路の占有面積を考
慮し、各段の回路３〜５の構成要素であるサブＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１
および差分増幅器１４をそれぞれ適切な電圧レンジで設
計することが可能となる。
ジタル変換回路１においては、サブＡ／Ｄコンバータ９
の基準電圧レンジとＤ／Ａコンバータ１０の基準電圧レ
ンジとをそれぞれ独立に設定することにより、演算増幅
回路１１，１３の利得を任意に設定することができる。
それにより、各段の回路３〜５の設計の自由度が大きく
なる。したがって、消費電力および回路の占有面積を考
慮し、各段の回路３〜５の構成要素であるサブＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１
および差分増幅器１４をそれぞれ適切な電圧レンジで設
計することが可能となる。
【０１４７】図８は本発明の第２の実施の形態における
アナログ−デジタル変換回路の構成を示すブロック図で
ある。図８のアナログ−デジタル変換回路１ａも、１０
ビット４段パイプライン構成を有する。
アナログ−デジタル変換回路の構成を示すブロック図で
ある。図８のアナログ−デジタル変換回路１ａも、１０
ビット４段パイプライン構成を有する。
【０１４８】図８のアナログ−デジタル変換回路１ａが
図１のアナログ−デジタル変換回路１と異なるのは、１
段目〜３段目の回路３〜５において差分増幅器１４の代
わりに差分増幅器１４ａが用いられる点である。差分増
幅器１４ａは、減算回路１２ａおよび演算増幅回路１３
ａにより構成される。
図１のアナログ−デジタル変換回路１と異なるのは、１
段目〜３段目の回路３〜５において差分増幅器１４の代
わりに差分増幅器１４ａが用いられる点である。差分増
幅器１４ａは、減算回路１２ａおよび演算増幅回路１３
ａにより構成される。
【０１４９】また、１段目〜４段目の回路３〜６におい
て、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１
０には、図１６のアナログ−デジタル変換回路１０１と
同様に、高電位側基準電圧ＶＲＴおよび低電位側基準電
圧ＶＲＢが与えられる。すなわち、サブＡ／Ｄコンバー
タ９の基準電圧レンジとＤ／Ａコンバータ１０の基準電
圧レンジとは同一である。
て、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１
０には、図１６のアナログ−デジタル変換回路１０１と
同様に、高電位側基準電圧ＶＲＴおよび低電位側基準電
圧ＶＲＢが与えられる。すなわち、サブＡ／Ｄコンバー
タ９の基準電圧レンジとＤ／Ａコンバータ１０の基準電
圧レンジとは同一である。
【０１５０】図８のアナログ−デジタル変換回路１ａの
その他の部分の構成および動作は図１のアナログ−デジ
タル変換回路１の構成および動作と同様である。
その他の部分の構成および動作は図１のアナログ−デジ
タル変換回路１の構成および動作と同様である。
【０１５１】図９は図８のアナログ−デジタル変換回路
１ａにおける差分増幅器１４ａの動作原理を説明するた
めの回路図である。また、図１０は図９の差分増幅器１
４ａの動作を説明するための図である。図９の差分増幅
器１４ａは完全差動方式の減算増幅回路である。
１ａにおける差分増幅器１４ａの動作原理を説明するた
めの回路図である。また、図１０は図９の差分増幅器１
４ａの動作を説明するための図である。図９の差分増幅
器１４ａは完全差動方式の減算増幅回路である。
【０１５２】図９の差分増幅器１４ａにおいて、演算増
幅器１００の反転入力端子はノードＮａに接続され、非
反転入力端子はノードＮｂに接続されている。また、演
算増幅器１００の反転出力端子は、ノードＮＯ１に接続
されるとともに、コンデンサ２０ａを介して反転入力端
子に接続され、非反転出力端子は、ノードＮＯ２に接続
されるとともに、コンデンサ２０ｂを介して非反転入力
端子に接続されている。
幅器１００の反転入力端子はノードＮａに接続され、非
反転入力端子はノードＮｂに接続されている。また、演
算増幅器１００の反転出力端子は、ノードＮＯ１に接続
されるとともに、コンデンサ２０ａを介して反転入力端
子に接続され、非反転出力端子は、ノードＮＯ２に接続
されるとともに、コンデンサ２０ｂを介して非反転入力
端子に接続されている。
【０１５３】ノードＮａはスイッチＳＷ１１を介して接
地され、ノードＮｂはスイッチＳＷ１２を介して接地さ
れている。また、ノードＮａは、コンデンサ３０ａを介
してノードＮ１１に接続され、かつコンデンサ４０ａを
介してノードＮ１２に接続されている。ノードＮｂは、
コンデンサ３０ｂを介してノードＮ２１に接続され、か
つコンデンサ４０ｂを介してノードＮ２２に接続されて
いる。ノードＮＯ１はスイッチＳＷ１４を介して接地さ
れ、ノードＮＯ２はスイッチＳＷ１５を介して接地され
ている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１
３が接続されている。このスイッチＳＷ１３は、スイッ
チＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５と同じタイ
ミングで作動する。
地され、ノードＮｂはスイッチＳＷ１２を介して接地さ
れている。また、ノードＮａは、コンデンサ３０ａを介
してノードＮ１１に接続され、かつコンデンサ４０ａを
介してノードＮ１２に接続されている。ノードＮｂは、
コンデンサ３０ｂを介してノードＮ２１に接続され、か
つコンデンサ４０ｂを介してノードＮ２２に接続されて
いる。ノードＮＯ１はスイッチＳＷ１４を介して接地さ
れ、ノードＮＯ２はスイッチＳＷ１５を介して接地され
ている。ノードＮＯ１，ＮＯ２間には、スイッチＳＷ１
３が接続されている。このスイッチＳＷ１３は、スイッ
チＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１５と同じタイ
ミングで作動する。
【０１５４】コンデンサ２０ａ，２０ｂの容量値はそれ
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はそ
れぞれ２Ｃであり、コンデンサ４０ａ，４０ｂの容量値
はそれぞれ４Ｃである。
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値はそ
れぞれ２Ｃであり、コンデンサ４０ａ，４０ｂの容量値
はそれぞれ４Ｃである。
【０１５５】この差分増幅器１４ａには、同じ段の演算
増幅回路１１により利得２で増幅された差分電圧２ΔＶ
iが与えられる。２ΔＶi ＝２Ｖi （＋）−２Ｖ
i （−）である。また、この差分増幅器１４ａには、同
じ段のＤ／Ａコンバータ１０のＤ／Ａ変換結果が差分電
圧ΔＶＤＡとして与えられる。ΔＶＤＡ＝ＶＤＡ（＋）
−ＶＤＡ（−）である。
増幅回路１１により利得２で増幅された差分電圧２ΔＶ
iが与えられる。２ΔＶi ＝２Ｖi （＋）−２Ｖ
i （−）である。また、この差分増幅器１４ａには、同
じ段のＤ／Ａコンバータ１０のＤ／Ａ変換結果が差分電
圧ΔＶＤＡとして与えられる。ΔＶＤＡ＝ＶＤＡ（＋）
−ＶＤＡ（−）である。
【０１５６】ノードＮ１１には２Ｖi （＋）からＶA1に
変化する電圧が入力され、ノードＮ１２にはＶA2からＶ
ＤＡ（＋）に変化する電圧が入力され、ノードＮ２１に
は２Ｖi （−）からＶA1に変化する電圧が入力され、ノ
ードＮ２２にはＶA2からＶＤＡ（−）に変化する電圧が
入力される。
変化する電圧が入力され、ノードＮ１２にはＶA2からＶ
ＤＡ（＋）に変化する電圧が入力され、ノードＮ２１に
は２Ｖi （−）からＶA1に変化する電圧が入力され、ノ
ードＮ２２にはＶA2からＶＤＡ（−）に変化する電圧が
入力される。
【０１５７】次に、図１０を参照しながら図９の差分増
幅器１４ａの動作を説明する。ここで、接地電位をＶG
とする。
幅器１４ａの動作を説明する。ここで、接地電位をＶG
とする。
【０１５８】まず、スイッチＳＷ１１，ＳＷ１２，ＳＷ
１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ
１３もオンにする。そして、ノードＮ１１に電圧２Ｖi
（＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力
し、ノードＮ２１に電圧２Ｖi（−）を入力し、ノード
Ｎ２２に設定電圧ＶA2を入力する。それにより、ノード
ＮＯ１，ＮＯ２は接地電位ＶG となる。
１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ
１３もオンにする。そして、ノードＮ１１に電圧２Ｖi
（＋）を入力し、ノードＮ１２に設定電圧ＶA2を入力
し、ノードＮ２１に電圧２Ｖi（−）を入力し、ノード
Ｎ２２に設定電圧ＶA2を入力する。それにより、ノード
ＮＯ１，ＮＯ２は接地電位ＶG となる。
【０１５９】次に、スイッチＳＷ１１，ＳＷ１２，ＳＷ
１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ
１３もオフにする。そして、ノードＮ１１に設定電圧Ｖ
A1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力
し、ノードＮ２１に設定電圧Ｖ A1を入力し、ノードＮ２
２に電圧ＶＤＡ（−）を入力する。それにより、ノード
ＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋），Ｖ
O （−）となる。
１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ
１３もオフにする。そして、ノードＮ１１に設定電圧Ｖ
A1を入力し、ノードＮ１２に電圧ＶＤＡ（＋）を入力
し、ノードＮ２１に設定電圧Ｖ A1を入力し、ノードＮ２
２に電圧ＶＤＡ（−）を入力する。それにより、ノード
ＮＯ１，ＮＯ２の電圧はそれぞれＶO （＋），Ｖ
O （−）となる。
【０１６０】電荷保存則によりノードＮＯ１，ＮＯ２の
電圧ＶO （＋），ＶO （−）を求めると次式のようにな
る。
電圧ＶO （＋），ＶO （−）を求めると次式のようにな
る。
【０１６１】ＶO （＋）＝ＶG ＋２Ｖi （＋）・２−Ｖ
ＤＡ（＋）・４＋ＶA1・２−ＶA2・４ ＶO （−）＝ＶG ＋２Ｖi （−）・２−ＶＤＡ（−）・
４＋ＶA1・２−ＶA2・４ したがって、差分電圧ΔＶO は次式のようになる。
ＤＡ（＋）・４＋ＶA1・２−ＶA2・４ ＶO （−）＝ＶG ＋２Ｖi （−）・２−ＶＤＡ（−）・
４＋ＶA1・２−ＶA2・４ したがって、差分電圧ΔＶO は次式のようになる。
【０１６２】
ΔＶO ＝ＶO （＋）−ＶO （−）
＝｛Ｖi （＋）−Ｖi （−）｝・４−｛ＶＤＡ（＋）−ＶＤＡ（−）｝・４
＝（ΔＶi −ΔＶＤＡ）・４
このように、図９の差分増幅器１４ａにおいては、同じ
段の演算増幅回路１１から与えられる差分電圧２ΔＶi
と同じ段のＤ／Ａコンバータ１０から与えられる差分電
圧ΔＶＤＡの２倍との減算および利得２の増幅が行われ
る。すなわち、差分電圧ΔＶi の４倍と差分電圧ΔＶＤ
Ａの４倍との差分が算出される。
段の演算増幅回路１１から与えられる差分電圧２ΔＶi
と同じ段のＤ／Ａコンバータ１０から与えられる差分電
圧ΔＶＤＡの２倍との減算および利得２の増幅が行われ
る。すなわち、差分電圧ΔＶi の４倍と差分電圧ΔＶＤ
Ａの４倍との差分が算出される。
【０１６３】この場合、設定電圧ＶA1，ＶA2は任意に設
定することができる。したがって、設定電圧ＶA1として
前段の演算増幅回路１１の出力のイコライズ（等電位
化）時の電圧を用いることができる。また、設定電圧Ｖ
A2として外部電圧を用いることができる。
定することができる。したがって、設定電圧ＶA1として
前段の演算増幅回路１１の出力のイコライズ（等電位
化）時の電圧を用いることができる。また、設定電圧Ｖ
A2として外部電圧を用いることができる。
【０１６４】このように、アナログ入力信号である電圧
２Ｖi （＋），２Ｖi （−）をノードＮ１１，Ｎ２１に
スイッチを介することなく入力することができるので、
雑音が低減されるとともに、低電圧動作が可能となる。
したがって、アナログ−デジタル変換回路１ａの低電圧
化および高精度化を図ることができる。
２Ｖi （＋），２Ｖi （−）をノードＮ１１，Ｎ２１に
スイッチを介することなく入力することができるので、
雑音が低減されるとともに、低電圧動作が可能となる。
したがって、アナログ−デジタル変換回路１ａの低電圧
化および高精度化を図ることができる。
【０１６５】図１１は図９の差分増幅器１４ａを図８の
アナログ−デジタル変換回路１ａに用いた場合のＤ／Ａ
コンバータ１０および差分増幅器１４ａの具体的な構成
を示す回路図である。図１２は１段目のサブＡ／Ｄコン
バータ１０の一部、１段目の差分増幅器１４ａおよび２
段目の演算増幅回路１１の構成を示す回路図である。な
お、図１２は、ｎ＝１６の場合を示す。
アナログ−デジタル変換回路１ａに用いた場合のＤ／Ａ
コンバータ１０および差分増幅器１４ａの具体的な構成
を示す回路図である。図１２は１段目のサブＡ／Ｄコン
バータ１０の一部、１段目の差分増幅器１４ａおよび２
段目の演算増幅回路１１の構成を示す回路図である。な
お、図１２は、ｎ＝１６の場合を示す。
【０１６６】図１１において、Ｄ／Ａコンバータ１０の
ノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれ
コンデンサＢ１〜Ｂｎの入力端子に接続されている。ま
た、このノードＮ３０は、スイッチＴ１〜Ｔｎを介して
それぞれコンデンサＣ１〜Ｃｎの入力端子に接続されて
いる。ノードＮ３０には設定電圧ＶA2が入力され、ノー
ドＮ３１には高電位側基準電圧ＶＲＴが入力され、ノー
ドＮ３２には低電位側基準電圧ＶＲＢが入力される。コ
ンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノ
ードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子
は差分増幅器１１１のノードＮｂに接続されている。
ノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれ
コンデンサＢ１〜Ｂｎの入力端子に接続されている。ま
た、このノードＮ３０は、スイッチＴ１〜Ｔｎを介して
それぞれコンデンサＣ１〜Ｃｎの入力端子に接続されて
いる。ノードＮ３０には設定電圧ＶA2が入力され、ノー
ドＮ３１には高電位側基準電圧ＶＲＴが入力され、ノー
ドＮ３２には低電位側基準電圧ＶＲＢが入力される。コ
ンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノ
ードＮａに接続され、コンデンサＣ１〜Ｃｎの出力端子
は差分増幅器１１１のノードＮｂに接続されている。
【０１６７】差分増幅器１４ａのノードＮａはコンデン
サ３０ａを介してノードＮ１１に接続され、かつスイッ
チＳＷ１１を介して所定の電位Ｖagを受けるノードに接
続されている。ノードＮｂはコンデンサ３０ｂを介して
ノードＮ２１に接続され、かつスイッチＳＷ１２を介し
て電位Ｖagを受けるノードに接続されている。ノードＮ
１１には電圧２Ｖi （＋）が入力され、ノードＮ２１に
は電圧２Ｖi （−）が入力される。また、ノードＮＯ１
はスイッチＳＷ１４を介して電位Ｖagを受けるノードに
接続され、かつコンデンサＣＬ１を介して接地されてい
る（図１２参照）。ノードＮＯ２はスイッチＳＷ１５を
介して電位Ｖagを受けるノードに接続され、かつコンデ
ンサＣＬ２を介して接地されている（図１２参照）。
サ３０ａを介してノードＮ１１に接続され、かつスイッ
チＳＷ１１を介して所定の電位Ｖagを受けるノードに接
続されている。ノードＮｂはコンデンサ３０ｂを介して
ノードＮ２１に接続され、かつスイッチＳＷ１２を介し
て電位Ｖagを受けるノードに接続されている。ノードＮ
１１には電圧２Ｖi （＋）が入力され、ノードＮ２１に
は電圧２Ｖi （−）が入力される。また、ノードＮＯ１
はスイッチＳＷ１４を介して電位Ｖagを受けるノードに
接続され、かつコンデンサＣＬ１を介して接地されてい
る（図１２参照）。ノードＮＯ２はスイッチＳＷ１５を
介して電位Ｖagを受けるノードに接続され、かつコンデ
ンサＣＬ２を介して接地されている（図１２参照）。
【０１６８】なお、スイッチＳＷ１１，ＳＷ１２に与え
られる電位ＶａｇとスイッチＳＷ１４，ＳＷ１５に与え
られる電位Ｖａｇとが異なってもよい。
られる電位ＶａｇとスイッチＳＷ１４，ＳＷ１５に与え
られる電位Ｖａｇとが異なってもよい。
【０１６９】コンデンサ２０ａ，２０ｂの容量値はそれ
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値は２
Ｃである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの
容量値はそれぞれ４Ｃ／ｎである。例えば、ｎ＝１６の
場合、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそ
れぞれＣ／４である。
ぞれＣであり、コンデンサ３０ａ，３０ｂの容量値は２
Ｃである。また、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの
容量値はそれぞれ４Ｃ／ｎである。例えば、ｎ＝１６の
場合、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの容量値はそ
れぞれＣ／４である。
【０１７０】ノードＮＯ１，ＮＯ２から出力される電圧
Ｖ0 （＋），Ｖ0 （−）は２段目のサブＡ／Ｄコンバー
タ９に与えられる。
Ｖ0 （＋），Ｖ0 （−）は２段目のサブＡ／Ｄコンバー
タ９に与えられる。
【０１７１】図１２に示すように、演算増幅回路１１の
ノードＮｃとノードＮＯ１１との間にコンデンサ２２０
ａが接続されている。また、ノードＮｄとノードＮＯ２
１との間にコンデンサ２２０ｂが接続されている。ノー
ドＮｃはコンデンサ２３０ａを介してノードＮＯ１に接
続され、かつスイッチＳＷ２１を介して電位Ｖagを受け
るノードに接続されている。ノードＮｄはコンデンサ２
３０ｂを介してノードＮＯ２に接続され、かつスイッチ
ＳＷ２２を介して電位Ｖagを受けるノードに接続されて
いる。ノードＮＯ１１はスイッチＳＷ２３を介して電位
Ｖagを受けるノードに接続され、かつコンデンサＣＬ３
を介して接地されている。ノードＮＯ２１はスイッチＳ
Ｗ２４を介して電位Ｖagを受けるノードに接続され、か
つコンデンサＣＬ４を介して接地されている。
ノードＮｃとノードＮＯ１１との間にコンデンサ２２０
ａが接続されている。また、ノードＮｄとノードＮＯ２
１との間にコンデンサ２２０ｂが接続されている。ノー
ドＮｃはコンデンサ２３０ａを介してノードＮＯ１に接
続され、かつスイッチＳＷ２１を介して電位Ｖagを受け
るノードに接続されている。ノードＮｄはコンデンサ２
３０ｂを介してノードＮＯ２に接続され、かつスイッチ
ＳＷ２２を介して電位Ｖagを受けるノードに接続されて
いる。ノードＮＯ１１はスイッチＳＷ２３を介して電位
Ｖagを受けるノードに接続され、かつコンデンサＣＬ３
を介して接地されている。ノードＮＯ２１はスイッチＳ
Ｗ２４を介して電位Ｖagを受けるノードに接続され、か
つコンデンサＣＬ４を介して接地されている。
【０１７２】コンデンサ２２０ａ，２２０ｂの容量値は
それぞれＣであり、コンデンサ２３０ａ，２３０ｂの容
量値はそれぞれ２Ｃである。それにより、ノードＮＯ１
１から２倍に増幅された電圧Ｖout（＋）が出力され、
ノードＮＯ２１から増幅された電圧Ｖout（−）が出力
される。
それぞれＣであり、コンデンサ２３０ａ，２３０ｂの容
量値はそれぞれ２Ｃである。それにより、ノードＮＯ１
１から２倍に増幅された電圧Ｖout（＋）が出力され、
ノードＮＯ２１から増幅された電圧Ｖout（−）が出力
される。
【０１７３】なお、スイッチＳ１〜Ｓｎ，Ｇ１〜Ｇｎ，
Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｈ１〜Ｈｎ，Ｔ１〜Ｔｎ，Ｓ
Ｗ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，Ｓ
Ｗ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４は、ＣＭＯＳ回
路からなるアナログスイッチである。
Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｈ１〜Ｈｎ，Ｔ１〜Ｔｎ，Ｓ
Ｗ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５，Ｓ
Ｗ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４は、ＣＭＯＳ回
路からなるアナログスイッチである。
【０１７４】次に、図１１および図１２のＤ／Ａコンバ
ータ１０および差分増幅器１４ａの動作を説明する。
ータ１０および差分増幅器１４ａの動作を説明する。
【０１７５】まず、スイッチＳＷ１１，ＳＷ１２，ＳＷ
１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ
１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１
〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂ
ｎ，Ｃ１〜Ｃｎの入力端子に設定電圧ＶA2が入力され
る。また、ノードＮ１１に電圧２Ｖi （＋）が入力さ
れ、ノードＮ２１に電圧２Ｖi （−）が入力される。そ
れにより、ノードＮＯ１，ＮＯ２は接地電位となる。
１４，ＳＷ１５をオンにする。このとき、スイッチＳＷ
１３もオンにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１
〜Ｔｎをオンにする。それにより、コンデンサＢ１〜Ｂ
ｎ，Ｃ１〜Ｃｎの入力端子に設定電圧ＶA2が入力され
る。また、ノードＮ１１に電圧２Ｖi （＋）が入力さ
れ、ノードＮ２１に電圧２Ｖi （−）が入力される。そ
れにより、ノードＮＯ１，ＮＯ２は接地電位となる。
【０１７６】次に、スイッチＳＷ１１，ＳＷ１２，ＳＷ
１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ
１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１
〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図３の各コン
パレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオ
フし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に
それぞれ電圧が印加される。
１４，ＳＷ１５をオフにする。このとき、スイッチＳＷ
１３もオフにする。そして、スイッチＳ１〜Ｓｎ，Ｔ１
〜Ｔｎをオフにする。各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆ
ｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎが、それぞれ図３の各コン
パレータＤ１〜Ｄｎの出力レベルに従ってオンまたはオ
フし、コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの入力端子に
それぞれ電圧が印加される。
【０１７７】このとき、ノードＮ１１，Ｎ２１に入力さ
れる電圧２Ｖi （＋），２Ｖi （−）は、図１０に示す
ように、共に等しい電圧ＶA1にイコライズされている。
これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO
は、図１０を用いて説明したように、次式のようにな
る。
れる電圧２Ｖi （＋），２Ｖi （−）は、図１０に示す
ように、共に等しい電圧ＶA1にイコライズされている。
これにより、ノードＮＯ１，ＮＯ２間の差分電圧ΔＶO
は、図１０を用いて説明したように、次式のようにな
る。
【０１７８】
ΔＶO ＝ＶO （＋）−ＶO （−）＝（ΔＶi −ΔＶＤ
Ａ）・４ このように、ノードＮ１１，Ｎ２１に入力する設定電圧
ＶA1として前段の演算増幅回路１１の出力を用いること
ができるので、ノードＮ１１にスイッチを用いることな
く電圧２Ｖi （＋）および設定電圧ＶA1を入力すること
ができ、かつノードＮ２１にスイッチを用いることなく
電圧２Ｖi （−）および設定電圧ＶA1を入力することが
できる。
Ａ）・４ このように、ノードＮ１１，Ｎ２１に入力する設定電圧
ＶA1として前段の演算増幅回路１１の出力を用いること
ができるので、ノードＮ１１にスイッチを用いることな
く電圧２Ｖi （＋）および設定電圧ＶA1を入力すること
ができ、かつノードＮ２１にスイッチを用いることなく
電圧２Ｖi （−）および設定電圧ＶA1を入力することが
できる。
【０１７９】また、ノードＮ３０に入力する設定電圧Ｖ
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
【０１８０】また、これらの設定電圧ＶA1，ＶA2を電源
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
【０１８１】これらの結果、スイッチ雑音が低減される
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
【０１８２】上記のように、本実施の形態のアナログ−
デジタル変換回路においては、各段の回路３〜５内の演
算増幅回路１１によりアナログ信号が２倍に増幅され、
差分増幅器１４ａにおいて演算増幅回路１１の出力電圧
が２倍に増幅され、かつＤ／Ａコンバータ１０の出力電
圧が４倍に増幅され、増幅された演算増幅回路１１の出
力電圧と増幅されたＤ／Ａコンバータ１０の出力電圧と
の差分が算出される。ここで、演算増幅回路１１の出力
電圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レ
ンジの４倍とは同一の出力電圧レンジとなる。したがっ
て、各段の回路３〜５の回路構成を複雑化せず、かつ回
路規模を増大させることなく、差分増幅器１４ａが同じ
出力電圧レンジのアナログ信号の差分を算出することが
可能となる。
デジタル変換回路においては、各段の回路３〜５内の演
算増幅回路１１によりアナログ信号が２倍に増幅され、
差分増幅器１４ａにおいて演算増幅回路１１の出力電圧
が２倍に増幅され、かつＤ／Ａコンバータ１０の出力電
圧が４倍に増幅され、増幅された演算増幅回路１１の出
力電圧と増幅されたＤ／Ａコンバータ１０の出力電圧と
の差分が算出される。ここで、演算増幅回路１１の出力
電圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レ
ンジの４倍とは同一の出力電圧レンジとなる。したがっ
て、各段の回路３〜５の回路構成を複雑化せず、かつ回
路規模を増大させることなく、差分増幅器１４ａが同じ
出力電圧レンジのアナログ信号の差分を算出することが
可能となる。
【０１８３】このように、演算増幅回路１１の出力電圧
の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅
率をそれぞれ独立に設定することができるので、演算増
幅回路１１，１３の利得を任意に設定することができ
る。それにより、各段の回路３〜５の設計の自由度が大
きくなる。したがって、消費電力および回路の占有面積
を考慮し、各段の回路３〜５の構成要素であるサブＡ／
Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路
１１および差分増幅器１４ａをそれぞれ適切な電圧レン
ジで設計することが可能となる。
の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅
率をそれぞれ独立に設定することができるので、演算増
幅回路１１，１３の利得を任意に設定することができ
る。それにより、各段の回路３〜５の設計の自由度が大
きくなる。したがって、消費電力および回路の占有面積
を考慮し、各段の回路３〜５の構成要素であるサブＡ／
Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路
１１および差分増幅器１４ａをそれぞれ適切な電圧レン
ジで設計することが可能となる。
【０１８４】なお、第１の実施の形態のアナログ−デジ
タル変換回路１に第２の実施の形態アナログ−デジタル
変換回路１ａにおける差分増幅器１４ａを組み合わせて
用いてもよい。
タル変換回路１に第２の実施の形態アナログ−デジタル
変換回路１ａにおける差分増幅器１４ａを組み合わせて
用いてもよい。
【０１８５】この場合、演算増幅回路１１の出力電圧レ
ンジとＤ／Ａコンバータ１０の出力電圧レンジとが等し
くなるように、サブＡ／Ｄコンバータ９およびＤ／Ａコ
ンバータ１０の基準電圧レンジ比ならびにＤ／Ａコンバ
ータ１０および差分増幅器１４ａにおけるコンデンサ３
０ａ，３０ｂとコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎとの
容量比を設定する。
ンジとＤ／Ａコンバータ１０の出力電圧レンジとが等し
くなるように、サブＡ／Ｄコンバータ９およびＤ／Ａコ
ンバータ１０の基準電圧レンジ比ならびにＤ／Ａコンバ
ータ１０および差分増幅器１４ａにおけるコンデンサ３
０ａ，３０ｂとコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎとの
容量比を設定する。
【０１８６】図１３は図８のアナログ−デジタル変換回
路１ａにおける単一入力（シングルエンド入力）用の差
分増幅器１４ａの動作原理を説明するための回路図であ
る。また、図１４は図１３の差分増幅器の動作を説明す
るための図である。
路１ａにおける単一入力（シングルエンド入力）用の差
分増幅器１４ａの動作原理を説明するための回路図であ
る。また、図１４は図１３の差分増幅器の動作を説明す
るための図である。
【０１８７】図１３において、演算増幅器１００の反転
入力端子はノードＮＢに接続され、非反転入力端子は接
地されている。また、演算増幅器１００の出力端子はノ
ードＮＯに接続されるとともに、コンデンサ２０を介し
て反転入力端子に接続されている。演算増幅器１００の
反転入力端子と非反転入力端子との間にはスイッチＳＷ
１１が接続されている。ノードＮＢは、コンデンサ３０
を介してノードＮ１１に接続され、かつコンデンサ４０
を介してノードＮ１２に接続されている。ノードＮＯは
スイッチＳＷ１５を介して接地されている。
入力端子はノードＮＢに接続され、非反転入力端子は接
地されている。また、演算増幅器１００の出力端子はノ
ードＮＯに接続されるとともに、コンデンサ２０を介し
て反転入力端子に接続されている。演算増幅器１００の
反転入力端子と非反転入力端子との間にはスイッチＳＷ
１１が接続されている。ノードＮＢは、コンデンサ３０
を介してノードＮ１１に接続され、かつコンデンサ４０
を介してノードＮ１２に接続されている。ノードＮＯは
スイッチＳＷ１５を介して接地されている。
【０１８８】ノードＮ１１には２Ｖi からＶA に変化す
る電圧が入力され、ノードＮ１２にはＶA からＶＤＡ
に変化する電圧が入力される。ＶA は任意の設定電圧で
ある。ノードＮＯからは電圧ＶO が出力される。
る電圧が入力され、ノードＮ１２にはＶA からＶＤＡ
に変化する電圧が入力される。ＶA は任意の設定電圧で
ある。ノードＮＯからは電圧ＶO が出力される。
【０１８９】次に、図１４を参照しながら図１３の差分
増幅器の動作を説明する。ここでは、コンデンサ２０の
容量値をＣとし、コンデンサ３０の容量値を２Ｃとし、
コンデンサ４０の容量値を４Ｃとする。また、接地電位
をＶG とする。
増幅器の動作を説明する。ここでは、コンデンサ２０の
容量値をＣとし、コンデンサ３０の容量値を２Ｃとし、
コンデンサ４０の容量値を４Ｃとする。また、接地電位
をＶG とする。
【０１９０】まず、スイッチＳＷ１１，ＳＷ１５をオン
にする。そして、ノードＮ１１に電圧２Ｖi を入力し、
ノードＮ１２に設定電圧ＶA2 を入力する。ノードＮＯ
は接地電位ＶG となる。このとき、ノードＮＢの電荷Ｑ
ａは次式のようになる。
にする。そして、ノードＮ１１に電圧２Ｖi を入力し、
ノードＮ１２に設定電圧ＶA2 を入力する。ノードＮＯ
は接地電位ＶG となる。このとき、ノードＮＢの電荷Ｑ
ａは次式のようになる。
【０１９１】Ｑａ＝２Ｃ（ＶG −２Ｖi ）＋４Ｃ（ＶG
−ＶA2 ） 次に、スイッチＳＷ１１，ＳＷ１５をオフにする。そし
て、ノードＮ１１に設定電圧ＶA1 を入力し、ノードＮ
１２に電圧ＶＤＡ を入力する。ノードＮＯの電圧はＶ
O となる。このとき、ノードＮＢの電荷Ｑｂは次式のよ
うになる。
−ＶA2 ） 次に、スイッチＳＷ１１，ＳＷ１５をオフにする。そし
て、ノードＮ１１に設定電圧ＶA1 を入力し、ノードＮ
１２に電圧ＶＤＡ を入力する。ノードＮＯの電圧はＶ
O となる。このとき、ノードＮＢの電荷Ｑｂは次式のよ
うになる。
【０１９２】Ｑｂ＝２Ｃ（ＶG −ＶA1 ）＋４Ｃ（ＶG
−ＶＤＡ ）＋Ｃ（ＶG −ＶO ） ノードＮＢには電荷が抜け出る経路がないので、電荷保
存則によりＱａ＝Ｑｂとなり、次式が成立する。
−ＶＤＡ ）＋Ｃ（ＶG −ＶO ） ノードＮＢには電荷が抜け出る経路がないので、電荷保
存則によりＱａ＝Ｑｂとなり、次式が成立する。
【０１９３】
２Ｃ（ＶG −２Ｖi ）＋４Ｃ（ＶG −ＶA2 ）
＝２Ｃ（ＶG −ＶA1 ）＋４Ｃ（ＶG −ＶＤＡ）＋Ｃ（ＶG −ＶO ）
上式より、ノードＮＯの電圧ＶO は次式のようになる。
【０１９４】
ＶO ＝ＶG ＋４（Ｖi −ＶＤＡ）＋４ＶA2−２ＶA1
＝４（Ｖi −ＶＤＡ）＋ＯＦ
ここで、ＯＦはオフセット電圧である。この場合、オフ
セット電圧ＯＦを除去する手段を次段との間に設ける必
要がある。
セット電圧ＯＦを除去する手段を次段との間に設ける必
要がある。
【０１９５】このように、図１３の差分増幅器１４ａに
おいては、同じ段の演算増幅回路１１から与えられる電
圧２Ｖi と同じ段のＤ／Ａコンバータ１０から与えられ
る電圧ＶＤＡの２倍との減算および利得２の増幅が行わ
れる。すなわち、電圧Ｖi の４倍と電圧ＶＤＡの４倍の
との差分が算出される。
おいては、同じ段の演算増幅回路１１から与えられる電
圧２Ｖi と同じ段のＤ／Ａコンバータ１０から与えられ
る電圧ＶＤＡの２倍との減算および利得２の増幅が行わ
れる。すなわち、電圧Ｖi の４倍と電圧ＶＤＡの４倍の
との差分が算出される。
【０１９６】この場合、設定電圧ＶA1 は任意に設定す
ることができる。したがって、設定電圧ＶA1 として前
段の演算増幅回路１１の出力の一定電圧を用いることが
できる。また、設定電圧ＶA2 として外部電圧を用いる
ことができる。
ることができる。したがって、設定電圧ＶA1 として前
段の演算増幅回路１１の出力の一定電圧を用いることが
できる。また、設定電圧ＶA2 として外部電圧を用いる
ことができる。
【０１９７】このように、アナログ入力信号である電圧
２ＶiをノードＮ１１にスイッチを介することなく入力
することができるので、雑音が低減されるとともに、低
電圧動作が可能となる。したがって、アナログ−デジタ
ル変換回路１ａの低電圧化および高精度化を図ることが
できる。
２ＶiをノードＮ１１にスイッチを介することなく入力
することができるので、雑音が低減されるとともに、低
電圧動作が可能となる。したがって、アナログ−デジタ
ル変換回路１ａの低電圧化および高精度化を図ることが
できる。
【０１９８】図１５は図１３の差分増幅器１４ａを図８
のアナログ−デジタル変換回路１ａに用いた場合のＤ／
Ａコンバータ１０および差分増幅器１４ａの具体的な構
成を示す回路図である。
のアナログ−デジタル変換回路１ａに用いた場合のＤ／
Ａコンバータ１０および差分増幅器１４ａの具体的な構
成を示す回路図である。
【０１９９】図１５において、Ｄ／Ａコンバータ１０の
ノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれ
コンデンサＢ１〜Ｂｎの入力端子に接続されている。ま
た、ノードＮ３０には設定電圧ＶA2 が入力され、ノー
ドＮ３１には高電位側基準電圧ＶＲＴが入力され、ノー
ドＮ３２には低電位側基準電圧ＶＲＢが入力される。コ
ンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノ
ードＮａに接続されている。
ノードＮ３０は、スイッチＳ１〜Ｓｎを介してそれぞれ
コンデンサＢ１〜Ｂｎの入力端子に接続されている。ま
た、ノードＮ３０には設定電圧ＶA2 が入力され、ノー
ドＮ３１には高電位側基準電圧ＶＲＴが入力され、ノー
ドＮ３２には低電位側基準電圧ＶＲＢが入力される。コ
ンデンサＢ１〜Ｂｎの出力端子は差分増幅器１１１のノ
ードＮａに接続されている。
【０２００】差分増幅器１４ａのノードＮａはコンデン
サ３０を介してノードＮ１１に接続され、かつスイッチ
ＳＷ１１を介して所定の電位Ｖagを受けるノードに接続
されている。ノードＮ１１には電圧２Ｖiが入力され
る。また、ノードＮＯはスイッチＳＷ１５を介して電位
Ｖagを受けるノードに接続されている。
サ３０を介してノードＮ１１に接続され、かつスイッチ
ＳＷ１１を介して所定の電位Ｖagを受けるノードに接続
されている。ノードＮ１１には電圧２Ｖiが入力され
る。また、ノードＮＯはスイッチＳＷ１５を介して電位
Ｖagを受けるノードに接続されている。
【０２０１】コンデンサ２０の容量値はＣであり、コン
デンサ３０の容量値は２Ｃである。また、コンデンサＢ
１〜Ｂｎの容量値はそれぞれ４Ｃ／ｎである。例えば、
ｎ＝１６の場合、コンデンサＢ１〜Ｂｎの容量値はＣ／
４である。
デンサ３０の容量値は２Ｃである。また、コンデンサＢ
１〜Ｂｎの容量値はそれぞれ４Ｃ／ｎである。例えば、
ｎ＝１６の場合、コンデンサＢ１〜Ｂｎの容量値はＣ／
４である。
【０２０２】ノードＮＯから出力される電圧Ｖ0は２段
目のサブＡ／Ｄコンバータ９に与えられる。
目のサブＡ／Ｄコンバータ９に与えられる。
【０２０３】次に、図１５のＤ／Ａコンバータ１０およ
び差分増幅器１４ａの動作を説明する。
び差分増幅器１４ａの動作を説明する。
【０２０４】まず、スイッチＳＷ１１，ＳＷ１５をオン
にする。そして、スイッチＳ１〜Ｓｎをオンにする。そ
れにより、コンデンサＢ１〜Ｂｎの入力端子に設定電圧
ＶA2が入力される。また、ノードＮ１１に電圧２Ｖiが
入力される。それにより、ノードＮＯは接地電位とな
る。
にする。そして、スイッチＳ１〜Ｓｎをオンにする。そ
れにより、コンデンサＢ１〜Ｂｎの入力端子に設定電圧
ＶA2が入力される。また、ノードＮ１１に電圧２Ｖiが
入力される。それにより、ノードＮＯは接地電位とな
る。
【０２０５】次に、スイッチＳＷ１１，ＳＷ１５をオフ
にする。そして、スイッチＳ１〜Ｓｎをオフにする。各
スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎが、それぞれ図３の各
コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまた
はオフし、コンデンサＢ１〜Ｂｎの入力端子にそれぞれ
電圧が印加される。
にする。そして、スイッチＳ１〜Ｓｎをオフにする。各
スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎが、それぞれ図３の各
コンパレータＤ１〜Ｄｎの出力レベルに従ってオンまた
はオフし、コンデンサＢ１〜Ｂｎの入力端子にそれぞれ
電圧が印加される。
【０２０６】このとき、ノードＮ１１に入力される電圧
は、図１４に示すように、ＶA2に設定されている。これ
により、ノードＮＯの電圧ＶO は、図１４を用いて説明
したように、次式のようになる。
は、図１４に示すように、ＶA2に設定されている。これ
により、ノードＮＯの電圧ＶO は、図１４を用いて説明
したように、次式のようになる。
【０２０７】
ＶO ＝ＶG ＋４（Ｖi −ＶＤＡ）＋４ＶA2−２ＶA1
このように、ノードＮ１１に入力する設定電圧ＶA1とし
て前段の演算増幅回路１１の出力を用いることができる
ので、ノードＮ１１にスイッチを用いることなく電圧２
Ｖiおよび設定電圧ＶA1を入力することができる。
て前段の演算増幅回路１１の出力を用いることができる
ので、ノードＮ１１にスイッチを用いることなく電圧２
Ｖiおよび設定電圧ＶA1を入力することができる。
【０２０８】また、ノードＮ３０に入力する設定電圧Ｖ
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
A2として任意の電圧を用いることができる。例えば、設
定電圧ＶA2として高電位側基準電圧ＶＲＴまたは低電位
側基準電圧ＶＲＢを用いることもできる。
【０２０９】また、これらの設定電圧ＶA1，ＶA2を電源
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
電圧または接地電圧の付近に設定できる。これにより、
ＣＭＯＳスイッチを使用しても低電圧動作が可能にな
る。
【０２１０】これらの結果、スイッチ雑音が低減される
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
とともに、低電圧動作が可能な高精度なアナログ−デジ
タル変換回路が実現される。
【０２１１】上記のように、単一入力用のアナログ−デ
ジタル変換回路においても、各段の回路３〜５内の演算
増幅回路１１によりアナログ信号が２倍に増幅され、差
分増幅器１４ａにおいて演算増幅回路１１の出力電圧が
２倍に増幅され、かつＤ／Ａコンバータ１０の出力電圧
が４倍に増幅され、増幅された演算増幅回路１１の出力
電圧と増幅されたＤ／Ａコンバータ１０の出力電圧との
差分が算出される。ここで、演算増幅回路１１の出力電
圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レン
ジの４倍とは同一の出力電圧レンジとなる。したがっ
て、各段の回路３〜５の回路構成を複雑化せず、かつ回
路規模を増大させることなく、差分増幅器１４ａが同じ
出力電圧レンジのアナログ信号の差分を算出することが
可能となる。
ジタル変換回路においても、各段の回路３〜５内の演算
増幅回路１１によりアナログ信号が２倍に増幅され、差
分増幅器１４ａにおいて演算増幅回路１１の出力電圧が
２倍に増幅され、かつＤ／Ａコンバータ１０の出力電圧
が４倍に増幅され、増幅された演算増幅回路１１の出力
電圧と増幅されたＤ／Ａコンバータ１０の出力電圧との
差分が算出される。ここで、演算増幅回路１１の出力電
圧レンジの２倍とＤ／Ａコンバータ１０の出力電圧レン
ジの４倍とは同一の出力電圧レンジとなる。したがっ
て、各段の回路３〜５の回路構成を複雑化せず、かつ回
路規模を増大させることなく、差分増幅器１４ａが同じ
出力電圧レンジのアナログ信号の差分を算出することが
可能となる。
【０２１２】このように、演算増幅回路１１の出力電圧
の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅
率をそれぞれ独立に設定することができるので、演算増
幅回路１１，１３の利得を任意に設定することができ
る。それにより、各段の回路３〜５の設計の自由度が大
きくなる。したがって、消費電力および回路の占有面積
を考慮し、各段の回路３〜５の構成要素であるサブＡ／
Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路
１１および差分増幅器１４ａをそれぞれ適切な電圧レン
ジで設計することが可能となる。
の増幅率およびＤ／Ａコンバータ１０の出力電圧の増幅
率をそれぞれ独立に設定することができるので、演算増
幅回路１１，１３の利得を任意に設定することができ
る。それにより、各段の回路３〜５の設計の自由度が大
きくなる。したがって、消費電力および回路の占有面積
を考慮し、各段の回路３〜５の構成要素であるサブＡ／
Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路
１１および差分増幅器１４ａをそれぞれ適切な電圧レン
ジで設計することが可能となる。
【図１】本発明の第１の実施の形態におけるアナログ−
デジタル変換回路の構成を示すブロック図である。
デジタル変換回路の構成を示すブロック図である。
【図２】図１のアナログ−デジタル変換回路における１
段目の回路内のサブＡ／ＤコンバータおよびＤ／Ａコン
バータ回路図である。
段目の回路内のサブＡ／ＤコンバータおよびＤ／Ａコン
バータ回路図である。
【図３】差動入力用のサブＡ／ＤコンバータおよびＤ／
Ａコンバータの構成を示す回路図である。
Ａコンバータの構成を示す回路図である。
【図４】１段目〜４段目の基準電圧を発生するための抵
抗回路を示す回路図である。
抗回路を示す回路図である。
【図５】差動入力用の基準電圧レンジを説明するための
図である。
図である。
【図６】サブＡ／ＤコンバータおよびＤ／Ａコンバータ
の基準電圧レンジ比と演算増幅回路の利得との関係を示
す図である。
の基準電圧レンジ比と演算増幅回路の利得との関係を示
す図である。
【図７】サブＡ／ＤコンバータおよびＤ／Ａコンバータ
の基準電圧レンジ比と演算増幅回路の利得との関係を示
す図である。
の基準電圧レンジ比と演算増幅回路の利得との関係を示
す図である。
【図８】本発明の第２の実施の形態におけるアナログ−
デジタル変換回路の構成を示すブロック図である。
デジタル変換回路の構成を示すブロック図である。
【図９】図８のアナログ−デジタル変換回路における差
分増幅器の動作原理を説明するための回路図である。
分増幅器の動作原理を説明するための回路図である。
【図１０】図９の差分増幅器の動作を説明するための図
である。
である。
【図１１】図９の差分増幅器を図８のアナログ−デジタ
ル変換回路に用いた場合のＤ／Ａコンバータおよび差分
増幅器の具体的な構成を示す回路図である。
ル変換回路に用いた場合のＤ／Ａコンバータおよび差分
増幅器の具体的な構成を示す回路図である。
【図１２】１段目のサブＡ／Ｄコンバータの一部、１段
目の差分増幅器および２段目の演算増幅回路の構成を示
す回路図である。
目の差分増幅器および２段目の演算増幅回路の構成を示
す回路図である。
【図１３】図８のアナログ−デジタル変換回路における
単一入力用の差分増幅器の動作原理を説明するための回
路図である。
単一入力用の差分増幅器の動作原理を説明するための回
路図である。
【図１４】図１３の差分増幅器の動作を説明するための
図である。
図である。
【図１５】図１３の差分増幅器を図８のアナログ−デジ
タル変換回路に用いた場合のＤ／Ａコンバータおよび差
分増幅器の具体的な構成を示す回路図である。
タル変換回路に用いた場合のＤ／Ａコンバータおよび差
分増幅器の具体的な構成を示す回路図である。
【図１６】従来の多段パイプライン構成を有するアナロ
グ−デジタル変換回路の構成を示すブロック図である。
グ−デジタル変換回路の構成を示すブロック図である。
【図１７】図１６のアナログ−デジタル変換回路におけ
るサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路
図である。
るサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路
図である。
【図１８】アナログ−デジタル変換回路における差分増
幅器の動作原理を示す回路図である。
幅器の動作原理を示す回路図である。
【図１９】図１８の差分増幅器の動作を説明するための
図である。
図である。
【図２０】図１６のアナログ−デジタル変換回路に図１
８の差分増幅器を用いた場合のＤ／Ａコンバータおよび
差分増幅器の具体的な構成を示す回路図である。
８の差分増幅器を用いた場合のＤ／Ａコンバータおよび
差分増幅器の具体的な構成を示す回路図である。
【図２１】従来のアナログ−デジタル変換回路を示すブ
ロック図である。
ロック図である。
１，１ａ アナログ−デジタル変換回路
３〜６ １段目〜４段目の回路
９ サブＡ／Ｄコンバータ
１０ Ｄ／Ａコンバータ
１１，１３，１３ａ 演算増幅回路
１２，１２ａ 減算回路
１４，１４ａ 差分増幅器
ＶＲＴ 高電位側基準電圧
ＶＲＢ 低電位側基準電圧
ＶＲＴ１ 第１の中間基準電圧
ＶＲＴ２ 第２の中間基準電圧
ＶＲＴ３ 第３の中間基準電圧
ＶＲＴ４ 第４の中間基準電圧
─────────────────────────────────────────────────────
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Ｆターム(参考） 5J022 AA15 AB04 BA01 BA05 BA06
CA07 CB01 CB02 CB06 CC00
CE08 CF01 CF02 CF07
Claims (12)
- 【請求項１】 複数段の回路からなる多段パイプライン
構成を有し、 最終段の回路を除く各段の回路は、 入力されたアナログ信号をデジタル信号に変換するアナ
ログ−デジタル変換器と、 入力されたアナログ信号を増幅する演算増幅回路と、 前記アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、 前記演算増幅回路から出力されるアナログ信号と前記デ
ジタル−アナログ変換器から出力されるアナログ信号と
の差分を増幅する差分増幅器とを備え、 最終段の回路を除く少なくとも１段の回路において、 前記演算増幅回路が１よりも大きい利得を有し、 前記演算増幅回路の出力電圧範囲と前記デジタル−アナ
ログ変換器の出力電圧範囲とが等しくなるように前記デ
ジタル−アナログ変換器の入力電圧範囲および前記アナ
ログ−デジタル変換回路の出力電圧範囲がそれぞれ独立
に設定されたことを特徴とするアナログ−デジタル変換
回路。 - 【請求項２】 前記少なくとも１段の回路において、 前記デジタル−アナログ変換器の入力電圧範囲と前記ア
ナログ−デジタル変換回路の出力電圧範囲との比が前記
演算増幅回路の利得に等しいことを特徴とする請求項１
記載のアナログ−デジタル変換回路。 - 【請求項３】 前記少なくとも１段の回路において、 前記アナログ−デジタル変換器は、第１の電圧範囲を有
する基準電圧に基づいて動作し、前記デジタル−アナロ
グ変換器は、第２の電圧範囲を有する基準電圧に基づい
て動作し、 前記演算増幅回路の出力電圧範囲と前記デジタル−アナ
ログ変換器の出力電圧範囲とが等しくなるように前記第
１の電圧範囲および前記第２の電圧範囲がそれぞれ独立
に設定されたことを特徴とする請求項１または２記載の
アナログ−デジタル変換回路。 - 【請求項４】 前記少なくとも１段の回路において、 前記第２の電圧範囲と前記第１の電圧範囲との比が前記
第１の演算増幅回路の利得に等しいことを特徴とする請
求項３記載のアナログ−デジタル変換回路。 - 【請求項５】 複数段の回路からなる多段パイプライン
構成を有し、 最終段の回路を除く各段の回路は、 入力されたアナログ信号をデジタル信号に変換するアナ
ログ−デジタル変換器と、 入力されたアナログ信号を増幅する演算増幅回路と、 前記アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、 前記演算増幅回路から出力されるアナログ信号と前記デ
ジタル−アナログ変換器から出力されるアナログ信号と
の差分を増幅する差分増幅器とを備え、 最終段の回路を除く少なくとも１段の回路において、 前記演算増幅回路が１よりも大きい利得を有し、 前記デジタル−アナログ変換器は、デジタル信号に応じ
たアナログ信号の電圧を発生するための複数の容量がア
レイ状に接続された容量アレイを有し、 前記差分増幅器は、入力容量、帰還容量および演算増幅
器を有し、前記演算増幅回路から出力されたアナログ信
号を前記入力容量の値および前記帰還容量の値により定
まる第１の利得で増幅するとともに、前記デジタル−ア
ナログ変換器により前記容量アレイに発生されるアナロ
グ信号を前記容量アレイの値および前記帰還容量の値に
より定まる第２の利得で増幅し、前記第１の利得で増幅
されたアナログ信号と前記第２の利得で増幅されたアナ
ログ信号との差分を出力し、 前記演算増幅回路の出力電圧範囲の前記第１の利得倍と
前記デジタル−アナログ変換器の出力電圧範囲の前記第
２の利得倍とが等しくなるように前記容量アレイの値お
よび前記入力容量の値がそれぞれ独立に設定されたこと
を特徴とするアナログ−デジタル変換回路。 - 【請求項６】 前記少なくとも１段の回路において、 前記容量アレイの値と前記入力容量の値との比が前記演
算増幅回路の利得に等しいことを特徴とする請求項５記
載のアナログ−デジタル変換回路。 - 【請求項７】 前記少なくとも１段の回路において、 前記差分増幅器の前記演算増幅器は、前記容量アレイが
接続される一方の入力端子を有しかつ他方の入力端子お
よび出力端子を有し、 前記帰還容量は、前記演算増幅器の前記一方の入力端子
と前記出力端子との間に接続され、 前記入力容量は、前記演算増幅器の前記一方の入力端子
に前記容量アレイと並列に接続され、 前記差分増幅器は、前記演算増幅器の前記一方の入力端
子と前記他方の入力端子との間を短絡状態にするととも
に、前記入力容量の入力端に前記演算増幅器から出力さ
れるアナログ信号を与え、かつ前記容量アレイの入力端
に任意の第１の設定電圧を与えた後、前記演算増幅器の
前記一方の入力端子と前記他方の入力端子との間を開放
状態にするとともに、前記入力容量の入力端に任意の第
２の設定電圧を与えられ、かつ前記容量アレイの入力端
に前記デジタル−アナログ変換器から出力されるアナロ
グ信号を与えるスイッチ回路をさらに含むことを特徴と
する請求項５または６記載のアナログ−デジタル変換回
路。 - 【請求項８】 前記少なくとも１段の回路において、 前記差分増幅器の前記設定電圧が前記演算増幅回路から
出力されるアナログ信号の所定の電圧であることを特徴
する請求項７記載のアナログ−デジタル変換回路。 - 【請求項９】 前記少なくとも１段の回路において、 前記演算増幅回路は、差動の第１および第２のアナログ
信号を出力し、 前記デジタル−アナログ変換器の前記容量アレイは、デ
ジタル信号に応じた差動の第３および第４のアナログ信
号の電圧をそれぞれ発生するための第１および第２の容
量アレイを含み、 前記差分増幅器の前記演算増幅器は、前記第１の容量ア
レイが接続される一方の入力端子、前記第２の容量アレ
イが接続される他方の入力端子、一方の出力端子および
他方の出力端子を有し、 前記帰還容量は、 前記演算増幅器の前記一方の入力端子と前記一方の出力
端子との間に接続された第１の帰還容量と、 前記演算増幅器の前記他方の入力端子と前記他方の出力
端子との間に接続された第２の帰還容量とを含み、 前記入力容量は、 前記演算増幅器の前記一方の入力端子に前記第１の容量
アレイと並列に接続された第１の入力容量と、 前記演算増幅器の前記他方の入力端子に前記第２の容量
アレイと並列に接続された第２の入力容量とを含み、 前記差分増幅器は、前記演算増幅器の前記一方および他
方の入力端子を所定の基準電位に接続するとともに、前
記第１および第２の入力容量の入力端に前記演算増幅回
路から出力される差動の第１および第２のアナログ信号
をそれぞれ与え、かつ前記第１および第２の容量アレイ
の入力端に任意の第１の設定電圧をそれぞれ与えた後、
前記演算増幅器の前記一方および他方の入力端子を前記
基準電位から遮断するとともに、前記第１および第２の
入力容量の入力端に任意の第２の設定電圧をそれぞれ与
え、かつ前記第１および第２の容量アレイの入力端に前
記デジタル−アナログ変換器から出力される差動の第３
および第４のアナログ信号をそれぞれ与えるスイッチ回
路をさらに含み、 前記演算増幅回路の出力電圧範囲の前記第１の利得倍と
前記デジタル−アナログ変換器の出力電圧範囲の前記第
２の利得倍とが等しくなるように前記第１の容量アレイ
の値および前記第１の入力容量の値がそれぞれ独立に設
定されかつ前記第２の容量アレイの値および前記第２の
入力容量の値がそれぞれ独立に設定されたことを特徴と
する請求項５または６記載のアナログ−デジタル変換回
路。 - 【請求項１０】 前記少なくとも１段の回路において、 前記第１の容量アレイの値と前記第１の入力容量の値と
の比が前記演算増幅回路の利得に等しく、 前記第２の容量アレイの値と前記第２の入力容量の値と
の比が前記演算増幅回路の利得に等しいことを特徴とす
る請求項９記載のアナログ−デジタル変換回路。 - 【請求項１１】 前記少なくとも１段の回路において、 前記差分増幅器の前記第２の設定電圧として前記演算増
幅回路においてイコライズされた出力電圧であることを
特徴する請求項９または１０記載のアナログ−デジタル
変換回路。 - 【請求項１２】 複数段の回路からなる多段パイプライ
ン構成を有し、 最終段の回路を除く各段の回路は、 入力されたアナログ信号をデジタル信号に変換するアナ
ログ−デジタル変換器と、 入力されたアナログ信号を増幅する演算増幅回路と、 前記アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、 前記演算増幅回路から出力されるアナログ信号と前記デ
ジタル−アナログ変換器から出力されるアナログ信号と
の差分を増幅する差分増幅器とを備え、 最終段の回路を除く少なくとも１段の回路において、 前記演算増幅回路が１よりも大きい利得を有し、 前記アナログ−デジタル変換器は、第１の電圧範囲を有
する基準電圧に基づいて動作し、前記デジタル−アナロ
グ変換器は、第２の電圧範囲を有する基準電圧に基づい
て動作し、 前記デジタル−アナログ変換器は、デジタル信号に応じ
たアナログ信号の電圧を発生するための複数の容量がア
レイ状に接続された容量アレイを有し、 前記差分増幅器は、入力容量、帰還容量および演算増幅
器を有し、前記演算増幅回路から出力されたアナログ信
号を前記入力容量の値および前記帰還容量の値により定
まる第１の利得で増幅するとともに、前記デジタル−ア
ナログ変換器により前記容量アレイに発生されるアナロ
グ信号を前記容量アレイの値および前記帰還容量の値に
より定まる第２の利得で増幅し、前記第１の利得で増幅
されたアナログ信号と前記第２の利得で増幅されたアナ
ログ信号との差分を出力し、 前記演算増幅回路の出力電圧範囲の前記第１の利得倍と
前記デジタル−アナログ変換器の出力電圧範囲の前記第
２の利得倍とが等しくなるように前記第１の電圧範囲お
よび前記第２の電圧範囲がそれぞれ独立に設定されると
ともに前記容量アレイの値および前記入力容量の値がそ
れぞれ独立に設定されたことを特徴とするアナログ−デ
ジタル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183898A JP3942383B2 (ja) | 2001-06-18 | 2001-06-18 | アナログ−デジタル変換回路 |
| CN02123364.0A CN1285174C (zh) | 2001-06-18 | 2002-06-18 | 模－数转换电路 |
| US10/173,124 US6683554B2 (en) | 2001-06-18 | 2002-06-18 | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001183898A JP3942383B2 (ja) | 2001-06-18 | 2001-06-18 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008439A true JP2003008439A (ja) | 2003-01-10 |
| JP3942383B2 JP3942383B2 (ja) | 2007-07-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001183898A Expired - Fee Related JP3942383B2 (ja) | 2001-06-18 | 2001-06-18 | アナログ−デジタル変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006033304A (ja) * | 2004-07-15 | 2006-02-02 | Daio Denki Kk | スイッチトキャパシタ回路及びパイプラインａ／ｄ変換器 |
| JP2006041992A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路および通信用半導体集積回路 |
| JP2007195159A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | パイプライン型アナログ・デジタル変換器 |
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| JP2015088904A (ja) * | 2013-10-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
-
2001
- 2001-06-18 JP JP2001183898A patent/JP3942383B2/ja not_active Expired - Fee Related
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