JP3340280B2 - パイプライン型ａ／ｄコンバータ - Google Patents
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- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Description
【０００１】
【産業上の利用分野】この発明は、パイプライン型Ａ／
Ｄコンバータに関するものである。
Ｄコンバータに関するものである。
【０００２】
【従来の技術】従来のパイプライン型Ａ／Ｄコンバータ
の構成を、図４６に示す。同図に示すＡ／Ｄコンバータ
は、「IEEE 1991 CUSTOM INTEGRATED CIRCUITS CONFERE
NCE,P.P.26.4.1〜26.4.4,STEPHEN H.LEWIS他」に開示さ
れたものである。各ステージは、２ビットのＡ／Ｄ変換
サブブロックADSCと、Ａ／Ｄ変換の結果をアナログ値に
変換するＤ／Ａ変換器ＤＡＣと、減算回路Σと、２倍の
増幅度を有するサンプル・ホールド増幅器ＳＨＡとから
構成されており、９ステージ構成とすることで、全体で
１０ビットのディジタル出力値を生成している。
の構成を、図４６に示す。同図に示すＡ／Ｄコンバータ
は、「IEEE 1991 CUSTOM INTEGRATED CIRCUITS CONFERE
NCE,P.P.26.4.1〜26.4.4,STEPHEN H.LEWIS他」に開示さ
れたものである。各ステージは、２ビットのＡ／Ｄ変換
サブブロックADSCと、Ａ／Ｄ変換の結果をアナログ値に
変換するＤ／Ａ変換器ＤＡＣと、減算回路Σと、２倍の
増幅度を有するサンプル・ホールド増幅器ＳＨＡとから
構成されており、９ステージ構成とすることで、全体で
１０ビットのディジタル出力値を生成している。
【０００３】図４６に示したパイプライン型Ａ／Ｄコン
バータでは、上記各ステージの構成部分の内で減算回路
Σと２倍増幅器ＳＨＡには、高精度なものが必要であ
る。
バータでは、上記各ステージの構成部分の内で減算回路
Σと２倍増幅器ＳＨＡには、高精度なものが必要であ
る。
【０００４】ここでは、このタイプのＡ／Ｄコンバータ
の動作原理について説明する。図４７に、動作原理図を
示す。
の動作原理について説明する。図４７に、動作原理図を
示す。
【０００５】同図において、初段のＡ／Ｄコンバータで
は、２ビットで粗くＡ／Ｄ変換を行う。この場合、入力
電圧Vinの値は、基準電圧の上限値VRTと基準電圧の下限
値VRBとの間を抵抗分割して得られる中間タップの電圧V
r1,Vr2，Vr3との関係では、タップ電圧Vr2よりも大き
く、タップ電圧Vr3よりも小さい。従って、初段のＡ／
Ｄ変換結果は、コード“１０”である。
は、２ビットで粗くＡ／Ｄ変換を行う。この場合、入力
電圧Vinの値は、基準電圧の上限値VRTと基準電圧の下限
値VRBとの間を抵抗分割して得られる中間タップの電圧V
r1,Vr2，Vr3との関係では、タップ電圧Vr2よりも大き
く、タップ電圧Vr3よりも小さい。従って、初段のＡ／
Ｄ変換結果は、コード“１０”である。
【０００６】ここで、電圧差（Vin-Vr2）をΔVと定義
し、ΔVを正確に４倍することができるならば、次段の
Ａ／Ｄコンバータの入力電圧レンジVRT2〜VRB2は、初段
の基準電圧VRTと基準電圧VRBとで定まる入力電圧レンジ
を共有することができ、従ってΔVを４倍した電圧４・
ΔVは、２段目の基準電圧の下限値VRB2よりも大きく、
タップ電圧Vr1よりも小さい。よって、２段目のステー
ジにおけるＡ／Ｄ変換結果は、コード“００”となる。
し、ΔVを正確に４倍することができるならば、次段の
Ａ／Ｄコンバータの入力電圧レンジVRT2〜VRB2は、初段
の基準電圧VRTと基準電圧VRBとで定まる入力電圧レンジ
を共有することができ、従ってΔVを４倍した電圧４・
ΔVは、２段目の基準電圧の下限値VRB2よりも大きく、
タップ電圧Vr1よりも小さい。よって、２段目のステー
ジにおけるＡ／Ｄ変換結果は、コード“００”となる。
【０００７】更に、ΔVを４倍した電圧４・ΔVと２段目
の基準電圧の下限値VRB2との電位差（４・ΔV−VRB2）
を正確に更に４倍できるものとすれば、その次段のＡ／
Ｄコンバータの入力電圧レンジVRT3〜VRB3もまた、初段
の入力電圧レンジVRT〜VRBを共用することができ、その
結果、４・ΔVを４倍した電圧（４・４・ΔV）はタップ
電圧Vr2よりも大きく、タップ電圧Vr3よりも小さくなる
ので、３段目のＡ／Ｄ変換結果はコード“１０”であ
る。以下、同様にして、各ステージの出力コードが決ま
る。
の基準電圧の下限値VRB2との電位差（４・ΔV−VRB2）
を正確に更に４倍できるものとすれば、その次段のＡ／
Ｄコンバータの入力電圧レンジVRT3〜VRB3もまた、初段
の入力電圧レンジVRT〜VRBを共用することができ、その
結果、４・ΔVを４倍した電圧（４・４・ΔV）はタップ
電圧Vr2よりも大きく、タップ電圧Vr3よりも小さくなる
ので、３段目のＡ／Ｄ変換結果はコード“１０”であ
る。以下、同様にして、各ステージの出力コードが決ま
る。
【０００８】その結果、図４７の場合のアナログ入力電
圧Vinは、初段のＡ／Ｄコンバータの出力から最終段の
Ａ／Ｄコンバータの出力までを、重みを考慮して加算す
ることにより得られる。即ち、１０００１０・・・とい
うディジタルコードが出力され、アナログ入力電圧Vin
に対応するディジタルコードが決定される。
圧Vinは、初段のＡ／Ｄコンバータの出力から最終段の
Ａ／Ｄコンバータの出力までを、重みを考慮して加算す
ることにより得られる。即ち、１０００１０・・・とい
うディジタルコードが出力され、アナログ入力電圧Vin
に対応するディジタルコードが決定される。
【０００９】一方、図４８は、「IEEE 1992 CUSTOM INT
EGRATED CIRCUITS CONFERENCE,P.P.16.7.1〜16.7.4,MIC
HIO YOTUYANAGI他」に開示された他の従来の１０ビット
Ａ／Ｄコンバータの構成を示している。このＡ／Ｄコン
バータは、３段構成のパイプライン型Ａ／Ｄコンバータ
であり、各段は４ビットのＡ／Ｄコンバータブロックか
らなる構成とされている。各ステージにおけるＳ／Ｈ回
路や減算ブロックは、アナログ入力をサンプルし、一定
期間サンプル値にホールドし、この期間にＡ／Ｄ、Ｄ／
Ａ、減算を行うためのものである。
EGRATED CIRCUITS CONFERENCE,P.P.16.7.1〜16.7.4,MIC
HIO YOTUYANAGI他」に開示された他の従来の１０ビット
Ａ／Ｄコンバータの構成を示している。このＡ／Ｄコン
バータは、３段構成のパイプライン型Ａ／Ｄコンバータ
であり、各段は４ビットのＡ／Ｄコンバータブロックか
らなる構成とされている。各ステージにおけるＳ／Ｈ回
路や減算ブロックは、アナログ入力をサンプルし、一定
期間サンプル値にホールドし、この期間にＡ／Ｄ、Ｄ／
Ａ、減算を行うためのものである。
【００１０】
（解決しようとする問題点-１）従来のパイプライン型
Ａ／Ｄコンバータは、以上のように構成されている。従
って、図４７で述べた場合には、アナログ入力電圧と基
準電圧ないしは中間タップ電圧との差分を正確に４．０
０倍に増幅する必要があり、この増幅度の精度が悪いと
きには、Ａ／Ｄ変換器の直線性が損なわれる。
Ａ／Ｄコンバータは、以上のように構成されている。従
って、図４７で述べた場合には、アナログ入力電圧と基
準電圧ないしは中間タップ電圧との差分を正確に４．０
０倍に増幅する必要があり、この増幅度の精度が悪いと
きには、Ａ／Ｄ変換器の直線性が損なわれる。
【００１１】従って、従来技術では、サンプルホールド
増幅器を、高精度な増幅器として実現する必要がある。
そこで、従来、高精度に４．００倍などの増幅率を実現
するために、十分に増幅率の大きい（理想的にはゲイン
が∞，現実的には少なくともゲインは１０００倍が必
要）、高速の増幅器に帰還をかけることで、上記の高精
度の増幅器を実現し、増幅率を正確に４．００倍とする
ことが行われている。
増幅器を、高精度な増幅器として実現する必要がある。
そこで、従来、高精度に４．００倍などの増幅率を実現
するために、十分に増幅率の大きい（理想的にはゲイン
が∞，現実的には少なくともゲインは１０００倍が必
要）、高速の増幅器に帰還をかけることで、上記の高精
度の増幅器を実現し、増幅率を正確に４．００倍とする
ことが行われている。
【００１２】しかし、そのような増幅率の大きい高速の
増幅器を所望の精度で実際に実現するためには、電力を
大きく消費させなければならない。このため、図４６の
各ステージの出力側のサンプルホールドアンプやＡ／Ｄ
コンバータの入力部に設けられているＳ／Ｈ回路ＳＨＡ
において消費される電力が大きくなってしまうという問
題点が生じている。
増幅器を所望の精度で実際に実現するためには、電力を
大きく消費させなければならない。このため、図４６の
各ステージの出力側のサンプルホールドアンプやＡ／Ｄ
コンバータの入力部に設けられているＳ／Ｈ回路ＳＨＡ
において消費される電力が大きくなってしまうという問
題点が生じている。
【００１３】同様に、図４８におけるＡ／Ｄコンバータ
の場合にも、Ｓ／Ｈ回路や減算器の中には、帰還をかけ
て使用する高速で高増幅率の増幅器が使用されている。
そのため、図４８のＡ／Ｄコンバータの場合にも、消費
電力の増大という同様な問題が生じている。
の場合にも、Ｓ／Ｈ回路や減算器の中には、帰還をかけ
て使用する高速で高増幅率の増幅器が使用されている。
そのため、図４８のＡ／Ｄコンバータの場合にも、消費
電力の増大という同様な問題が生じている。
【００１４】（解決しようとする問題点-２）従来のパ
イプライン型Ａ／Ｄコンバータでは、図４６、図４８に
も示されているように、アナログ入力信号は、まずＳ／
Ｈ回路に印加される。従って、このように初段にＳ／Ｈ
回路を設けた場合には、入力信号のダイナミックレンジ
に等しい大きさのレンジの精度が、当該Ｓ／Ｈ回路に要
求される。例えば、アナログ入力信号の電圧レンジを１
Vppとすると、そのようなアナログ入力信号が入力する
Ｓ／Ｈ回路には１Ｖのレンジにわたっての精度が要求さ
れることとなり、１０ビットＡ／Ｄコンバータを構成す
る場合には、その直線性を0.5mV以下に抑える必要があ
る。
イプライン型Ａ／Ｄコンバータでは、図４６、図４８に
も示されているように、アナログ入力信号は、まずＳ／
Ｈ回路に印加される。従って、このように初段にＳ／Ｈ
回路を設けた場合には、入力信号のダイナミックレンジ
に等しい大きさのレンジの精度が、当該Ｓ／Ｈ回路に要
求される。例えば、アナログ入力信号の電圧レンジを１
Vppとすると、そのようなアナログ入力信号が入力する
Ｓ／Ｈ回路には１Ｖのレンジにわたっての精度が要求さ
れることとなり、１０ビットＡ／Ｄコンバータを構成す
る場合には、その直線性を0.5mV以下に抑える必要があ
る。
【００１５】しかし、このような大きな入力レンジに渡
って十分な直線性を有するＳ／Ｈ回路を構成することが
現実には困難であり、そのため通常は、高ゲインで高速
の増幅器に帰還をかけて使用することにより上記Ｓ／Ｈ
回路を実現している。
って十分な直線性を有するＳ／Ｈ回路を構成することが
現実には困難であり、そのため通常は、高ゲインで高速
の増幅器に帰還をかけて使用することにより上記Ｓ／Ｈ
回路を実現している。
【００１６】従って、アナログ入力電圧が入力されるＳ
／Ｈ回路における消費電力が大きくなり、Ａ／Ｄコンバ
ータ全体の消費電力を増大させてしまうという問題点が
あった。
／Ｈ回路における消費電力が大きくなり、Ａ／Ｄコンバ
ータ全体の消費電力を増大させてしまうという問題点が
あった。
【００１７】この発明は、かかる問題点を解決すべくな
されたものである。
されたものである。
【００１８】その第一の目的は、初段のＳ／Ｈ回路を
不要として、パイプライン型Ａ／Ｄコンバータの低消費
電力化を図ることにある。
不要として、パイプライン型Ａ／Ｄコンバータの低消費
電力化を図ることにある。
【００１９】又、その第二の目的は、あるステージの
減算結果を次のステージのＡ／Ｄコンバータブロックの
入力レンジにまで正確に増幅するための高速・高利得増
幅器を不要として、パイプライン型Ａ／Ｄコンバータの
低消費電力化を図ることにある。
減算結果を次のステージのＡ／Ｄコンバータブロックの
入力レンジにまで正確に増幅するための高速・高利得増
幅器を不要として、パイプライン型Ａ／Ｄコンバータの
低消費電力化を図ることにある。
【００２０】その第三の目的は、差動入力構成のパイ
プライン型Ａ／Ｄコンバータに関しても、消費電力の低
減化を図ることにある。
プライン型Ａ／Ｄコンバータに関しても、消費電力の低
減化を図ることにある。
【００２１】その第四の目的は、各ステージにおける
Ａ／Ｄコンバータブロック内の比較器を高精度化するこ
とにある。
Ａ／Ｄコンバータブロック内の比較器を高精度化するこ
とにある。
【００２２】その第五の目的は、第１ステージから第
２ステージへの減算結果の送信を高精度化することにあ
る。
２ステージへの減算結果の送信を高精度化することにあ
る。
【００２３】その第六の目的は、第１ステージにおけ
るＡ／Ｄコンバータブロック内の各比較器を高精度化す
ることにある。
るＡ／Ｄコンバータブロック内の各比較器を高精度化す
ることにある。
【００２４】その第七の目的は、各ステージの出力側
の差動増幅器のオフセット電圧をキャンセルして、パイ
プライン型Ａ／Ｄコンバータの高精度化を図ることにあ
る。
の差動増幅器のオフセット電圧をキャンセルして、パイ
プライン型Ａ／Ｄコンバータの高精度化を図ることにあ
る。
【００２５】その第八の目的は、信号経路側の差動増
幅器と基準電圧経路側の差動増幅器とを同一回路で構成
し、パイプライン型Ａ／Ｄコンバータの高精度化を実現
することにある。
幅器と基準電圧経路側の差動増幅器とを同一回路で構成
し、パイプライン型Ａ／Ｄコンバータの高精度化を実現
することにある。
【００２６】
【課題を解決するための手段】請求項１に係る発明で
は、入力信号を所定のビット数でＡ／Ｄ変換し且つその
Ａ／Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバ
ータブロックを各ステージ毎に有するパイプライン型Ａ
／Ｄコンバータにおいて、前記入力信号は、差動入力形
式の信号として２つの信号からなり、最初のステージの
次のステージから最終のステージまでに属する前記Ａ／
Ｄコンバータブロックの各々は、直列接続された複数の
抵抗からなる２つのラダー抵抗を有し、前記最初のステ
ージの次のステージから最終のステージまでに属する、
あるステージの前記Ａ／Ｄコンバータブロックとその次
のステージの前記Ａ／Ｄコンバータブロックとの間の経
路に、前記あるステージの前記Ａ／Ｄコンバータブロッ
クに入力する前記入力信号の各々を当該Ａ／Ｄコンバー
タブロックと同じタイミングでサンプルし、ホールド時
には、前記あるステージの前記Ａ／Ｄコンバータブロッ
クが出力する２つのＤ／Ａ出力の各々をサンプルした対
応する前記入力信号の各々から減算した結果を出力する
入力信号用Ｓ／Ｈ・減算手段と、前記入力信号用Ｓ／Ｈ
・減算手段の２つの出力を差動増幅して、その２つの出
力を前記次のステージの前記Ａ／Ｄコンバータブロック
の前記入力信号として出力すると共に、前記２つの出力
を前記次のステージの前記Ａ／Ｄコンバータブロックに
於ける一方の前記ラダー抵抗の両端にそれぞれ印加する
入力信号用差動増幅手段と、前記入力信号用Ｓ／Ｈ・減
算手段と同じ回路定数と同じ回路構成を備え、且つ前記
あるステージの前記Ａ／Ｄコンバータブロックに於ける
前記ラダー抵抗の内で特定の２つのタップから取り出し
たタップ電圧の各々をサンプル・ホールドする基準電圧
用Ｓ／Ｈ手段と、前記基準電圧用Ｓ／Ｈ手段の２つの出
力を差動増幅して、その２つの出力を、前記次のステー
ジの前記Ａ／Ｄコンバータブロックに於ける基準電圧と
して、前記次のステージの前記Ａ／Ｄコンバータブロッ
クの他方の前記ラダー抵抗の両端にそれぞれ印加する基
準電圧用差動増幅手段とを設けており、前記入力信号用
Ｓ／Ｈ・減算手段と前記基準電圧用Ｓ／Ｈ手段とは、交
互にそのサンプル動作とホールド動作とを行う。ここ
で、前記入力信号の前記２つの信号、前記あるステージ
の前記Ａ／Ｄコンバータブロックが出力する前記２つの
Ｄ／Ａ出力、前記入力信号 用Ｓ／Ｈ・減算手段の前記２
つの出力、前記入力信号用差動増幅手段の前記２つの出
力、前記基準電圧用Ｓ／Ｈ手段の前記２つの出力、及
び、前記基準電圧用差動増幅手段の前記２つの出力の各
々は、バランス伝送における一つの電圧を生成するため
の２つとして規定されている。
は、入力信号を所定のビット数でＡ／Ｄ変換し且つその
Ａ／Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバ
ータブロックを各ステージ毎に有するパイプライン型Ａ
／Ｄコンバータにおいて、前記入力信号は、差動入力形
式の信号として２つの信号からなり、最初のステージの
次のステージから最終のステージまでに属する前記Ａ／
Ｄコンバータブロックの各々は、直列接続された複数の
抵抗からなる２つのラダー抵抗を有し、前記最初のステ
ージの次のステージから最終のステージまでに属する、
あるステージの前記Ａ／Ｄコンバータブロックとその次
のステージの前記Ａ／Ｄコンバータブロックとの間の経
路に、前記あるステージの前記Ａ／Ｄコンバータブロッ
クに入力する前記入力信号の各々を当該Ａ／Ｄコンバー
タブロックと同じタイミングでサンプルし、ホールド時
には、前記あるステージの前記Ａ／Ｄコンバータブロッ
クが出力する２つのＤ／Ａ出力の各々をサンプルした対
応する前記入力信号の各々から減算した結果を出力する
入力信号用Ｓ／Ｈ・減算手段と、前記入力信号用Ｓ／Ｈ
・減算手段の２つの出力を差動増幅して、その２つの出
力を前記次のステージの前記Ａ／Ｄコンバータブロック
の前記入力信号として出力すると共に、前記２つの出力
を前記次のステージの前記Ａ／Ｄコンバータブロックに
於ける一方の前記ラダー抵抗の両端にそれぞれ印加する
入力信号用差動増幅手段と、前記入力信号用Ｓ／Ｈ・減
算手段と同じ回路定数と同じ回路構成を備え、且つ前記
あるステージの前記Ａ／Ｄコンバータブロックに於ける
前記ラダー抵抗の内で特定の２つのタップから取り出し
たタップ電圧の各々をサンプル・ホールドする基準電圧
用Ｓ／Ｈ手段と、前記基準電圧用Ｓ／Ｈ手段の２つの出
力を差動増幅して、その２つの出力を、前記次のステー
ジの前記Ａ／Ｄコンバータブロックに於ける基準電圧と
して、前記次のステージの前記Ａ／Ｄコンバータブロッ
クの他方の前記ラダー抵抗の両端にそれぞれ印加する基
準電圧用差動増幅手段とを設けており、前記入力信号用
Ｓ／Ｈ・減算手段と前記基準電圧用Ｓ／Ｈ手段とは、交
互にそのサンプル動作とホールド動作とを行う。ここ
で、前記入力信号の前記２つの信号、前記あるステージ
の前記Ａ／Ｄコンバータブロックが出力する前記２つの
Ｄ／Ａ出力、前記入力信号 用Ｓ／Ｈ・減算手段の前記２
つの出力、前記入力信号用差動増幅手段の前記２つの出
力、前記基準電圧用Ｓ／Ｈ手段の前記２つの出力、及
び、前記基準電圧用差動増幅手段の前記２つの出力の各
々は、バランス伝送における一つの電圧を生成するため
の２つとして規定されている。
【００２７】請求項２に係る発明では、請求項１に記載
のパイプライン型Ａ／Ｄコンバータにおける前記特定の
２つのタップは、対応する前記タップ電圧と前記ラダー
抵抗の両端にそれぞれ印加される２つの前記基準電圧の
中間値との電位差がそれぞれ＋０．５，−０．５ＬＳＢ
に相当するように選択されている。
のパイプライン型Ａ／Ｄコンバータにおける前記特定の
２つのタップは、対応する前記タップ電圧と前記ラダー
抵抗の両端にそれぞれ印加される２つの前記基準電圧の
中間値との電位差がそれぞれ＋０．５，−０．５ＬＳＢ
に相当するように選択されている。
【００２８】請求項３に係る発明では、請求項１に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記最初
のステージの前記Ａ／Ｄコンバータブロックは前記ラダ
ー抵抗に相当する一つの別のラダー抵抗を有しており、
前記最初のステージに於ける前記入力信号の一つに対応
するものは、シングルエンドとして入力するアナログ入
力信号であり、前記最初のステージに於ける前記入力信
号の他方に対応するものは、前記最初のステージの前記
Ａ／Ｄコンバータブロック内の前記別のラダー抵抗の両
端にそれぞれ印加される基準電圧上限値と基準電圧下限
値との中間値に等しいＤＣ電圧であり、前記別のラダー
抵抗に於ける特定の２つのタップ電圧と前記中間値との
差はそれぞれ＋０．５，−０．５ＬＳＢに相当する電位
差であり、前記最初のステージの前記Ａ／Ｄコンバータ
ブロックと前記２番目のステージの前記Ａ／Ｄコンバー
タブロックとの間の経路には、前記最初のステージの前
記Ａ／Ｄコンバータブロックに入力する前記アナログ入
力信号と前記ＤＣ電圧の各々を当該Ａ／Ｄコンバータブ
ロックと同じタイミングでサンプルし、ホールド時に
は、前記最初のステージの前記Ａ／Ｄコンバータブロッ
クが出力する２つのＤ／Ａ出力の各々を対応するサンプ
ル後の前記アナログ入力信号及び前記ＤＣ電圧からそれ
ぞれ減算した結果を出力する別の入力信号用Ｓ／Ｈ・減
算手段と、前記別の入力信号用Ｓ／Ｈ・減算手段の２つ
の出力を差動増幅して、その２つの出力を前記２番目の
ステージの前記Ａ／Ｄコンバータブロックの前記入力信
号として出力すると共に、その２つの出力を前記２番目
のステージの前記Ａ／Ｄコンバータブロックに於ける前
記ラダー抵抗の両端にそれぞれ印加する別の入力信号用
差動増幅手段と、前記別の入力信号用Ｓ／Ｈ・減算手段
と同じ回路定数と同じ回路構成を備え、且つ前記最初の
ステージの前記Ａ／Ｄコンバータブロック内の前記別の
ラダー抵抗に於ける前記タップ電圧の各々をサンプル・
ホールドする別の基準電圧用Ｓ／Ｈ手段と、前記別の基
準電圧用Ｓ／Ｈ手段の２つの出力を差動増幅して、その
２つの出力を、前記２番目のステージの前記Ａ／Ｄコン
バータブロックに於ける基準電圧として、前記２番目の
ステージの前記Ａ／Ｄコンバータブロックの他方の前記
ラダー抵抗の両端にそれぞれ印加する別の基準電圧用差
動増幅手段とを設けており、前記別の入力信号用Ｓ／Ｈ
・減算手段と前記別の基準電圧用Ｓ／Ｈ手段とは、交互
にそのサンプル動作とホールド動作とを行う。ここで、
前記別のラダー抵抗に於ける前記２つのタップ電圧、前
記最初のステージの前記Ａ／Ｄコンバータブロックが出
力する前記２つのＤ／Ａ出力、前記別の入力信号用Ｓ／
Ｈ・減算手段の前記２つの出力、前記別の入力信号用差
動増幅手段の前記２つの出力、前記別の基準電圧用Ｓ／
Ｈ手段の前記２つの出力、及び、前記別の基準電圧用差
動増幅手段の前記２つの出力の各々は、バランス伝送に
おける一つの電圧を生成するための２つとして規定され
ている。
のパイプライン型Ａ／Ｄコンバータにおいて、前記最初
のステージの前記Ａ／Ｄコンバータブロックは前記ラダ
ー抵抗に相当する一つの別のラダー抵抗を有しており、
前記最初のステージに於ける前記入力信号の一つに対応
するものは、シングルエンドとして入力するアナログ入
力信号であり、前記最初のステージに於ける前記入力信
号の他方に対応するものは、前記最初のステージの前記
Ａ／Ｄコンバータブロック内の前記別のラダー抵抗の両
端にそれぞれ印加される基準電圧上限値と基準電圧下限
値との中間値に等しいＤＣ電圧であり、前記別のラダー
抵抗に於ける特定の２つのタップ電圧と前記中間値との
差はそれぞれ＋０．５，−０．５ＬＳＢに相当する電位
差であり、前記最初のステージの前記Ａ／Ｄコンバータ
ブロックと前記２番目のステージの前記Ａ／Ｄコンバー
タブロックとの間の経路には、前記最初のステージの前
記Ａ／Ｄコンバータブロックに入力する前記アナログ入
力信号と前記ＤＣ電圧の各々を当該Ａ／Ｄコンバータブ
ロックと同じタイミングでサンプルし、ホールド時に
は、前記最初のステージの前記Ａ／Ｄコンバータブロッ
クが出力する２つのＤ／Ａ出力の各々を対応するサンプ
ル後の前記アナログ入力信号及び前記ＤＣ電圧からそれ
ぞれ減算した結果を出力する別の入力信号用Ｓ／Ｈ・減
算手段と、前記別の入力信号用Ｓ／Ｈ・減算手段の２つ
の出力を差動増幅して、その２つの出力を前記２番目の
ステージの前記Ａ／Ｄコンバータブロックの前記入力信
号として出力すると共に、その２つの出力を前記２番目
のステージの前記Ａ／Ｄコンバータブロックに於ける前
記ラダー抵抗の両端にそれぞれ印加する別の入力信号用
差動増幅手段と、前記別の入力信号用Ｓ／Ｈ・減算手段
と同じ回路定数と同じ回路構成を備え、且つ前記最初の
ステージの前記Ａ／Ｄコンバータブロック内の前記別の
ラダー抵抗に於ける前記タップ電圧の各々をサンプル・
ホールドする別の基準電圧用Ｓ／Ｈ手段と、前記別の基
準電圧用Ｓ／Ｈ手段の２つの出力を差動増幅して、その
２つの出力を、前記２番目のステージの前記Ａ／Ｄコン
バータブロックに於ける基準電圧として、前記２番目の
ステージの前記Ａ／Ｄコンバータブロックの他方の前記
ラダー抵抗の両端にそれぞれ印加する別の基準電圧用差
動増幅手段とを設けており、前記別の入力信号用Ｓ／Ｈ
・減算手段と前記別の基準電圧用Ｓ／Ｈ手段とは、交互
にそのサンプル動作とホールド動作とを行う。ここで、
前記別のラダー抵抗に於ける前記２つのタップ電圧、前
記最初のステージの前記Ａ／Ｄコンバータブロックが出
力する前記２つのＤ／Ａ出力、前記別の入力信号用Ｓ／
Ｈ・減算手段の前記２つの出力、前記別の入力信号用差
動増幅手段の前記２つの出力、前記別の基準電圧用Ｓ／
Ｈ手段の前記２つの出力、及び、前記別の基準電圧用差
動増幅手段の前記２つの出力の各々は、バランス伝送に
おける一つの電圧を生成するための２つとして規定され
ている。
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】請求項４に係る発明では、各ステージ毎
に、入力信号を所定のビット数でＡ／Ｄ変換し且つその
Ａ／Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバ
ータブロックを有するパイプライン型Ａ／Ｄコンバータ
において、最初のステージの前記Ａ／Ｄコンバータブロ
ックには、Ａ／Ｄ変換すべきアナログ入力信号が直接に
入力しており、前記最初のステージの前記Ａ／Ｄコンバ
ータブロックは、直列接続された複数の抵抗からなるラ
ダー抵抗を有しており、前記最初のステージの前記Ａ／
Ｄコンバータブロックと次の２番目のステージの前記Ａ
／Ｄコンバータブロックとの間の経路には、前記アナロ
グ入力信号を前記最初のステージの前記Ａ／Ｄコンバー
タブロックと同一のタイミングでサンプリングし、当該
サンプリング時に所定の電圧値を出力しており、そのホ
ールド時には前記アナログ入力信号のサンプリング値か
ら前記最初のステージの前記Ａ／Ｄコンバータブロック
が出力するＤ／Ａ出力だけ変化した分を前記所定の電圧
値から減算した結果を出力する第１Ｓ／Ｈ・減算手段
と、中間基準タップ電圧を前記タイミングでサンプリン
グし、当該サンプリング時に前記所定の電圧値を出力し
ており、前記ホールド時にも前記所定の電圧値を出力す
る第２Ｓ／Ｈ・減算手段と、前記第１及び第２Ｓ／Ｈ・
減算手段の両出力を入力して、前記両出力の差動信号を
前記次の２番目のステージの前記Ａ／Ｄコンバータブロ
ックに前記入力信号として出力する差動増幅手段とを設
けている。
に、入力信号を所定のビット数でＡ／Ｄ変換し且つその
Ａ／Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバ
ータブロックを有するパイプライン型Ａ／Ｄコンバータ
において、最初のステージの前記Ａ／Ｄコンバータブロ
ックには、Ａ／Ｄ変換すべきアナログ入力信号が直接に
入力しており、前記最初のステージの前記Ａ／Ｄコンバ
ータブロックは、直列接続された複数の抵抗からなるラ
ダー抵抗を有しており、前記最初のステージの前記Ａ／
Ｄコンバータブロックと次の２番目のステージの前記Ａ
／Ｄコンバータブロックとの間の経路には、前記アナロ
グ入力信号を前記最初のステージの前記Ａ／Ｄコンバー
タブロックと同一のタイミングでサンプリングし、当該
サンプリング時に所定の電圧値を出力しており、そのホ
ールド時には前記アナログ入力信号のサンプリング値か
ら前記最初のステージの前記Ａ／Ｄコンバータブロック
が出力するＤ／Ａ出力だけ変化した分を前記所定の電圧
値から減算した結果を出力する第１Ｓ／Ｈ・減算手段
と、中間基準タップ電圧を前記タイミングでサンプリン
グし、当該サンプリング時に前記所定の電圧値を出力し
ており、前記ホールド時にも前記所定の電圧値を出力す
る第２Ｓ／Ｈ・減算手段と、前記第１及び第２Ｓ／Ｈ・
減算手段の両出力を入力して、前記両出力の差動信号を
前記次の２番目のステージの前記Ａ／Ｄコンバータブロ
ックに前記入力信号として出力する差動増幅手段とを設
けている。
【００３６】請求項５に係る発明では、請求項４に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記最初
のステージの前記Ａ／Ｄコンバータブロックが、更に、
前記ラダー抵抗の複数のタップ中、前記ビット数に応じ
て定まる所定のタップ毎に設けられた複数の電圧比較器
を有しており、前記電圧比較器の各々は、前記アナログ
入力信号と前記中間基準タップ電圧との差分と、前記所
定のタップに於ける前記基準タップ電圧と前記中間基準
タップ電圧との差分との大小関係を比較する。
のパイプライン型Ａ／Ｄコンバータにおいて、前記最初
のステージの前記Ａ／Ｄコンバータブロックが、更に、
前記ラダー抵抗の複数のタップ中、前記ビット数に応じ
て定まる所定のタップ毎に設けられた複数の電圧比較器
を有しており、前記電圧比較器の各々は、前記アナログ
入力信号と前記中間基準タップ電圧との差分と、前記所
定のタップに於ける前記基準タップ電圧と前記中間基準
タップ電圧との差分との大小関係を比較する。
【００３７】請求項６に係る発明では、最初のステージ
の次のステージから最終のステージ迄に属する各ステー
ジ毎に、当該ステージと当該ステージの手前のステージ
との間の経路に共に設けられ且つ互いに相補的に差動動
作を行う入力信号用差動増幅器及び基準電圧用差動増幅
器と、前記基準電圧用差動増幅器の２つの出力をその両
端のそれぞれの電圧値とするラダー抵抗を備え且つ前記
入力信号用差動増幅器が出力する差動形式としての２つ
の入力信号を所定のビット数でＡ／Ｄ変換してそのＡ／
Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバータ
ブロックとを有する、パイプライン型Ａ／Ｄコンバータ
において、前記Ａ／Ｄコンバータブロックの各々は、前
記ラダー抵抗の複数のタップ中、前記ビット数に応じて
定まる所定のタップ毎に、電圧比較用差動増幅器と、前
記電圧比較用差動増幅器の一方の入力と一方の出力との
間に設けられ、しかも前記入力信号用差動増幅器が前記
入力信号を出力し且つ前記基準電圧用差動増幅器の２つ
の入力端子にバイアス電圧が印加されているときにはオ
ンし、前記基準電圧用差動増幅器が前記２つの出力を出
力し且つ前記入力信号用差動増幅器の２つの入力端子に
前記バイアス電圧が印加されているときにはオフする第
１スイッチと、前記電圧比較用差動増幅器の他方の入力
と他方の出力との間に設けられ、しかも前記入力信号用
差動増幅器が前記入力信号を出力し且つ前記基準電圧用
差動増幅器の２つの入力端子にバイアス電圧が印加され
ているときにはオンし、前記基準電圧用差動増幅器が前
記２つの出力を出力し且つ前記入力信号用差動増幅器の
２つの入力端子に前記バイアス電圧が印加されていると
きにはオフする第２スイッチと、前記電圧比較用差動増
幅器の前記一方の入力にその一端が接続され、前記入力
信号用差動増幅器の一方の出力にその他端が接続された
第１結合容量と、前記電圧比較用差動増幅器の前記一方
の入力にその一端が接続され、前記所定のタップに対応
した別の所定のタップにその他端が接続された第２結合
容量と、前記電圧比較用差動増幅器の前記他方の入力に
その一端が接続され、前記所定のタップにその他端が接
続された第３結合容量と、前記電圧比較用差動増幅器の
前記他方の入力にその一端が接続され、前記入力信号用
差動増幅器の他方の出力にその他端が接続された第４結
合容量とを備えており、前記所定のタップに於ける電圧
と中間基準タップ電圧との電位差は、前記別の所定のタ
ップに於ける電圧と前記中間基準タップ電圧との電位差
に等しく、前記中間基準タップ電圧とは、前記ラダー抵
抗の両端の各電圧値の平均値に該当し、前記第１乃至第
４結合容量は同じ容量値を有する。ここで、前記基準電
圧用差動増幅器の前記２つの出力及び前記入力信号用差
動増幅器が出力する前記２つの入力信号は、共に、バラ
ンス伝送における一つの電圧を生成するための２つとし
て規定されている。
の次のステージから最終のステージ迄に属する各ステー
ジ毎に、当該ステージと当該ステージの手前のステージ
との間の経路に共に設けられ且つ互いに相補的に差動動
作を行う入力信号用差動増幅器及び基準電圧用差動増幅
器と、前記基準電圧用差動増幅器の２つの出力をその両
端のそれぞれの電圧値とするラダー抵抗を備え且つ前記
入力信号用差動増幅器が出力する差動形式としての２つ
の入力信号を所定のビット数でＡ／Ｄ変換してそのＡ／
Ｄ変換結果をＤ／Ａ変換して出力するＡ／Ｄコンバータ
ブロックとを有する、パイプライン型Ａ／Ｄコンバータ
において、前記Ａ／Ｄコンバータブロックの各々は、前
記ラダー抵抗の複数のタップ中、前記ビット数に応じて
定まる所定のタップ毎に、電圧比較用差動増幅器と、前
記電圧比較用差動増幅器の一方の入力と一方の出力との
間に設けられ、しかも前記入力信号用差動増幅器が前記
入力信号を出力し且つ前記基準電圧用差動増幅器の２つ
の入力端子にバイアス電圧が印加されているときにはオ
ンし、前記基準電圧用差動増幅器が前記２つの出力を出
力し且つ前記入力信号用差動増幅器の２つの入力端子に
前記バイアス電圧が印加されているときにはオフする第
１スイッチと、前記電圧比較用差動増幅器の他方の入力
と他方の出力との間に設けられ、しかも前記入力信号用
差動増幅器が前記入力信号を出力し且つ前記基準電圧用
差動増幅器の２つの入力端子にバイアス電圧が印加され
ているときにはオンし、前記基準電圧用差動増幅器が前
記２つの出力を出力し且つ前記入力信号用差動増幅器の
２つの入力端子に前記バイアス電圧が印加されていると
きにはオフする第２スイッチと、前記電圧比較用差動増
幅器の前記一方の入力にその一端が接続され、前記入力
信号用差動増幅器の一方の出力にその他端が接続された
第１結合容量と、前記電圧比較用差動増幅器の前記一方
の入力にその一端が接続され、前記所定のタップに対応
した別の所定のタップにその他端が接続された第２結合
容量と、前記電圧比較用差動増幅器の前記他方の入力に
その一端が接続され、前記所定のタップにその他端が接
続された第３結合容量と、前記電圧比較用差動増幅器の
前記他方の入力にその一端が接続され、前記入力信号用
差動増幅器の他方の出力にその他端が接続された第４結
合容量とを備えており、前記所定のタップに於ける電圧
と中間基準タップ電圧との電位差は、前記別の所定のタ
ップに於ける電圧と前記中間基準タップ電圧との電位差
に等しく、前記中間基準タップ電圧とは、前記ラダー抵
抗の両端の各電圧値の平均値に該当し、前記第１乃至第
４結合容量は同じ容量値を有する。ここで、前記基準電
圧用差動増幅器の前記２つの出力及び前記入力信号用差
動増幅器が出力する前記２つの入力信号は、共に、バラ
ンス伝送における一つの電圧を生成するための２つとし
て規定されている。
【００３８】請求項７に係る発明では、請求項６に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記ステ
ージの各々について、前記入力信号用差動増幅器の一方
の出力にその一端が接続され、その他端が当該ステップ
から次のステップへの経路上に配設された前記入力信号
用差動増幅器の一方の入力に接続された第５結合容量
と、当該ステップの前記Ａ／Ｄコンバータブロックの一
方のＤ／Ａ出力にその一端が接続され、その他端が前記
第５結合容量の前記他端に接続された第６結合容量と、
当該ステップの前記Ａ／Ｄコンバータブロックの一方の
Ｄ／Ａ出力にその一端が接続され、その他端が当該ステ
ップから次のステップへの経路上に配設された前記入力
信号用差動増幅器の他方の入力に接続された第７結合容
量と、前記入力信号用差動増幅器の他方の出力にその一
端が接続され、その他端が前記記第７結合容量の前記他
端に接続された第８結合容量と、その一端が前記バイア
ス電圧を発生させるバイアス電圧発生回路に接続され、
その他端が前記第５結合容量の前記他端に接続されてお
り、しかも前記入力信号用差動増幅器が前記入力信号を
出力し且つ前記基準電圧用差動増幅器に前記バイアス電
圧が印加されているときにはオンし、前記基準電圧用差
動増幅器が前記２つの出力を出力し且つ前記入力信号用
差動増幅器に前記バイアス電圧が印加されているときに
はオフする第３スイッチと、その一端が前記バイアス電
圧を発生させるバイアス電圧発生回路に接続され、その
他端が前記第７結合容量の前記他端に接続されており、
しかも前記入力信号用差動増幅器が前記入力信号を出力
し且つ前記基準電圧用差動増幅器に前記バイアス電圧が
印加されているときにはオンし、前記基準電圧用差動増
幅器が前記２つの出力を出力し且つ前記入力信号用差動
増幅器に前記バイアス電圧が印加されているときにはオ
フする第４スイッチとを備えており、前記第５乃至第８
結合容量の各容量値は等しい。
のパイプライン型Ａ／Ｄコンバータにおいて、前記ステ
ージの各々について、前記入力信号用差動増幅器の一方
の出力にその一端が接続され、その他端が当該ステップ
から次のステップへの経路上に配設された前記入力信号
用差動増幅器の一方の入力に接続された第５結合容量
と、当該ステップの前記Ａ／Ｄコンバータブロックの一
方のＤ／Ａ出力にその一端が接続され、その他端が前記
第５結合容量の前記他端に接続された第６結合容量と、
当該ステップの前記Ａ／Ｄコンバータブロックの一方の
Ｄ／Ａ出力にその一端が接続され、その他端が当該ステ
ップから次のステップへの経路上に配設された前記入力
信号用差動増幅器の他方の入力に接続された第７結合容
量と、前記入力信号用差動増幅器の他方の出力にその一
端が接続され、その他端が前記記第７結合容量の前記他
端に接続された第８結合容量と、その一端が前記バイア
ス電圧を発生させるバイアス電圧発生回路に接続され、
その他端が前記第５結合容量の前記他端に接続されてお
り、しかも前記入力信号用差動増幅器が前記入力信号を
出力し且つ前記基準電圧用差動増幅器に前記バイアス電
圧が印加されているときにはオンし、前記基準電圧用差
動増幅器が前記２つの出力を出力し且つ前記入力信号用
差動増幅器に前記バイアス電圧が印加されているときに
はオフする第３スイッチと、その一端が前記バイアス電
圧を発生させるバイアス電圧発生回路に接続され、その
他端が前記第７結合容量の前記他端に接続されており、
しかも前記入力信号用差動増幅器が前記入力信号を出力
し且つ前記基準電圧用差動増幅器に前記バイアス電圧が
印加されているときにはオンし、前記基準電圧用差動増
幅器が前記２つの出力を出力し且つ前記入力信号用差動
増幅器に前記バイアス電圧が印加されているときにはオ
フする第４スイッチとを備えており、前記第５乃至第８
結合容量の各容量値は等しい。
【００３９】請求項８に係る発明では、各ステージ毎
に、差動形式の２つの入力信号を所定のビット数でＡ／
Ｄ変換し且つそのＡ／Ｄ変換結果をＤ／Ａ変換して出力
するＡ／Ｄコンバータブロックを有し、当該Ａ／Ｄコン
バータブロック内のラダー抵抗の特定の２点の基準タッ
プ電圧を次のステージに基準電圧として送信するパイプ
ライン型Ａ／Ｄコンバータにおいて、最終のステージの
手前のステージから前記最終のステージへの経路間に、
前記最終のステージの手前のステージから送信される前
記入力信号の一方と、前記最終のステージの手前のステ
ージから前記Ａ／Ｄコンバータブロックが出力する２つ
のＤ／Ａ出力信号と、バイアス電圧と、前記基準タップ
電圧の一方とを選択的に出力する第１スイッチと、前記
最終のステージの手前のステージから送信される前記入
力信号の他方と、前記最終のステージの手前のステージ
から前記Ａ／Ｄコンバータブロックが出力する２つのＤ
／Ａ出力信号と、バイアス電圧と、前記基準タップ電圧
の他方とを選択的に出力する第２スイッチと、前記第１
スイッチの出力にその一端が接続され、前記第１スイッ
チから前記入力信号の一方が出力されるのに同期してそ
の他端には前記バイアス電圧が印加される結合容量と、
前記第２スイッチの出力にその一端が接続され、前記第
２スイッチから前記入力信号の他方が出力されるのに同
期してその他端には前記バイアス電圧が印加される別の
結合容量と、前記結合容量の他端にその入力の一方が接
続され、前記別の結合容量の他端にその入力の他方が接
続されており、その２つの出力が前記最終のステージの
前記Ａ／Ｄコンバータブロックの前記入力信号として印
加される差動増幅器とを備えている。ここで、前記差動
形式の２つの入力信号、前記Ａ／Ｄコンバータブロック
が出力する前記２つのＤ／Ａ出力信号、及び前記差動増
幅器の前記２つの出力の各々は、バランス伝送における
一つの電圧を生成するための２つとして規定されてい
る。
に、差動形式の２つの入力信号を所定のビット数でＡ／
Ｄ変換し且つそのＡ／Ｄ変換結果をＤ／Ａ変換して出力
するＡ／Ｄコンバータブロックを有し、当該Ａ／Ｄコン
バータブロック内のラダー抵抗の特定の２点の基準タッ
プ電圧を次のステージに基準電圧として送信するパイプ
ライン型Ａ／Ｄコンバータにおいて、最終のステージの
手前のステージから前記最終のステージへの経路間に、
前記最終のステージの手前のステージから送信される前
記入力信号の一方と、前記最終のステージの手前のステ
ージから前記Ａ／Ｄコンバータブロックが出力する２つ
のＤ／Ａ出力信号と、バイアス電圧と、前記基準タップ
電圧の一方とを選択的に出力する第１スイッチと、前記
最終のステージの手前のステージから送信される前記入
力信号の他方と、前記最終のステージの手前のステージ
から前記Ａ／Ｄコンバータブロックが出力する２つのＤ
／Ａ出力信号と、バイアス電圧と、前記基準タップ電圧
の他方とを選択的に出力する第２スイッチと、前記第１
スイッチの出力にその一端が接続され、前記第１スイッ
チから前記入力信号の一方が出力されるのに同期してそ
の他端には前記バイアス電圧が印加される結合容量と、
前記第２スイッチの出力にその一端が接続され、前記第
２スイッチから前記入力信号の他方が出力されるのに同
期してその他端には前記バイアス電圧が印加される別の
結合容量と、前記結合容量の他端にその入力の一方が接
続され、前記別の結合容量の他端にその入力の他方が接
続されており、その２つの出力が前記最終のステージの
前記Ａ／Ｄコンバータブロックの前記入力信号として印
加される差動増幅器とを備えている。ここで、前記差動
形式の２つの入力信号、前記Ａ／Ｄコンバータブロック
が出力する前記２つのＤ／Ａ出力信号、及び前記差動増
幅器の前記２つの出力の各々は、バランス伝送における
一つの電圧を生成するための２つとして規定されてい
る。
【００４０】
【作用】請求項１に係る発明では、あるステージのＡ／
Ｄコンバータブロックは、入力した入力信号をサンプル
すると共に、それと同じタイミングで、入力信号用Ｓ／
Ｈ・減算手段は上記入力信号をサンプルする。このと
き、基準電圧用Ｓ／Ｈ手段はホールド動作の状態にあ
り、２つのタップ電圧を基準電圧用差動増幅手段へ出力
している。その結果、基準電圧用差動増幅手段は、上記
２つのタップ電圧の差分を増幅して得られる２つの出力
を、次のステージのＡ／Ｄコンバータブロックの基準電
圧として当該Ａ／Ｄコンバータブロックへ印加する。
Ｄコンバータブロックは、入力した入力信号をサンプル
すると共に、それと同じタイミングで、入力信号用Ｓ／
Ｈ・減算手段は上記入力信号をサンプルする。このと
き、基準電圧用Ｓ／Ｈ手段はホールド動作の状態にあ
り、２つのタップ電圧を基準電圧用差動増幅手段へ出力
している。その結果、基準電圧用差動増幅手段は、上記
２つのタップ電圧の差分を増幅して得られる２つの出力
を、次のステージのＡ／Ｄコンバータブロックの基準電
圧として当該Ａ／Ｄコンバータブロックへ印加する。
【００４１】その後、あるステージのＡ／Ｄコンバータ
ブロックは入力信号のＡ／Ｄ変換を行い、そのＤ／Ａ出
力をホールド動作時にある入力信号用Ｓ／Ｈ・減算手段
へ出力する。その結果、入力信号用Ｓ／Ｈ・減算手段
は、サンプルした入力信号と上記Ｄ／Ａ出力との減算結
果を求め、それを入力信号用差動増幅器に出力する。入
力信号用差動増幅器は、それを受けて２つの減算結果と
の差分を増幅し、得られたその２つの出力を次のステー
ジのＡ／Ｄコンバータブロックの入力信号として出力す
る。他方、基準電圧用Ｓ／Ｈ手段は、サンプル動作時に
ある。
ブロックは入力信号のＡ／Ｄ変換を行い、そのＤ／Ａ出
力をホールド動作時にある入力信号用Ｓ／Ｈ・減算手段
へ出力する。その結果、入力信号用Ｓ／Ｈ・減算手段
は、サンプルした入力信号と上記Ｄ／Ａ出力との減算結
果を求め、それを入力信号用差動増幅器に出力する。入
力信号用差動増幅器は、それを受けて２つの減算結果と
の差分を増幅し、得られたその２つの出力を次のステー
ジのＡ／Ｄコンバータブロックの入力信号として出力す
る。他方、基準電圧用Ｓ／Ｈ手段は、サンプル動作時に
ある。
【００４２】請求項２に係る発明では、（タップ電圧）
−（ラダー抵抗の両端にそれぞれ印加される２つの基準
電圧の中間値）で与えられる電位差は１ＬＳＢに相当し
ている。
−（ラダー抵抗の両端にそれぞれ印加される２つの基準
電圧の中間値）で与えられる電位差は１ＬＳＢに相当し
ている。
【００４３】請求項３に係る発明では、最初のステージ
のＡ／Ｄコンバータブロックは、入力したアナログ入力
信号をサンプルすると共に、それと同じタイミングで、
別の入力信号用Ｓ／Ｈ・減算手段は上記アナログ入力信
号をサンプルする。このとき、別の基準電圧用Ｓ／Ｈ手
段はホールド動作の状態にあり、最初のステージのＡ／
Ｄコンバータブロックに於ける２つのタップ電圧を別の
基準電圧用差動増幅手段へ出力している。その結果、別
の基準電圧用差動増幅手段は、上記２つのタップ電圧の
差分を増幅して得られる２つの出力を、次の２番目のス
テージのＡ／Ｄコンバータブロックの基準電圧として当
該Ａ／Ｄコンバータブロックへ印加する。
のＡ／Ｄコンバータブロックは、入力したアナログ入力
信号をサンプルすると共に、それと同じタイミングで、
別の入力信号用Ｓ／Ｈ・減算手段は上記アナログ入力信
号をサンプルする。このとき、別の基準電圧用Ｓ／Ｈ手
段はホールド動作の状態にあり、最初のステージのＡ／
Ｄコンバータブロックに於ける２つのタップ電圧を別の
基準電圧用差動増幅手段へ出力している。その結果、別
の基準電圧用差動増幅手段は、上記２つのタップ電圧の
差分を増幅して得られる２つの出力を、次の２番目のス
テージのＡ／Ｄコンバータブロックの基準電圧として当
該Ａ／Ｄコンバータブロックへ印加する。
【００４４】その後、最初のステージのＡ／Ｄコンバー
タブロックはアナログ入力信号のＡ／Ｄ変換を行い、そ
のＤ／Ａ出力をホールド動作時にある別の入力信号用Ｓ
／Ｈ・減算手段へ出力する。その結果、別の入力信号用
Ｓ／Ｈ・減算手段は、サンプルしたアナログ入力信号と
上記Ｄ／Ａ出力との減算結果を求め、それを別の入力信
号用差動増幅器に出力する。別の入力信号用差動増幅器
は、それを受けて２つの減算結果との差分を増幅し、得
られたその２つの出力を次の２番目のステージのＡ／Ｄ
コンバータブロックの入力信号として出力する。他方、
別の基準電圧用Ｓ／Ｈ手段は、この時サンプル動作状態
にある。
タブロックはアナログ入力信号のＡ／Ｄ変換を行い、そ
のＤ／Ａ出力をホールド動作時にある別の入力信号用Ｓ
／Ｈ・減算手段へ出力する。その結果、別の入力信号用
Ｓ／Ｈ・減算手段は、サンプルしたアナログ入力信号と
上記Ｄ／Ａ出力との減算結果を求め、それを別の入力信
号用差動増幅器に出力する。別の入力信号用差動増幅器
は、それを受けて２つの減算結果との差分を増幅し、得
られたその２つの出力を次の２番目のステージのＡ／Ｄ
コンバータブロックの入力信号として出力する。他方、
別の基準電圧用Ｓ／Ｈ手段は、この時サンプル動作状態
にある。
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】請求項４に係る発明では、最初のステージ
のＡ／Ｄコンバータブロックのサンプル時には、同一の
タイミングで、第１及び第２Ｓ／Ｈ・減算手段は、それ
ぞれアナログ入力信号及び中間基準タップ電圧をサンプ
ルしている。そして、このときの差動増幅手段の２つの
入力には、共に所定の電圧値が印加されている。次に、
Ａ／ＤコンバータブロックがＤ／Ａ変換結果を出力する
ホールド時には、第１Ｓ／Ｈ・減算手段は、アナログ入
力信号のサンプリング値から最初のステージのＡ／Ｄコ
ンバータブロックが出力するＤ／Ａ出力だけ変化した分
を所定の電圧値から減算した電圧値を差動増幅手段に入
力する一方、第２Ｓ／Ｈ・減算手段が差動増幅手段に入
力する電圧値は上記所定の電圧値のままである。従っ
て、差動増幅手段の完全な同相入力が実現され、当該差
動増幅手段は正確に差動入力信号を２番目のステージの
Ａ／Ｄコンバータブロックの入力信号として出力する。
のＡ／Ｄコンバータブロックのサンプル時には、同一の
タイミングで、第１及び第２Ｓ／Ｈ・減算手段は、それ
ぞれアナログ入力信号及び中間基準タップ電圧をサンプ
ルしている。そして、このときの差動増幅手段の２つの
入力には、共に所定の電圧値が印加されている。次に、
Ａ／ＤコンバータブロックがＤ／Ａ変換結果を出力する
ホールド時には、第１Ｓ／Ｈ・減算手段は、アナログ入
力信号のサンプリング値から最初のステージのＡ／Ｄコ
ンバータブロックが出力するＤ／Ａ出力だけ変化した分
を所定の電圧値から減算した電圧値を差動増幅手段に入
力する一方、第２Ｓ／Ｈ・減算手段が差動増幅手段に入
力する電圧値は上記所定の電圧値のままである。従っ
て、差動増幅手段の完全な同相入力が実現され、当該差
動増幅手段は正確に差動入力信号を２番目のステージの
Ａ／Ｄコンバータブロックの入力信号として出力する。
【００５３】請求項５に係る発明では、各電圧比較器内
のアンプに印加される同相成分が同一となるため、各電
圧比較器は正確に大小関係を比較する。
のアンプに印加される同相成分が同一となるため、各電
圧比較器は正確に大小関係を比較する。
【００５４】請求項６に係る発明では、第１及び第２ス
イッチがオンしているときには、第１及び第４結合容量
はそれぞれ、共に入力信号用差動増幅器に於けるオフセ
ット電圧を含んだ入力信号用差動増幅器の一方の出力及
び他方の出力を充電し、第２及び第３結合容量はそれぞ
れ、基準電圧用差動増幅器に於けるオフセット電圧が印
加されたラダー抵抗に於ける、別の所定のタップ電圧及
び所定のタップ電圧を充電している。その後、第１及び
第２スイッチがオフすると、第１及び第４結合容量には
入力信号用差動増幅器に於けるオフセット電圧が印加さ
れ、第２及び第３結合容量には、それぞれ基準電圧用差
動増幅器に於けるオフセット電圧を含んだ２つの出力が
印加されたラダー抵抗に於ける、別の所定のタップ電圧
及び所定のタップ電圧が印加される。そして、電圧比較
器は、第１及び第２結合容量の一端から印加される電圧
と第３及び第４結合容量の一端から印加される電圧との
差動比較を行う。これにより、入力信号用差動増幅器と
基準電圧用差動増幅器の双方のオフセット電圧はキャン
セルされる。
イッチがオンしているときには、第１及び第４結合容量
はそれぞれ、共に入力信号用差動増幅器に於けるオフセ
ット電圧を含んだ入力信号用差動増幅器の一方の出力及
び他方の出力を充電し、第２及び第３結合容量はそれぞ
れ、基準電圧用差動増幅器に於けるオフセット電圧が印
加されたラダー抵抗に於ける、別の所定のタップ電圧及
び所定のタップ電圧を充電している。その後、第１及び
第２スイッチがオフすると、第１及び第４結合容量には
入力信号用差動増幅器に於けるオフセット電圧が印加さ
れ、第２及び第３結合容量には、それぞれ基準電圧用差
動増幅器に於けるオフセット電圧を含んだ２つの出力が
印加されたラダー抵抗に於ける、別の所定のタップ電圧
及び所定のタップ電圧が印加される。そして、電圧比較
器は、第１及び第２結合容量の一端から印加される電圧
と第３及び第４結合容量の一端から印加される電圧との
差動比較を行う。これにより、入力信号用差動増幅器と
基準電圧用差動増幅器の双方のオフセット電圧はキャン
セルされる。
【００５５】請求項７に係る発明では、第５〜第８結合
容量は、何れもサンプルホールドとして機能すると共
に、減算器としても機能するため、次のステップへの経
路上の入力信号用差動増幅器は、その差動機能によっ
て、前ステップから当該ステップへの経路上の入力信号
用差動増幅器と基準電圧用差動増幅器のオフセット電圧
をキャンセルする。
容量は、何れもサンプルホールドとして機能すると共
に、減算器としても機能するため、次のステップへの経
路上の入力信号用差動増幅器は、その差動機能によっ
て、前ステップから当該ステップへの経路上の入力信号
用差動増幅器と基準電圧用差動増幅器のオフセット電圧
をキャンセルする。
【００５６】請求項８に係る発明では、第１スイッチと
第２スイッチと結合容量と別の結合容量と差動増幅器と
が、差動入力信号と差動基準電圧とを最終のステージの
Ａ／Ｄコンバータブロックへ送信するためのサンプルホ
ールド回路と減算回路として機能する。
第２スイッチと結合容量と別の結合容量と差動増幅器と
が、差動入力信号と差動基準電圧とを最終のステージの
Ａ／Ｄコンバータブロックへ送信するためのサンプルホ
ールド回路と減算回路として機能する。
【００５７】
（実施例１）本発明の実施例１に係るパイプライン型Ａ
／Ｄコンバータの全体構成を、図１〜図４に示す。特
に、図１は、パイプライン型Ａ／Ｄコンバータが図２，
図３，図４で表わした各部から成立していることを示す
ものである。これらの図中において、Ａ／Ｄ１，Ａ／Ｄ
２，Ａ／Ｄ３，Ａ／Ｄ４は、それぞれ本パイプライン型
Ａ／Ｄコンバータを構成する１段目、２段目、３段目、
４段目のＡ／Ｄコンバータブロックである。この場合、
各Ａ／Ｄコンバータブロック（Ａ／Ｄ１〜Ａ／Ｄ４）
は、それぞれ、差動入力信号と差動基準電圧との比較を
行ってＡ／Ｄ変換を行うブロックであり、４ビット，３
ビット，３ビット，３ビットのＡ／Ｄ変換結果（２８，
２９），（３０，３１），（３５，３６），（４５，４
６）を出力する。
／Ｄコンバータの全体構成を、図１〜図４に示す。特
に、図１は、パイプライン型Ａ／Ｄコンバータが図２，
図３，図４で表わした各部から成立していることを示す
ものである。これらの図中において、Ａ／Ｄ１，Ａ／Ｄ
２，Ａ／Ｄ３，Ａ／Ｄ４は、それぞれ本パイプライン型
Ａ／Ｄコンバータを構成する１段目、２段目、３段目、
４段目のＡ／Ｄコンバータブロックである。この場合、
各Ａ／Ｄコンバータブロック（Ａ／Ｄ１〜Ａ／Ｄ４）
は、それぞれ、差動入力信号と差動基準電圧との比較を
行ってＡ／Ｄ変換を行うブロックであり、４ビット，３
ビット，３ビット，３ビットのＡ／Ｄ変換結果（２８，
２９），（３０，３１），（３５，３６），（４５，４
６）を出力する。
【００５８】特に、初段（第１ステージ）のＡ／Ｄコン
バータブロックＡ／Ｄ１では、その差動入力信号とは、
アナログ入力信号Vinと中間基準電圧VRMとの差分信号に
あたり、その差動基準電圧とは、外部から入力される基
準電圧の上限値VRTと下限値VRBとをそれぞれ一端の電圧
値とするラダー抵抗における、２つのタップ電圧の差分
電圧にあたる。そして、上記中間基準電圧VRBは、VRM＝
（VRT＋VRB）／２の関係で与えられる。以後、上記VRT
及びVRBや各タップ電圧を、単に基準電圧又は基準タッ
プ電圧とも称する。
バータブロックＡ／Ｄ１では、その差動入力信号とは、
アナログ入力信号Vinと中間基準電圧VRMとの差分信号に
あたり、その差動基準電圧とは、外部から入力される基
準電圧の上限値VRTと下限値VRBとをそれぞれ一端の電圧
値とするラダー抵抗における、２つのタップ電圧の差分
電圧にあたる。そして、上記中間基準電圧VRBは、VRM＝
（VRT＋VRB）／２の関係で与えられる。以後、上記VRT
及びVRBや各タップ電圧を、単に基準電圧又は基準タッ
プ電圧とも称する。
【００５９】以上のように、この実施例１及び以後の各
実施例においても、アナログ入力信号Vinはシングルエ
ンドの信号であるので、差動入力形式のＡ／Ｄコンバー
タを実現するために、アナログ入力信号Vinに対応する
アナログ信号として、中間基準電圧VRMを第１ステージ
のＡ／ＤコンバータブロックＡ／Ｄ１に入力している。
実施例においても、アナログ入力信号Vinはシングルエ
ンドの信号であるので、差動入力形式のＡ／Ｄコンバー
タを実現するために、アナログ入力信号Vinに対応する
アナログ信号として、中間基準電圧VRMを第１ステージ
のＡ／ＤコンバータブロックＡ／Ｄ１に入力している。
【００６０】ロジック部２７Ｌは、各段のＡ／Ｄコンバ
ータブロックのディジタル出力（２８，２９），（３
０，３１），（３５，３６），（４５，４６）を加算
し、更にエラー補正やタイミング調整を行って１０ビッ
トのディジタル出力ＯＵＴを出力する。
ータブロックのディジタル出力（２８，２９），（３
０，３１），（３５，３６），（４５，４６）を加算
し、更にエラー補正やタイミング調整を行って１０ビッ
トのディジタル出力ＯＵＴを出力する。
【００６１】ここで、図５に示すように、４ビットのデ
ィジタル出力（２８，２９）のうちの１桁の値は、次段
のＡ／ＤコンバータブロックＡ／Ｄ２によって重複して
求められる。これにより、ディジタル出力（２８，２
９）の最下位ビットの値は、たとえ誤差を含んでいて
も、次段の３ビットのディジタル出力（３０，３１）の
最上位ビットの値によって補正される。ディジタル出力
（３０．３１）とディジタル出力（３５，３６）、ディ
ジタル出力（３５，３６）とディジタル出力（４５，４
６）との関係もまた同様である。ここでは、このような
ディジタル加算を行うことにより、ロジック部２７Ｌ
は、１０ビットのディジタル出力ＯＵＴを発生させるの
である。
ィジタル出力（２８，２９）のうちの１桁の値は、次段
のＡ／ＤコンバータブロックＡ／Ｄ２によって重複して
求められる。これにより、ディジタル出力（２８，２
９）の最下位ビットの値は、たとえ誤差を含んでいて
も、次段の３ビットのディジタル出力（３０，３１）の
最上位ビットの値によって補正される。ディジタル出力
（３０．３１）とディジタル出力（３５，３６）、ディ
ジタル出力（３５，３６）とディジタル出力（４５，４
６）との関係もまた同様である。ここでは、このような
ディジタル加算を行うことにより、ロジック部２７Ｌ
は、１０ビットのディジタル出力ＯＵＴを発生させるの
である。
【００６２】図１〜図４において、１はアナログ入力信
号経路であり、２は中間基準電圧経路であり、３及び４
はＤ／Ａ出力の経路であり、５及び６はラダー抵抗の特
定の２つのノードよりそれぞれ引き出されたタップ電圧
を伝える基準電圧経路である。１及び２を、入力信号経
路と総称する。
号経路であり、２は中間基準電圧経路であり、３及び４
はＤ／Ａ出力の経路であり、５及び６はラダー抵抗の特
定の２つのノードよりそれぞれ引き出されたタップ電圧
を伝える基準電圧経路である。１及び２を、入力信号経
路と総称する。
【００６３】また、SH1/SUBT1,SH2/SUBT2,SH3/SUBT3
は、それぞれ１段目から２段目、２段目から３段目、３
段目から４段目へと減算信号を伝達するＳ／Ｈ回路であ
り、減算回路としても機能する（入力信号用Ｓ／Ｈ・減
算回路）。Ｓ／Ｈ・減算回路SH1/SUBT1は、第１のＳ／
Ｈ・減算部７、第２のＳ／Ｈ・減算部８を有する。この
内、第１のＳ／Ｈ・減算部７は、アナログ入力信号Vin
をＡ／ＤコンバータブロックＡ／Ｄ１と同一のタイミン
グでサンプルホールドし、アナログ入力信号VinとＤ／
Ａ出力経路３上のＤ／Ａ出力値との減算結果を求める部
分であり、第２のＳ／Ｈ・減算部８は、ラダータップの
特定の２つのタップ電圧を上記サンプルホールドと相補
的なタイミングでサンプルホールドし、そのホールド値
とＤ／Ａ出力経路４上のＤ／Ａ出力値との減算結果を求
める部分である。両部７，８は、同一回路定数を用いた
同一の回路構成からなる。同様に、SH2/SUBT2及びSH3/S
UBT3も、それぞれ第１のＳ／Ｈ・減算部２１，２１ａ
と、第２のＳ／Ｈ・減算部２２，２１ｂとを有する。
は、それぞれ１段目から２段目、２段目から３段目、３
段目から４段目へと減算信号を伝達するＳ／Ｈ回路であ
り、減算回路としても機能する（入力信号用Ｓ／Ｈ・減
算回路）。Ｓ／Ｈ・減算回路SH1/SUBT1は、第１のＳ／
Ｈ・減算部７、第２のＳ／Ｈ・減算部８を有する。この
内、第１のＳ／Ｈ・減算部７は、アナログ入力信号Vin
をＡ／ＤコンバータブロックＡ／Ｄ１と同一のタイミン
グでサンプルホールドし、アナログ入力信号VinとＤ／
Ａ出力経路３上のＤ／Ａ出力値との減算結果を求める部
分であり、第２のＳ／Ｈ・減算部８は、ラダータップの
特定の２つのタップ電圧を上記サンプルホールドと相補
的なタイミングでサンプルホールドし、そのホールド値
とＤ／Ａ出力経路４上のＤ／Ａ出力値との減算結果を求
める部分である。両部７，８は、同一回路定数を用いた
同一の回路構成からなる。同様に、SH2/SUBT2及びSH3/S
UBT3も、それぞれ第１のＳ／Ｈ・減算部２１，２１ａ
と、第２のＳ／Ｈ・減算部２２，２１ｂとを有する。
【００６４】又、SHR1,SHR2,SHR3は、それぞれ、１段目
から２段目、２段目から３段目、３段目から４段目へ基
準電圧を伝達するＳ／Ｈ回路であり、同じく減算機能を
有しており、上述したSH1/SUBT1〜SH3/SUBT3と同一の回
路定数からなる同一の回路構成を有する（基準電圧用Ｓ
／Ｈ回路）。
から２段目、２段目から３段目、３段目から４段目へ基
準電圧を伝達するＳ／Ｈ回路であり、同じく減算機能を
有しており、上述したSH1/SUBT1〜SH3/SUBT3と同一の回
路定数からなる同一の回路構成を有する（基準電圧用Ｓ
／Ｈ回路）。
【００６５】また、図６は、図２に示した初段のＡ／Ｄ
コンバータブロックＡ／Ｄ１の内部構成を示す回路図で
ある。但し、図示の簡略化のために、本来は４ビットの
Ａ／Ｄコンバータブロックであるのを３ビットのＡ／Ｄ
コンバータブロックとして表わしている。
コンバータブロックＡ／Ｄ１の内部構成を示す回路図で
ある。但し、図示の簡略化のために、本来は４ビットの
Ａ／Ｄコンバータブロックであるのを３ビットのＡ／Ｄ
コンバータブロックとして表わしている。
【００６６】同図に示す通り、同ブロックＡ／Ｄ１は、
中間基準電圧VRMを中間値とし、基準電圧VRB、VRTを各
々ボトム値、トップ値とするラダー抵抗における１６個
のタップ電圧（V8B〜V1B，V8〜V1）の内の８個のタップ
電圧（V7B，V5B，V3B，V1B，V1，V3，V5，V7）のそれぞ
れに対応して、８つの電圧比較部を有している。各電圧
比較部は、２つの結合容量Cc、同一のクロックによりオ
ン・オフされる２つのスイッチＳ２，別の同一のクロッ
クによりオン・オフされる２つのスイッチＳ３，更に別
の同一のクロックによりオン・オフされる２つのスイッ
チＳ４，１つの電圧比較器用差動増幅器４９（以後、比
較器と称す）を有している。
中間基準電圧VRMを中間値とし、基準電圧VRB、VRTを各
々ボトム値、トップ値とするラダー抵抗における１６個
のタップ電圧（V8B〜V1B，V8〜V1）の内の８個のタップ
電圧（V7B，V5B，V3B，V1B，V1，V3，V5，V7）のそれぞ
れに対応して、８つの電圧比較部を有している。各電圧
比較部は、２つの結合容量Cc、同一のクロックによりオ
ン・オフされる２つのスイッチＳ２，別の同一のクロッ
クによりオン・オフされる２つのスイッチＳ３，更に別
の同一のクロックによりオン・オフされる２つのスイッ
チＳ４，１つの電圧比較器用差動増幅器４９（以後、比
較器と称す）を有している。
【００６７】スイッチＳ２とＳ４の各クロックは同相で
あり、スイッチＳ３のクロックは、スイッチＳ２のクロ
ックとは逆相の関係にある。従って、スイッチＳ２とＳ
４とが同時にオンし、スイッチＳ３がオフすると、比較
器４９は自己バイアスされると共に、一方の結合容量Cc
にアナログ入力信号Vinが充電され、他方の結合容量に
中間基準電圧VRMが充電される。
あり、スイッチＳ３のクロックは、スイッチＳ２のクロ
ックとは逆相の関係にある。従って、スイッチＳ２とＳ
４とが同時にオンし、スイッチＳ３がオフすると、比較
器４９は自己バイアスされると共に、一方の結合容量Cc
にアナログ入力信号Vinが充電され、他方の結合容量に
中間基準電圧VRMが充電される。
【００６８】次に、スイッチＳ２とＳ４とがオフし、同
時にスイッチＳ３がオンすると、上記一方の結合容量の
入力端子には対応するタップ電圧が印加され、上記他方
の結合容量の入力端子には上記タップ電圧に対応したタ
ップ電圧が印加される。
時にスイッチＳ３がオンすると、上記一方の結合容量の
入力端子には対応するタップ電圧が印加され、上記他方
の結合容量の入力端子には上記タップ電圧に対応したタ
ップ電圧が印加される。
【００６９】例えば、タップ電圧Ｖ７における電圧比較
部についてみると、そこにおける比較器４９は、その一
方の入力端に印加されたアナログ入力信号Vinとタップ
電圧Ｖ７との減算値と、他方の入力部に印加された基準
電圧VRMとタップ電圧V7Bとの減算結果との差分を算出す
る。つまり、同比較器４９は、（アナログ入力信号Vin
−VRM）と（V7-V7B）との大小関係を求める。
部についてみると、そこにおける比較器４９は、その一
方の入力端に印加されたアナログ入力信号Vinとタップ
電圧Ｖ７との減算値と、他方の入力部に印加された基準
電圧VRMとタップ電圧V7Bとの減算結果との差分を算出す
る。つまり、同比較器４９は、（アナログ入力信号Vin
−VRM）と（V7-V7B）との大小関係を求める。
【００７０】４７、４８は、共に３ビットのエンコーダ
である。
である。
【００７１】上記ラダー抵抗におけるタップ電圧V2及び
V2Bのノードからは、それぞれ基準電圧経路５及び６が
引き出される。従って、（V2-VRM）及び（VRM-V2B）
は、共に０．５ＬＳＢにあたる電圧値に相当している。
V2Bのノードからは、それぞれ基準電圧経路５及び６が
引き出される。従って、（V2-VRM）及び（VRM-V2B）
は、共に０．５ＬＳＢにあたる電圧値に相当している。
【００７２】又、２つのスイッチＳＡ１と８つのスイッ
チＳＡ２とは、本ブロックＡ／Ｄ１におけるＡ／Ｄ変換
の結果、特定されたタップ電圧をＤ／Ａ出力としてＤ／
Ａ出力経路３，４へ出力するためのスイッチである。
チＳＡ２とは、本ブロックＡ／Ｄ１におけるＡ／Ｄ変換
の結果、特定されたタップ電圧をＤ／Ａ出力としてＤ／
Ａ出力経路３，４へ出力するためのスイッチである。
【００７３】図７は、２段目のＡ／Ｄコンバータブロッ
クＡ／Ｄ２の内部構成を示す回路であり、差動増幅器DI
FF11の出力信号１３，１４が同ブロック内でラダー抵抗
を介してつながれている点を除いては、同ブロックＡ／
Ｄ２の構成と動作とは、前述した初段のＡ／Ｄコンバー
タブロックＡ／Ｄ１のそれと同一である。従って、スイ
ッチＳ２２，Ｓ２３，Ｓ１４は、それぞれ図６のスイッ
チＳ２，Ｓ３，Ｓ４に対応するものである。５０，５１
は、共に３ビットのエンコーダである。
クＡ／Ｄ２の内部構成を示す回路であり、差動増幅器DI
FF11の出力信号１３，１４が同ブロック内でラダー抵抗
を介してつながれている点を除いては、同ブロックＡ／
Ｄ２の構成と動作とは、前述した初段のＡ／Ｄコンバー
タブロックＡ／Ｄ１のそれと同一である。従って、スイ
ッチＳ２２，Ｓ２３，Ｓ１４は、それぞれ図６のスイッ
チＳ２，Ｓ３，Ｓ４に対応するものである。５０，５１
は、共に３ビットのエンコーダである。
【００７４】尚、３段目のＡ／ＤコンバータブロックＡ
／Ｄ３は、２段目のＡ／ＤコンバータブロックＡ／Ｄ２
と同一構成である。
／Ｄ３は、２段目のＡ／ＤコンバータブロックＡ／Ｄ２
と同一構成である。
【００７５】更に、図８は、４段目のＡ／Ｄコンバータ
ブロックＡ／Ｄ４の内部構成を示しており、同じく前述
のＡ／Ｄ１と同様の動作を行う。図８中、５２，５３も
また、３ビットのエンコーダである。
ブロックＡ／Ｄ４の内部構成を示しており、同じく前述
のＡ／Ｄ１と同様の動作を行う。図８中、５２，５３も
また、３ビットのエンコーダである。
【００７６】図９は、初段のSH1/SUBT1の内部構成を示
すものであり、２つの結合容量Cc1とCc2とは、共に結合
容量Ccと等しい容量値を有する（Cc1＝Cc2＝Cc）。
すものであり、２つの結合容量Cc1とCc2とは、共に結合
容量Ccと等しい容量値を有する（Cc1＝Cc2＝Cc）。
【００７７】スイッチＳ１のクロックとスイッチＳ６の
クロックとは同相関係にあり、従って、スイッチＳ１と
スイッチＳ６とが同時にオンすると、結合容量Cc1，Cc2
の出力端子には共にバイアス電圧Ｖｂが印加され、結合
容量Cc１の入力端子にはアナログ入力信号Vinが印加さ
れ、他方の結合容量Cc２の入力端子には基準電圧VRMが
印加される。
クロックとは同相関係にあり、従って、スイッチＳ１と
スイッチＳ６とが同時にオンすると、結合容量Cc1，Cc2
の出力端子には共にバイアス電圧Ｖｂが印加され、結合
容量Cc１の入力端子にはアナログ入力信号Vinが印加さ
れ、他方の結合容量Cc２の入力端子には基準電圧VRMが
印加される。
【００７８】２段目のSH2/SUBT2と３段目のSH3/SUBT3も
また、図９と同様の構成を有する。
また、図９と同様の構成を有する。
【００７９】図１０は、１段目のＳ／Ｈ回路SHR1の内部
構成を示す図であり、結合容量Cc3，Cc4もまた、共に結
合容量Ccに等しい容量値を有する（Cc3＝Cc4＝Cc）。ス
イッチＳ８，Ｓ９の両クロックは同相関係にあり、スイ
ッチＳ７のクロックは、スイッチＳ８のクロックに対し
て逆相関係にある。
構成を示す図であり、結合容量Cc3，Cc4もまた、共に結
合容量Ccに等しい容量値を有する（Cc3＝Cc4＝Cc）。ス
イッチＳ８，Ｓ９の両クロックは同相関係にあり、スイ
ッチＳ７のクロックは、スイッチＳ８のクロックに対し
て逆相関係にある。
【００８０】図１１は、２段目のＳ／Ｈ回路SHR2の内部
構成を示す図であり、スイッチＳ１７，Ｓ１１７はそれ
ぞれスイッチＳ９，Ｓ８に対応しており、スイッチＳ１
１８はスイッチＳ７に対応している。３段目のＳ／Ｈ回
路SHR３もまた、図１１と同一の構成を有する。
構成を示す図であり、スイッチＳ１７，Ｓ１１７はそれ
ぞれスイッチＳ９，Ｓ８に対応しており、スイッチＳ１
１８はスイッチＳ７に対応している。３段目のＳ／Ｈ回
路SHR３もまた、図１１と同一の構成を有する。
【００８１】上記の通り、SH1/SUBT1〜SH3/SUBT3及びSH
R1〜SHR３は、結合容量Ccとスイッチ回路とから構成さ
れており、入力信号、基準電圧は、各々差動化して相補
信号として供給されている。但し、基準電圧側は、その
同相分の電圧を減算する形にしている。即ち、１段目の
Ｓ／Ｈ回路SHR1では、VRMが上記同相分の電圧であり、
２段目のSHR2及び３段目のSHR3では、共にＶｂ２が上記
同相分の電圧である。
R1〜SHR３は、結合容量Ccとスイッチ回路とから構成さ
れており、入力信号、基準電圧は、各々差動化して相補
信号として供給されている。但し、基準電圧側は、その
同相分の電圧を減算する形にしている。即ち、１段目の
Ｓ／Ｈ回路SHR1では、VRMが上記同相分の電圧であり、
２段目のSHR2及び３段目のSHR3では、共にＶｂ２が上記
同相分の電圧である。
【００８２】また、SH1/SUBT1やSHR１等における結合容
量の出力側のバイアス電圧ｖｂは、各段のＡ／Ｄコンバ
ータブロックＡ／Ｄ１，Ａ／Ｄ２，Ａ／Ｄ３の内部で用
いられている電圧比較器用差動増幅器４９内の差動増幅
器（図示せず）のオートゼロレベルと一致するように、
同じ回路で構成されたバイアス電圧発生回路ＶｂGENを
有している。
量の出力側のバイアス電圧ｖｂは、各段のＡ／Ｄコンバ
ータブロックＡ／Ｄ１，Ａ／Ｄ２，Ａ／Ｄ３の内部で用
いられている電圧比較器用差動増幅器４９内の差動増幅
器（図示せず）のオートゼロレベルと一致するように、
同じ回路で構成されたバイアス電圧発生回路ＶｂGENを
有している。
【００８３】また、ＤＩＦＦ１１とDIFF12は、それぞ
れ、１段目から２段目へ入力する入力信号（９，１
０）、基準電圧（１１，１２）の差分を求めて増幅する
差動増幅器であり、DIFF21とDIFF22は、２段目から３段
目へ入力する入力信号（２３，２４）用及び基準電圧
（２５，２６）用の差動増幅器であり、DIFF31とDIFF32
は、それぞれ３段目から４段目へ送信する入力信号（３
７，３８）と基準電圧（３９，４０）とを増幅する差動
増幅器である。ここでは、同じ回路特性を持つように、
各差動増幅器DIFF11，DIFF12，DIFF21，DIFF22，DIFF3
1，DIFF32における、各トランジスタサイズや抵抗の方
向は、合わせ込まれている。
れ、１段目から２段目へ入力する入力信号（９，１
０）、基準電圧（１１，１２）の差分を求めて増幅する
差動増幅器であり、DIFF21とDIFF22は、２段目から３段
目へ入力する入力信号（２３，２４）用及び基準電圧
（２５，２６）用の差動増幅器であり、DIFF31とDIFF32
は、それぞれ３段目から４段目へ送信する入力信号（３
７，３８）と基準電圧（３９，４０）とを増幅する差動
増幅器である。ここでは、同じ回路特性を持つように、
各差動増幅器DIFF11，DIFF12，DIFF21，DIFF22，DIFF3
1，DIFF32における、各トランジスタサイズや抵抗の方
向は、合わせ込まれている。
【００８４】以下に、実施例１の動作について述べる。
【００８５】まず、初段のＡ／ＤコンバータブロックＡ
／Ｄ１に、アナログ入力信号Vinを印加する。このと
き、各段のＡ／ＤコンバータブロックＡ／Ｄ１〜Ａ／Ｄ
４は、容量とスイッチとを用いて、２つの電圧を時間的
にずらして印加することで大小関係を判定するチョッパ
形のものを採用しているため、クロック（図示せず）の
あるフェーズでは、図６のスイッチＳ２，Ｓ４がオンし
て、スイッチＳ３がオフする結果、Ａ／Ｄコンバータブ
ロックＡ／Ｄ１内の各電圧比較器用差動増幅器４９は、
アナログ入力信号Vinをサンプルすることになる。同時
に、アナログ入力信号Vinは、アナログ入力経路１を介
してSH1／SUBT1回路に入力される。
／Ｄ１に、アナログ入力信号Vinを印加する。このと
き、各段のＡ／ＤコンバータブロックＡ／Ｄ１〜Ａ／Ｄ
４は、容量とスイッチとを用いて、２つの電圧を時間的
にずらして印加することで大小関係を判定するチョッパ
形のものを採用しているため、クロック（図示せず）の
あるフェーズでは、図６のスイッチＳ２，Ｓ４がオンし
て、スイッチＳ３がオフする結果、Ａ／Ｄコンバータブ
ロックＡ／Ｄ１内の各電圧比較器用差動増幅器４９は、
アナログ入力信号Vinをサンプルすることになる。同時
に、アナログ入力信号Vinは、アナログ入力経路１を介
してSH1／SUBT1回路に入力される。
【００８６】即ち、SH1／SUBT1回路の結合容量Cc１の出
力側端子にはスイッチＳ６を介してバイアス電圧Vbが印
加され、結合容量Cc１の入力側端子はアナログ入力信号
Vinで充電される。
力側端子にはスイッチＳ６を介してバイアス電圧Vbが印
加され、結合容量Cc１の入力側端子はアナログ入力信号
Vinで充電される。
【００８７】次に、クロックが反転して、図９のスイッ
チＳ１，Ｓ６及び図６のスイッチＳ２，Ｓ４がオフし、
逆にスイッチＳ１，Ｓ３がオンした場合、Ａ／Ｄコンバ
ータブロックＡ／Ｄ１のＡ／Ｄ変換の結果が得られ、ア
ナログ入力信号Vinに対応する基準タップ電圧とコード
とが決定される。ここで決まった基準タップ電圧が、そ
れぞれ、対応するスイッチＳＡ１又はＳＡ２とスイッチ
Ｓ１とを介して、前記の結合容量Cc1，Cc2の入力側端子
に印加され、そのときの結合容量Cc1，Cc2の出力側の端
子は、共にオープンにされる。
チＳ１，Ｓ６及び図６のスイッチＳ２，Ｓ４がオフし、
逆にスイッチＳ１，Ｓ３がオンした場合、Ａ／Ｄコンバ
ータブロックＡ／Ｄ１のＡ／Ｄ変換の結果が得られ、ア
ナログ入力信号Vinに対応する基準タップ電圧とコード
とが決定される。ここで決まった基準タップ電圧が、そ
れぞれ、対応するスイッチＳＡ１又はＳＡ２とスイッチ
Ｓ１とを介して、前記の結合容量Cc1，Cc2の入力側端子
に印加され、そのときの結合容量Cc1，Cc2の出力側の端
子は、共にオープンにされる。
【００８８】SH1/SUBT1回路における結合容量Cc1，Cc2
の両端の電圧がこのように変化すると、結合容量Cc1の
出力端子５４の電位の変化は、バイアス電圧Vbから、ア
ナログ入力電圧Vinと中間基準電圧VRMよりも高い電圧値
側の基準タップ電圧とを減算した電位差だけ変化したも
のになる。又、結合容量Cc2の出力端子５５の電位の変
化は、バイアス電位Ｖｂから、中間基準電圧VRMと当該
電圧VRMよりも低い電圧値側の基準タップ電圧とを減算
した電位差だけ変化したものになる。従って、次段の差
動増幅器DIFF1の両入力端子には、それぞれ結合容量Cc
1，Cc2の出力側端子５４，５５の電位変化分のみが印加
される。
の両端の電圧がこのように変化すると、結合容量Cc1の
出力端子５４の電位の変化は、バイアス電圧Vbから、ア
ナログ入力電圧Vinと中間基準電圧VRMよりも高い電圧値
側の基準タップ電圧とを減算した電位差だけ変化したも
のになる。又、結合容量Cc2の出力端子５５の電位の変
化は、バイアス電位Ｖｂから、中間基準電圧VRMと当該
電圧VRMよりも低い電圧値側の基準タップ電圧とを減算
した電位差だけ変化したものになる。従って、次段の差
動増幅器DIFF1の両入力端子には、それぞれ結合容量Cc
1，Cc2の出力側端子５４，５５の電位変化分のみが印加
される。
【００８９】基準電圧側のＳ／Ｈ回路SHR1の動作も入力
信号側と同様であるが、Ａ／ＤコンバータブロックＡ／
Ｄ１内の電圧比較器用差動増幅器４９には入力信号Vi
n，VRMと基準タップ電圧とが交互に印加されるので、こ
のＳ／Ｈ回路SHR1の動作も、電圧比較器用差動増幅器４
９の動作モードに一致するように、入力信号側のSH1/SU
BT1回路の動作と相補的に動作させる。即ち、スイッチ
Ｓ１，Ｓ６がオンし、結合容量Cc1，Cc2が共に充電中
は、スイッチＳ８，Ｓ９はオフし、スイッチＳ７のみが
オンし、その結果、Ｓ／Ｈ回路SHR１の出力端子５６，
５７、従って出力１１，１２の間に１ＬＳＢに等しい、
次段へ送信すべき基準電圧が発生する。逆に、スイッチ
Ｓ１，Ｓ６がオフしているときは、スイッチＳ８，Ｓ９
はオンし、結合容量Cc3，Cc4は充電される。
信号側と同様であるが、Ａ／ＤコンバータブロックＡ／
Ｄ１内の電圧比較器用差動増幅器４９には入力信号Vi
n，VRMと基準タップ電圧とが交互に印加されるので、こ
のＳ／Ｈ回路SHR1の動作も、電圧比較器用差動増幅器４
９の動作モードに一致するように、入力信号側のSH1/SU
BT1回路の動作と相補的に動作させる。即ち、スイッチ
Ｓ１，Ｓ６がオンし、結合容量Cc1，Cc2が共に充電中
は、スイッチＳ８，Ｓ９はオフし、スイッチＳ７のみが
オンし、その結果、Ｓ／Ｈ回路SHR１の出力端子５６，
５７、従って出力１１，１２の間に１ＬＳＢに等しい、
次段へ送信すべき基準電圧が発生する。逆に、スイッチ
Ｓ１，Ｓ６がオフしているときは、スイッチＳ８，Ｓ９
はオンし、結合容量Cc3，Cc4は充電される。
【００９０】２段目以降も、各部は同様に動作する。１
段目及び２段目の各部のタイミングチャートの一例を、
図１２〜図１４に示す。これらの図において、ＣＯＭＰ
１，ＣＯＭＰ２，ＣＯＭＰ３は、各々、初段、２段、３
段目のＡ／ＤコンバータブロックＡ／Ｄ１，Ａ／Ｄ２，
Ａ／Ｄ３内の電圧比較部を示している。以下に示す他の
タイミングチャートでも、この点は同一である。
段目及び２段目の各部のタイミングチャートの一例を、
図１２〜図１４に示す。これらの図において、ＣＯＭＰ
１，ＣＯＭＰ２，ＣＯＭＰ３は、各々、初段、２段、３
段目のＡ／ＤコンバータブロックＡ／Ｄ１，Ａ／Ｄ２，
Ａ／Ｄ３内の電圧比較部を示している。以下に示す他の
タイミングチャートでも、この点は同一である。
【００９１】以上の様に、実施例１のＡ／Ｄコンバータ
では、前段のＡ／Ｄコンバータブロック内のラダー抵抗
中、１ＬＳＢの電位差にあたる特定の２つのノードから
次段の基準電圧のボトムとトップとにあたるタップ電圧
を引き出し、それらを入力信号側の減算結果と共に次段
のＡ／Ｄコンバータブロックへ伝達するという構成を採
用している。このため、入力信号と基準電圧の各伝達経
路が、共に同じ回路定数をもつ同一構成の回路で構成さ
れている。更に、レイアウトに関しても、配置方向を合
わせた隣接配置を行うことによって、素子バラツキを低
減でき、上記二つの経路は、ほとんど同じ特性を持つよ
うに構成できる。しかも、差動入力形式を採用している
ため、スイッチ等に起因したノイズも打ち消されて発生
することはない。
では、前段のＡ／Ｄコンバータブロック内のラダー抵抗
中、１ＬＳＢの電位差にあたる特定の２つのノードから
次段の基準電圧のボトムとトップとにあたるタップ電圧
を引き出し、それらを入力信号側の減算結果と共に次段
のＡ／Ｄコンバータブロックへ伝達するという構成を採
用している。このため、入力信号と基準電圧の各伝達経
路が、共に同じ回路定数をもつ同一構成の回路で構成さ
れている。更に、レイアウトに関しても、配置方向を合
わせた隣接配置を行うことによって、素子バラツキを低
減でき、上記二つの経路は、ほとんど同じ特性を持つよ
うに構成できる。しかも、差動入力形式を採用している
ため、スイッチ等に起因したノイズも打ち消されて発生
することはない。
【００９２】従って、本実施例では、減算結果のレンジ
を次段のＡ／Ｄコンバータの入力レンジに合わせること
が自動的に行われることとなり、従来技術のように減算
結果のレンジを次段のＡ／Ｄコンバータブロックの入力
レンジにまで正確に増幅するための高増幅率・高速の増
幅器を用いる必要が全くなくなり、その結果、消費電力
を低減することができる。
を次段のＡ／Ｄコンバータの入力レンジに合わせること
が自動的に行われることとなり、従来技術のように減算
結果のレンジを次段のＡ／Ｄコンバータブロックの入力
レンジにまで正確に増幅するための高増幅率・高速の増
幅器を用いる必要が全くなくなり、その結果、消費電力
を低減することができる。
【００９３】また、この実施例１では、初段のＳ／Ｈ回
路は不要とされ、その代わりにＳ／Ｈ回路として機能す
るSH1／SUBT1回路，SHR1回路が初段のＡ／Ｄコンバータ
ブロックＡ／Ｄ１と並列に設けられ、SH1/SUBT1回路
は、アナログ入力信号Vinから、当該アナログ入力信号V
inのＡ／Ｄ変換結果をアナログ値に再生した基準タップ
電圧を減算した残余をホールドする構成にしている。従
って、SH1/SUBT1回路内の結合容量Cc１（＝Cc）の出力
側端子５４の電位変化は、バイアス電圧Vbから上記減算
結果に対応した電圧だけ変化したものになる。この電位
変化は、Ａ／Ｄ変換器ブロックＡ／Ｄ１の１LSB以下の
大きさになる。従って、この結合容量Cc1の出力を受け
る差動増幅器DIFF11側では、1Vもの大きな入力レンジを
必要とせず、例えば、63mVという小さいレンジ内で精度
が良ければよいということになる。つまり、ここでは、
初段のＡ／Ｄ変換器ブロックＡ／Ｄ１は４ビットとして
いるから、１Ｖの入力レンジのアナログ入力信号Vinに
対しては１６階調でＡ／Ｄ変換すれば良く、差動増幅器
DIFF11の入力レンジは１Ｖ／１６＝６３ｍＶとなる。
路は不要とされ、その代わりにＳ／Ｈ回路として機能す
るSH1／SUBT1回路，SHR1回路が初段のＡ／Ｄコンバータ
ブロックＡ／Ｄ１と並列に設けられ、SH1/SUBT1回路
は、アナログ入力信号Vinから、当該アナログ入力信号V
inのＡ／Ｄ変換結果をアナログ値に再生した基準タップ
電圧を減算した残余をホールドする構成にしている。従
って、SH1/SUBT1回路内の結合容量Cc１（＝Cc）の出力
側端子５４の電位変化は、バイアス電圧Vbから上記減算
結果に対応した電圧だけ変化したものになる。この電位
変化は、Ａ／Ｄ変換器ブロックＡ／Ｄ１の１LSB以下の
大きさになる。従って、この結合容量Cc1の出力を受け
る差動増幅器DIFF11側では、1Vもの大きな入力レンジを
必要とせず、例えば、63mVという小さいレンジ内で精度
が良ければよいということになる。つまり、ここでは、
初段のＡ／Ｄ変換器ブロックＡ／Ｄ１は４ビットとして
いるから、１Ｖの入力レンジのアナログ入力信号Vinに
対しては１６階調でＡ／Ｄ変換すれば良く、差動増幅器
DIFF11の入力レンジは１Ｖ／１６＝６３ｍＶとなる。
【００９４】通常、差動構成では、入力電位差が小さい
場合には、その出力電流は精度よく直線的に変化する
が、入力電位差が大きくなると、その直線性は著しく劣
化する。そして、差動増幅器DIFF11,DIFF12には、直線
性が要求される。しかも、本実施例では、初段のＡ／Ｄ
コンバータブロックＡ／Ｄ１の比較器４９内の差動増幅
器に関しては、この比較器４９では大小関係だけがわか
れば良いので、その直線性は要求されない。従って、本
構成をとることによって、初段で用いられているＳ／Ｈ
回路として機能する部分には帰還系の高増幅率増幅器を
用いる必要が全くなく、消費電力を十分に低減できる。
場合には、その出力電流は精度よく直線的に変化する
が、入力電位差が大きくなると、その直線性は著しく劣
化する。そして、差動増幅器DIFF11,DIFF12には、直線
性が要求される。しかも、本実施例では、初段のＡ／Ｄ
コンバータブロックＡ／Ｄ１の比較器４９内の差動増幅
器に関しては、この比較器４９では大小関係だけがわか
れば良いので、その直線性は要求されない。従って、本
構成をとることによって、初段で用いられているＳ／Ｈ
回路として機能する部分には帰還系の高増幅率増幅器を
用いる必要が全くなく、消費電力を十分に低減できる。
【００９５】尚、上記実施例１では、アナログ入力信号
Vinの他に中間基準電圧VRBをも入力して差動形式のＡ／
Ｄコンバータを実現しているが、アナログ入力信号Vin
のみを入力してシングルエンド形式のＡ／Ｄコンバータ
として実現しても良い。
Vinの他に中間基準電圧VRBをも入力して差動形式のＡ／
Ｄコンバータを実現しているが、アナログ入力信号Vin
のみを入力してシングルエンド形式のＡ／Ｄコンバータ
として実現しても良い。
【００９６】又、本実施例１の特徴の一つとして、基準
電圧経路を設けて基準電圧の上限・下限値を次段へ伝送
しているが、この点の構成に類似したものが特開平５−
２５２０３４号公報の図７，図８に開示されている。し
かし、上記文献では、シングルエンド構成としているた
めに負荷のマッチングがとれないという問題点がある。
これに対して、本実施例１では差動入力形式として上記
構成を実現しているので、上記文献と比べて差動増幅器
の数が少なくてすみ、しかも差動増幅器の負荷が、入力
信号経路側及び基準電圧経路側共に抵抗負荷であり、負
荷も含めた整合をとりやすいというメリットがある。
電圧経路を設けて基準電圧の上限・下限値を次段へ伝送
しているが、この点の構成に類似したものが特開平５−
２５２０３４号公報の図７，図８に開示されている。し
かし、上記文献では、シングルエンド構成としているた
めに負荷のマッチングがとれないという問題点がある。
これに対して、本実施例１では差動入力形式として上記
構成を実現しているので、上記文献と比べて差動増幅器
の数が少なくてすみ、しかも差動増幅器の負荷が、入力
信号経路側及び基準電圧経路側共に抵抗負荷であり、負
荷も含めた整合をとりやすいというメリットがある。
【００９７】（実施例２）図１５〜図１８は、第２の実
施例に係るパイプライン型Ａ／Ｄコンバータを示す。こ
れらの図中で、６０〜６３はバイアス電圧供給経路を示
す。又、図１９〜図２１は、それぞれ実施例２における
１段目，２段目，４段目のＡ／Ｄコンバータブロックの
内部構成を示す。ここでも、１段目のＡ／Ｄコンバータ
ブロックＡ／Ｄ１Ｂの図示を、簡単化のために３ビット
構成で示している。又、３段目のＡ／Ｄコンバータブロ
ックＡ／Ｄ３Ｂの構成は、２段目のＡ／Ｄコンバータブ
ロックＡ／Ｄ２Ｂのそれと同じである。
施例に係るパイプライン型Ａ／Ｄコンバータを示す。こ
れらの図中で、６０〜６３はバイアス電圧供給経路を示
す。又、図１９〜図２１は、それぞれ実施例２における
１段目，２段目，４段目のＡ／Ｄコンバータブロックの
内部構成を示す。ここでも、１段目のＡ／Ｄコンバータ
ブロックＡ／Ｄ１Ｂの図示を、簡単化のために３ビット
構成で示している。又、３段目のＡ／Ｄコンバータブロ
ックＡ／Ｄ３Ｂの構成は、２段目のＡ／Ｄコンバータブ
ロックＡ／Ｄ２Ｂのそれと同じである。
【００９８】実施例２のＡ／Ｄコンバータの構成は、実
施例１のそれとほとんど同じであるが、相違する点は、
初段目〜３段目の各ステージにおけるＳ／Ｈ回路SHRiや
SH・減算回路SHi/SUBTi（i=1〜3）のバイアス電圧と、
対応するＡ／ＤコンバータブロックＡ／Ｄｉ（ｉ＝１〜
３）内の電圧比較器用差動増幅器４９内の差動アンプ
（図示せず）の入力側のバイアス電圧とを、同一のバイ
アス回路で以て供給した点にある。
施例１のそれとほとんど同じであるが、相違する点は、
初段目〜３段目の各ステージにおけるＳ／Ｈ回路SHRiや
SH・減算回路SHi/SUBTi（i=1〜3）のバイアス電圧と、
対応するＡ／ＤコンバータブロックＡ／Ｄｉ（ｉ＝１〜
３）内の電圧比較器用差動増幅器４９内の差動アンプ
（図示せず）の入力側のバイアス電圧とを、同一のバイ
アス回路で以て供給した点にある。
【００９９】ここでは、各ステージ毎にバイアス電圧Ｖ
ｂを共通化した場合の例を示しているが、総てのステー
ジに対して一つのバイアス回路で以てバイアス電圧を共
通化するようにしてもよい。なお、最終段（ここでは、
４段目のＡ／ＤコンバータブロックＡ／Ｄ４Ｂ）では、
作成する回路数を減らすために、前段の回路、レイアウ
トをそのまま適用したことを想定した回路図になってい
るが（図１８参照）、実施例１の図４，図８のように自
己バイアスで構成してもよく、又は、Ｓ／Ｈ回路SHR3等
と図２１の電圧比較器用差動増幅器４９内の差動アンプ
の入力端子のそれぞれのバイアスを共通にしなくてもよ
い。
ｂを共通化した場合の例を示しているが、総てのステー
ジに対して一つのバイアス回路で以てバイアス電圧を共
通化するようにしてもよい。なお、最終段（ここでは、
４段目のＡ／ＤコンバータブロックＡ／Ｄ４Ｂ）では、
作成する回路数を減らすために、前段の回路、レイアウ
トをそのまま適用したことを想定した回路図になってい
るが（図１８参照）、実施例１の図４，図８のように自
己バイアスで構成してもよく、又は、Ｓ／Ｈ回路SHR3等
と図２１の電圧比較器用差動増幅器４９内の差動アンプ
の入力端子のそれぞれのバイアスを共通にしなくてもよ
い。
【０１００】上記のようにバイアス電圧を共通化したの
は、次の理由による。即ち、例えば第１ステージについ
て説明するならば、実施例１において、もしSH1/SUBT1
回路やSHR1回路のバイアス電圧とＡ／Ｄコンバータブロ
ックＡ／Ｄ１内の電圧比較器用差動増幅器４９のバイア
ス電圧との間に違いがあると、SH1/SUBT1回路に入力す
る信号の電圧と電圧比較器用差動増幅器４９に入力する
信号の電圧同士が異なることとなり、SH1/SUBT1回路で
差し引くべき基準タップ電圧（Ｄ／Ａ出力）として、本
来引くべき値と違うものを選択してしまうという問題点
が生ずる。
は、次の理由による。即ち、例えば第１ステージについ
て説明するならば、実施例１において、もしSH1/SUBT1
回路やSHR1回路のバイアス電圧とＡ／Ｄコンバータブロ
ックＡ／Ｄ１内の電圧比較器用差動増幅器４９のバイア
ス電圧との間に違いがあると、SH1/SUBT1回路に入力す
る信号の電圧と電圧比較器用差動増幅器４９に入力する
信号の電圧同士が異なることとなり、SH1/SUBT1回路で
差し引くべき基準タップ電圧（Ｄ／Ａ出力）として、本
来引くべき値と違うものを選択してしまうという問題点
が生ずる。
【０１０１】そこで、実施例２では、両者のバイアス電
圧を共通化しておくことにより、SH1/SUBT1回路と電圧
比較器用差動増幅器４９とのタイミングのずれを補正
し、アナログ入力信号のサンプリングを両回路（SH1/SU
BT1，４９）共に、同じタイミング値で以て高精度で行
えるようにしている。これによって、全く同じ値のアナ
ログ入力信号Vinが上記両回路でサンプリングされる。
圧を共通化しておくことにより、SH1/SUBT1回路と電圧
比較器用差動増幅器４９とのタイミングのずれを補正
し、アナログ入力信号のサンプリングを両回路（SH1/SU
BT1，４９）共に、同じタイミング値で以て高精度で行
えるようにしている。これによって、全く同じ値のアナ
ログ入力信号Vinが上記両回路でサンプリングされる。
【０１０２】（実施例３）実施例１は、以上のように消
費電力の増加を抑えることができる。しかしながら、実
施例１では、初段のＡ／ＤコンバータブロックＡ／Ｄ１
の構成として、図６に示した差動構成のＡ／Ｄ変換器を
用いており、そのために初段のＡ／Ｄ変換を十分な精度
で以て行うことができないという問題があった。しか
も、実施例１では、SH1/SUBT1回路は、初段のＡ／Ｄ変
換結果のＤ／Ａ出力を受けて減算結果を次段へ送信する
ので、減算結果を正確に送信できないという重大な問題
点をも有している。
費電力の増加を抑えることができる。しかしながら、実
施例１では、初段のＡ／ＤコンバータブロックＡ／Ｄ１
の構成として、図６に示した差動構成のＡ／Ｄ変換器を
用いており、そのために初段のＡ／Ｄ変換を十分な精度
で以て行うことができないという問題があった。しか
も、実施例１では、SH1/SUBT1回路は、初段のＡ／Ｄ変
換結果のＤ／Ａ出力を受けて減算結果を次段へ送信する
ので、減算結果を正確に送信できないという重大な問題
点をも有している。
【０１０３】ここでは、そのような問題点を顕出化する
目的で、実施例１のＡ／ＤコンバータブロックＡ／Ｄ１
における基準電圧の取り出し形式の一例を、図２２に示
す。同図において、各基準電圧は、同相成分である1.5V
（＝VRM）を中心に、その上下の電圧を呈する基準タッ
プ電圧（V8B〜V1B，VRM，V1〜V8）間の電位差として構
成されている。
目的で、実施例１のＡ／ＤコンバータブロックＡ／Ｄ１
における基準電圧の取り出し形式の一例を、図２２に示
す。同図において、各基準電圧は、同相成分である1.5V
（＝VRM）を中心に、その上下の電圧を呈する基準タッ
プ電圧（V8B〜V1B，VRM，V1〜V8）間の電位差として構
成されている。
【０１０４】既述のとおり、各Ａ／Ｄコンバータブロッ
クにおけるＡ／Ｄ変換は、差動形式の入力信号を、差動
形式の基準電圧と比較する形式を採っている。ところ
が、入力信号は、通常は差動信号で与えられることはほ
とんどない。この場合、アナログ入力信号Vinは、基準
電圧の同相分に等しい1.5Vの電圧、即ちVRMを中心に、
シングルエンドで印加されるとする。そして、もう一方
の入力信号にはＤＣ電圧を印加せざるを得ず、その結
果、中間基準電圧VRMが外部より入力される。他方、基
準電圧は、差動構成のため、入力信号レンジの１／２の
レンジで以て設定すればよく、このため、図２２では、
基準電圧側のレンジは、入力信号のレンジに対して、そ
の１／２のレンジで以て示している。
クにおけるＡ／Ｄ変換は、差動形式の入力信号を、差動
形式の基準電圧と比較する形式を採っている。ところ
が、入力信号は、通常は差動信号で与えられることはほ
とんどない。この場合、アナログ入力信号Vinは、基準
電圧の同相分に等しい1.5Vの電圧、即ちVRMを中心に、
シングルエンドで印加されるとする。そして、もう一方
の入力信号にはＤＣ電圧を印加せざるを得ず、その結
果、中間基準電圧VRMが外部より入力される。他方、基
準電圧は、差動構成のため、入力信号レンジの１／２の
レンジで以て設定すればよく、このため、図２２では、
基準電圧側のレンジは、入力信号のレンジに対して、そ
の１／２のレンジで以て示している。
【０１０５】しかしながら、この構成では、２つの入力
信号の片方がＤＣ電圧（＝VRM）であるため、アナログ
入力信号Vinと基準電圧の双方の同相分が異なるという
問題が生じている。従って、SH1／SUBT1回路に印加され
る信号の同相分が異なることになり、SH1/SUBT1回路の
結合容量Ccの出力側の電位の変化は、その後の差動増幅
器DIFF11によってそれらの差をとれば減算結果が得られ
ているものの、差動増幅器DIFF11に印加される同相分は
大きく変化することになる。
信号の片方がＤＣ電圧（＝VRM）であるため、アナログ
入力信号Vinと基準電圧の双方の同相分が異なるという
問題が生じている。従って、SH1／SUBT1回路に印加され
る信号の同相分が異なることになり、SH1/SUBT1回路の
結合容量Ccの出力側の電位の変化は、その後の差動増幅
器DIFF11によってそれらの差をとれば減算結果が得られ
ているものの、差動増幅器DIFF11に印加される同相分は
大きく変化することになる。
【０１０６】たとえば、アナログ入力信号Vinが、ある
タイミングでは、図２２に示すようにVin1（=V11−V1
2，V12=VRM）で与えられる場合を考えると、SH1/SUBT1
回路の二つの結合容量Cc（Cc1，Cc2）には、それぞれ入
力信号としてV11とV12とが充電される。このとき、２つ
の結合容量Cc（Cc1，Cc2）の出力側はバイアス電圧Ｖｂ
に固定されている。その後、Ａ／Ｄコンバータブロック
Ａ／Ｄ１におけるＡ／Ｄ変換結果によって、例えば基準
電圧（Vr11-Vr12）が減算されるように選択された場合
には、SH1/SUBT1回路の２つの結合容量Ccの入力側の電
位差は、一方の結合容量Cc1ではV11からVr11に変化し、
他方の結合容量Cc2ではV12からVr12に変化する。その変
化分は、図２２に示すように、それぞれΔV1h、ΔV1lで
あり、従って、差動増幅器DIFF11によって得られる減算
結果はΔV1h-ΔV1lである。
タイミングでは、図２２に示すようにVin1（=V11−V1
2，V12=VRM）で与えられる場合を考えると、SH1/SUBT1
回路の二つの結合容量Cc（Cc1，Cc2）には、それぞれ入
力信号としてV11とV12とが充電される。このとき、２つ
の結合容量Cc（Cc1，Cc2）の出力側はバイアス電圧Ｖｂ
に固定されている。その後、Ａ／Ｄコンバータブロック
Ａ／Ｄ１におけるＡ／Ｄ変換結果によって、例えば基準
電圧（Vr11-Vr12）が減算されるように選択された場合
には、SH1/SUBT1回路の２つの結合容量Ccの入力側の電
位差は、一方の結合容量Cc1ではV11からVr11に変化し、
他方の結合容量Cc2ではV12からVr12に変化する。その変
化分は、図２２に示すように、それぞれΔV1h、ΔV1lで
あり、従って、差動増幅器DIFF11によって得られる減算
結果はΔV1h-ΔV1lである。
【０１０７】しかし、結合容量Ccの出力側の電位の同相
分は、ΔV1hとΔV1lとの平均値だけ低下することにな
り、〔Ｖｂ−（ΔV1h+ΔV1l）／２〕で与えられる。ま
た、アナログ入力信号Vinの入力電圧レベルが変動し、
異なる入力電圧から異なる基準電圧を減算する場合、例
えば図２２のＶin2の場合には、結合容量Ccの出力側の
同相分の低下はＶｂ−（ΔV2h+ΔV2l）／２となり、そ
の同相分の変動は、異なるレベルだけ生じることにな
る。従って、結合容量Cc（Cc1，Cc2）の出力を受ける差
動増幅器DIFF11については、起こり得る同相分の変動に
対して影響を受けない様に、これを構成する必要があ
る。
分は、ΔV1hとΔV1lとの平均値だけ低下することにな
り、〔Ｖｂ−（ΔV1h+ΔV1l）／２〕で与えられる。ま
た、アナログ入力信号Vinの入力電圧レベルが変動し、
異なる入力電圧から異なる基準電圧を減算する場合、例
えば図２２のＶin2の場合には、結合容量Ccの出力側の
同相分の低下はＶｂ−（ΔV2h+ΔV2l）／２となり、そ
の同相分の変動は、異なるレベルだけ生じることにな
る。従って、結合容量Cc（Cc1，Cc2）の出力を受ける差
動増幅器DIFF11については、起こり得る同相分の変動に
対して影響を受けない様に、これを構成する必要があ
る。
【０１０８】しかしながら、同相分変動に対して十分に
不感な差動増幅器を構成することは、非常に困難であ
る。このため、実施例１の場合には、Ａ／Ｄ変換の精度
を損なうという問題があった。
不感な差動増幅器を構成することは、非常に困難であ
る。このため、実施例１の場合には、Ａ／Ｄ変換の精度
を損なうという問題があった。
【０１０９】上述の点は、初段のＡ／Ｄコンバータブロ
ックＡ／Ｄ１の各電圧比較器用差動増幅器４９内の差動
アンプに関しても言える。
ックＡ／Ｄ１の各電圧比較器用差動増幅器４９内の差動
アンプに関しても言える。
【０１１０】これらの点を解決するのが、以下に述べる
実施例３である。
実施例３である。
【０１１１】第３の実施例の特徴部分のみを、図２３に
示す。図２３は、Ａ／Ｄコンバータの第１ステージと第
２ステージとの部分を示す図であり、第３ステージと第
４ステージとは、実施例１で図示したものと同一であ
る。
示す。図２３は、Ａ／Ｄコンバータの第１ステージと第
２ステージとの部分を示す図であり、第３ステージと第
４ステージとは、実施例１で図示したものと同一であ
る。
【０１１２】実施例３は、基本的には、実施例１と同じ
構成であるが、初段のＡ／ＤコンバータブロックＡ／Ｄ
１ＣからSH/SUBT1回路やSHR1回路への基準電圧の印加方
法が異なる。
構成であるが、初段のＡ／ＤコンバータブロックＡ／Ｄ
１ＣからSH/SUBT1回路やSHR1回路への基準電圧の印加方
法が異なる。
【０１１３】Ａ／ＤコンバータブロックＡ／Ｄ１Ｃの回
路構成を、ここでも図示の簡略化のために３ビットとし
て表わした図を図２４に、初段の基準電圧と入力信号電
圧との関係を図２５に、それぞれ示す。
路構成を、ここでも図示の簡略化のために３ビットとし
て表わした図を図２４に、初段の基準電圧と入力信号電
圧との関係を図２５に、それぞれ示す。
【０１１４】ここでは、VRB＝1V，VRT＝2Vとしているの
で、初段のＡ／ＤコンバータブロックＡ／Ｄ１Ｃの基準
電圧を、１．５Ｖの中間タップ（基準電圧の中間値VR
M）と各タップとの電位差で供給する構成にしている。
一方、アナログ入力信号Vinも中間タップ（基準電圧の
中間値VRM）に対して印加されている。従って、基準電
圧の同相分とアナログ入力信号Vinの同相分とは、ほぼ
一致する。
で、初段のＡ／ＤコンバータブロックＡ／Ｄ１Ｃの基準
電圧を、１．５Ｖの中間タップ（基準電圧の中間値VR
M）と各タップとの電位差で供給する構成にしている。
一方、アナログ入力信号Vinも中間タップ（基準電圧の
中間値VRM）に対して印加されている。従って、基準電
圧の同相分とアナログ入力信号Vinの同相分とは、ほぼ
一致する。
【０１１５】この場合、SH1/SUBT1回路で減算が行われ
ても、SH1／SUBT1回路の一方の結合容量Cc１の入力側端
子の電位変化は減算結果分だけ変化するのに対して、他
方の結合容量Cc2の入力側端子に印加される電圧は基準
電圧の中間値VRMのままであるから、結合容量Cc２の入
力側端子の電位変化はない。
ても、SH1／SUBT1回路の一方の結合容量Cc１の入力側端
子の電位変化は減算結果分だけ変化するのに対して、他
方の結合容量Cc2の入力側端子に印加される電圧は基準
電圧の中間値VRMのままであるから、結合容量Cc２の入
力側端子の電位変化はない。
【０１１６】従って、結合容量Cc１の出力側端子は、バ
イアス電圧Ｖｂから減算分だけ変動し、他方の結合容量
Cc2の出力側端子はバイアス電圧Ｖｂから変化しない。
この点は、アナログ入力信号Vinがどのレベルにある場
合でも同様であり、これにより、減算のケースに応じて
同相分が変動するという実施例１の問題点を著しく低減
できる。従って、結合容量（Cc1，Cc2）の各出力を入力
として受ける差動増幅器DIFF11では、その入力の同相分
の変動が小さいため、精度劣化が大きく改善される。こ
れにより、差動増幅器における理想的な同相入力が実現
されたこととなり、初段での減算結果を高精度で次段へ
送信することが可能となる。
イアス電圧Ｖｂから減算分だけ変動し、他方の結合容量
Cc2の出力側端子はバイアス電圧Ｖｂから変化しない。
この点は、アナログ入力信号Vinがどのレベルにある場
合でも同様であり、これにより、減算のケースに応じて
同相分が変動するという実施例１の問題点を著しく低減
できる。従って、結合容量（Cc1，Cc2）の各出力を入力
として受ける差動増幅器DIFF11では、その入力の同相分
の変動が小さいため、精度劣化が大きく改善される。こ
れにより、差動増幅器における理想的な同相入力が実現
されたこととなり、初段での減算結果を高精度で次段へ
送信することが可能となる。
【０１１７】又、差動増幅器DIFF11で述べた点は、初段
のＡ／ＤコンバータブロックＡ／Ｄ１の各電圧比較器用
差動増幅器４９内の差動増幅器についても成立し、これ
により第１ステージでのＡ／Ｄ変換を高精度で行うこと
もできる。ただ、Ａ／ＤコンバータブロックＡ／Ｄ１内
では、大小関係が決まれば良いので、当該ブロックＡ／
Ｄ１の構成としては、今のように厳密に構成しなくても
可能である。
のＡ／ＤコンバータブロックＡ／Ｄ１の各電圧比較器用
差動増幅器４９内の差動増幅器についても成立し、これ
により第１ステージでのＡ／Ｄ変換を高精度で行うこと
もできる。ただ、Ａ／ＤコンバータブロックＡ／Ｄ１内
では、大小関係が決まれば良いので、当該ブロックＡ／
Ｄ１の構成としては、今のように厳密に構成しなくても
可能である。
【０１１８】（実施例４）従来のパイプライン型Ａ／Ｄ
コンバータでは、入力レンジの設定のために大きな電力
を消費する高増幅率の増幅器を用いており、更に本発明
の実施例１，２では、従来技術のように大きな電力を消
費しないものの、一層高精度なＡ／Ｄコンバータを実現
するためには、入力信号経路（例えば、SH1／SUBT1，DI
FF11）と基準電圧経路（例えば、SHR1,DIFF12）のマッ
チングを十分にとらないといけないという問題点があ
る。
コンバータでは、入力レンジの設定のために大きな電力
を消費する高増幅率の増幅器を用いており、更に本発明
の実施例１，２では、従来技術のように大きな電力を消
費しないものの、一層高精度なＡ／Ｄコンバータを実現
するためには、入力信号経路（例えば、SH1／SUBT1，DI
FF11）と基準電圧経路（例えば、SHR1,DIFF12）のマッ
チングを十分にとらないといけないという問題点があ
る。
【０１１９】ＭＯＳトランジスタのしきい値電圧には、
製造上これを均一にすることができないので、バラツキ
が生じる。従って、通常、差動増幅器において差動対を
形成する二つのＭＯＳトランジスタ間のしきい値電圧の
差は数mVとなり、且つ、ばらつく。このため、入力信号
経路上の差動増幅器や基準電圧経路上の差動増幅器には
オフセット電圧が生じ、かつ、上記しきい値電圧のバラ
ツキにより上記オフセット電圧もまた、ばらついてしま
う。従って、本発明の第１や第２の実施例において、Ａ
／Ｄコンバータの分解能が上記オフセット電圧を無視で
きる程度の値に制限されてしまうという問題が生じる。
この点は、粗いＡ／Ｄ変換では問題とはならないが、高
精度なＡ／Ｄ変換が要求されるケースでは大きな問題点
となる。本実施例４は、このオフセット電圧の発生とバ
ラツキとを補償することにより、高速・高精度なＡ／Ｄ
コンバータを実現しようとするものである。
製造上これを均一にすることができないので、バラツキ
が生じる。従って、通常、差動増幅器において差動対を
形成する二つのＭＯＳトランジスタ間のしきい値電圧の
差は数mVとなり、且つ、ばらつく。このため、入力信号
経路上の差動増幅器や基準電圧経路上の差動増幅器には
オフセット電圧が生じ、かつ、上記しきい値電圧のバラ
ツキにより上記オフセット電圧もまた、ばらついてしま
う。従って、本発明の第１や第２の実施例において、Ａ
／Ｄコンバータの分解能が上記オフセット電圧を無視で
きる程度の値に制限されてしまうという問題が生じる。
この点は、粗いＡ／Ｄ変換では問題とはならないが、高
精度なＡ／Ｄ変換が要求されるケースでは大きな問題点
となる。本実施例４は、このオフセット電圧の発生とバ
ラツキとを補償することにより、高速・高精度なＡ／Ｄ
コンバータを実現しようとするものである。
【０１２０】本発明の第４の実施例に係るパイプライン
型Ａ／Ｄコンバータを、図２６〜図２９に示す。図中、
初段のＡ／ＤコンバータブロックＡ／Ｄ１Ｃは、実施例
３のそれと同一のものである。ここでは、実施例１にお
ける２段目〜４段目の各Ａ／ＤコンバータブロックＡ／
Ｄ２〜Ａ／Ｄ４と、対応するSHi／SUBTi回路とSHRi回路
（i=2〜3）の改善を図っている。
型Ａ／Ｄコンバータを、図２６〜図２９に示す。図中、
初段のＡ／ＤコンバータブロックＡ／Ｄ１Ｃは、実施例
３のそれと同一のものである。ここでは、実施例１にお
ける２段目〜４段目の各Ａ／ＤコンバータブロックＡ／
Ｄ２〜Ａ／Ｄ４と、対応するSHi／SUBTi回路とSHRi回路
（i=2〜3）の改善を図っている。
【０１２１】また、図３０にＡ／Ｄコンバータブロック
Ａ／Ｄ２Ｄの内部構成を示す。この回路は、従来スイッ
チＳ２２，Ｓ２３で構成していたのを結合容量Ccに代え
ている。同図中、結合容量６６，６５，６４，６３はそ
れぞれ第１，第２，第３，第４の結合容量にあたり、結
合容量６５，６６の一端に接続されるスイッチ１４が第
１スイッチであり、結合容量６４，６３の一端に接続さ
れるスイッチ１４が第２スイッチである。他のＡ／Ｄコ
ンバータブロック（Ａ／Ｄ３Ｄ〜Ａ／Ｄ４Ｄ）の構成
も、図３０と同様である。
Ａ／Ｄ２Ｄの内部構成を示す。この回路は、従来スイッ
チＳ２２，Ｓ２３で構成していたのを結合容量Ccに代え
ている。同図中、結合容量６６，６５，６４，６３はそ
れぞれ第１，第２，第３，第４の結合容量にあたり、結
合容量６５，６６の一端に接続されるスイッチ１４が第
１スイッチであり、結合容量６４，６３の一端に接続さ
れるスイッチ１４が第２スイッチである。他のＡ／Ｄコ
ンバータブロック（Ａ／Ｄ３Ｄ〜Ａ／Ｄ４Ｄ）の構成
も、図３０と同様である。
【０１２２】更に、図３１にSH2／SUBT2Ｄ回路の構成
を、図３２にSHR2Ｄの構成を示す。両回路では、従来ス
イッチＳ１，Ｓ７，Ｓ８で構成していた部分を、結合容
量Ccに置きかえている。図３１の紙面の左側に位置する
結合容量から順に、第５，第６，第７，第８結合容量と
定義づけられる。又、出力端５４に一端がつながったス
イッチＳ１６は第４スイッチ、出力端子５５に一端がつ
ながったスイッチＳ１６は第３スイッチである。SH3／S
UBT3D回路，SHR3D回路も、各々図３１，図３２と同様で
ある。
を、図３２にSHR2Ｄの構成を示す。両回路では、従来ス
イッチＳ１，Ｓ７，Ｓ８で構成していた部分を、結合容
量Ccに置きかえている。図３１の紙面の左側に位置する
結合容量から順に、第５，第６，第７，第８結合容量と
定義づけられる。又、出力端５４に一端がつながったス
イッチＳ１６は第４スイッチ、出力端子５５に一端がつ
ながったスイッチＳ１６は第３スイッチである。SH3／S
UBT3D回路，SHR3D回路も、各々図３１，図３２と同様で
ある。
【０１２３】図３３〜図３５に、そのタイミングチャー
トを示す。
トを示す。
【０１２４】上述した各図中、実施例１，２，３と同じ
部分は同じ記号で示している。
部分は同じ記号で示している。
【０１２５】また、図３６は、第２〜第４ステージの内
のあるステージにおいて、前ステージの２つの差動増幅
器と、当該ステージのＡ／Ｄコンバータブロック内の一
つの電圧比較器とラダー抵抗とを抽出して、本実施例４
の作用・効果を説明するための図である。同図中、Ｓは
信号側差動増幅器（第ｉ段目の差動増幅器DIFFi1:i=1〜
3）、Ｒは基準電圧側差動増幅器（他方の差動増幅器DIF
Fi2)を示している。又、comp２は第（i+1）段目のＡ／
ＤコンバータブロックＡ／Ｄ（i+1）Ｄ内の電圧比較
器、Rladderは上記Ａ／ＤコンバータブロックＡ／Ｄ（i
+1）Ｄ内のラダー抵抗、RLは信号側及び基準電圧側差動
増幅器（Ｓ，Ｒ）の負荷抵抗、Rloadはラダー抵抗Rladd
erとレイアウトを同じくする差動増幅器間の特性マッチ
ング用の負荷抵抗、Ccは結合容量、VDDは両差動増幅器
Ｓ，Ｒの駆動電圧、φは各スイッチのクロック信号、φ
バーはクロック信号φの反転クロック信号、ampは電圧
比較器用差動増幅器４９の差動アンプである。
のあるステージにおいて、前ステージの２つの差動増幅
器と、当該ステージのＡ／Ｄコンバータブロック内の一
つの電圧比較器とラダー抵抗とを抽出して、本実施例４
の作用・効果を説明するための図である。同図中、Ｓは
信号側差動増幅器（第ｉ段目の差動増幅器DIFFi1:i=1〜
3）、Ｒは基準電圧側差動増幅器（他方の差動増幅器DIF
Fi2)を示している。又、comp２は第（i+1）段目のＡ／
ＤコンバータブロックＡ／Ｄ（i+1）Ｄ内の電圧比較
器、Rladderは上記Ａ／ＤコンバータブロックＡ／Ｄ（i
+1）Ｄ内のラダー抵抗、RLは信号側及び基準電圧側差動
増幅器（Ｓ，Ｒ）の負荷抵抗、Rloadはラダー抵抗Rladd
erとレイアウトを同じくする差動増幅器間の特性マッチ
ング用の負荷抵抗、Ccは結合容量、VDDは両差動増幅器
Ｓ，Ｒの駆動電圧、φは各スイッチのクロック信号、φ
バーはクロック信号φの反転クロック信号、ampは電圧
比較器用差動増幅器４９の差動アンプである。
【０１２６】また、vinp,vinnは、それぞれ信号側差動
増幅器Ｓの出力電圧であり、ホールド出力を示してお
り、rvinp,rvinnは、それぞれ、その信号側差動増幅器
Ｓの入力をバイアス電圧Ｖｂに接続したとき、即ち入力
信号をSHi/SUBTiD回路内の結合容量Ccに充電してサンプ
ルしているときの当該差動増幅器Ｓの出力電圧のプラス
側，マイナス側の電圧である。vrp,vrnは、それぞれ基
準電圧側差動増幅器Ｒの出力電圧であって、ホールド出
力を示しており、rvrp,rvrnは、それぞれ、その基準電
圧側差動増幅器Ｒの入力をバイアス電圧Ｖｂに接続した
とき、即ち基準電圧をi番目のステージのSHRiD回路内の
結合容量Ccで充電してサンプルしているときの当該増幅
器Ｒの出力電圧のプラス側，マイナス側の電圧である。
vzは、電圧比較器用差動増幅器４９内の差動アンプamp
の入出力を図３６のスイッチＳ１を介して短絡したとき
の電圧を示す。
増幅器Ｓの出力電圧であり、ホールド出力を示してお
り、rvinp,rvinnは、それぞれ、その信号側差動増幅器
Ｓの入力をバイアス電圧Ｖｂに接続したとき、即ち入力
信号をSHi/SUBTiD回路内の結合容量Ccに充電してサンプ
ルしているときの当該差動増幅器Ｓの出力電圧のプラス
側，マイナス側の電圧である。vrp,vrnは、それぞれ基
準電圧側差動増幅器Ｒの出力電圧であって、ホールド出
力を示しており、rvrp,rvrnは、それぞれ、その基準電
圧側差動増幅器Ｒの入力をバイアス電圧Ｖｂに接続した
とき、即ち基準電圧をi番目のステージのSHRiD回路内の
結合容量Ccで充電してサンプルしているときの当該増幅
器Ｒの出力電圧のプラス側，マイナス側の電圧である。
vzは、電圧比較器用差動増幅器４９内の差動アンプamp
の入出力を図３６のスイッチＳ１を介して短絡したとき
の電圧を示す。
【０１２７】vinp0,vinn0は、それぞれ結合容量Ccを介
して信号側差動増幅器Ｓに印加される入力電圧のプラス
側，マイナス側を示しており、vrp0,vrn0は、それぞれ
結合容量Ccを介して基準電圧側差動増幅器Ｒに印加され
る基準電圧のプラス側，マイナス側を示している。
して信号側差動増幅器Ｓに印加される入力電圧のプラス
側，マイナス側を示しており、vrp0,vrn0は、それぞれ
結合容量Ccを介して基準電圧側差動増幅器Ｒに印加され
る基準電圧のプラス側，マイナス側を示している。
【０１２８】クロック信号φがオンのとき、信号側差動
増幅器Ｓの入力部に接続された２つのスイッチはオン
し、基準電圧側差動増幅器Ｒの入力部に接続された２つ
のスイッチはオフし、図３６のスイッチＳ１はオンして
いる。クロック信号φがオフのときは、上記とは逆の関
係になる。
増幅器Ｓの入力部に接続された２つのスイッチはオン
し、基準電圧側差動増幅器Ｒの入力部に接続された２つ
のスイッチはオフし、図３６のスイッチＳ１はオンして
いる。クロック信号φがオフのときは、上記とは逆の関
係になる。
【０１２９】次に、動作について説明する。この実施例
４は、前段（i番目のステージ）のSHi/SUBTiD回路が充
電中はSHRiD回路は充電されておらず、SHi/SUBTiDの出
力を入力とする信号側差動増幅器Ｓはオフセット電圧を
出力し、他方の基準電圧側差動増幅器Ｒは（基準電圧＋
オフセット電圧）を出力しており、SHRiD回路が充電中
はその逆になるという相補的動作に着眼して、オフセッ
ト電圧をキャンセルしようとするものである。
４は、前段（i番目のステージ）のSHi/SUBTiD回路が充
電中はSHRiD回路は充電されておらず、SHi/SUBTiDの出
力を入力とする信号側差動増幅器Ｓはオフセット電圧を
出力し、他方の基準電圧側差動増幅器Ｒは（基準電圧＋
オフセット電圧）を出力しており、SHRiD回路が充電中
はその逆になるという相補的動作に着眼して、オフセッ
ト電圧をキャンセルしようとするものである。
【０１３０】クロック信号φのある位相では、電圧比較
器用差動増幅器４９内のスイッチＳ１がオンになり、そ
のアンプampの入力電圧は電圧vzに固定される。そのと
き、基準電圧側差動増幅器Ｒの出力は、その入力部に接
続されたスイッチがオフとなるので、ホールド状態にあ
り、その直前にサンプルしていた基準電圧vrp,vrnが出
力されている。同時に、入力信号側差動増幅器Ｓは、そ
の入力部側のスイッチがオンしているので、サンプル状
態にあるため、その入力部に接続された結合容量Ccは共
にアナログ入力を充電しつつ、差動増幅器Ｓの出力に
は、差動増幅器Ｓの入力をバイアス電圧Ｖｂに固定した
場合の電圧rvinp,rvinnが発生している。このとき、差
動増幅器Ｓの入力端子をバイアス電圧Ｖｂに接続した場
合にその出力側に発生する両電圧rvinp，rvinnは、差動
対を構成するトランジスタのしきい値電圧のミスマッチ
などで同電位とはならず、数mVのずれとして、差動増幅
器のオフセット電圧となる。他方、出力vrp，vrnは、オ
フセット電圧を含んだ基準電圧となっている。
器用差動増幅器４９内のスイッチＳ１がオンになり、そ
のアンプampの入力電圧は電圧vzに固定される。そのと
き、基準電圧側差動増幅器Ｒの出力は、その入力部に接
続されたスイッチがオフとなるので、ホールド状態にあ
り、その直前にサンプルしていた基準電圧vrp,vrnが出
力されている。同時に、入力信号側差動増幅器Ｓは、そ
の入力部側のスイッチがオンしているので、サンプル状
態にあるため、その入力部に接続された結合容量Ccは共
にアナログ入力を充電しつつ、差動増幅器Ｓの出力に
は、差動増幅器Ｓの入力をバイアス電圧Ｖｂに固定した
場合の電圧rvinp,rvinnが発生している。このとき、差
動増幅器Ｓの入力端子をバイアス電圧Ｖｂに接続した場
合にその出力側に発生する両電圧rvinp，rvinnは、差動
対を構成するトランジスタのしきい値電圧のミスマッチ
などで同電位とはならず、数mVのずれとして、差動増幅
器のオフセット電圧となる。他方、出力vrp，vrnは、オ
フセット電圧を含んだ基準電圧となっている。
【０１３１】従って、電圧比較器用差動増幅器４９側の
各結合容量６３〜６６の入力側端子には、これらの出力
vrn,rvinp,rvinn,vrpがそれぞれ印加され、これらの結
合容量６３〜６６の出力側は、いずれもアンプampの入
出力端を短絡したときの電圧vzで固定されているため、
各結合容量６３〜６６（Cc）は、それぞれ（vrn-vz），
（rvinp-vz）（rvinn-vz），（vrp-vz）で与えられる電
位差で充電される。
各結合容量６３〜６６の入力側端子には、これらの出力
vrn,rvinp,rvinn,vrpがそれぞれ印加され、これらの結
合容量６３〜６６の出力側は、いずれもアンプampの入
出力端を短絡したときの電圧vzで固定されているため、
各結合容量６３〜６６（Cc）は、それぞれ（vrn-vz），
（rvinp-vz）（rvinn-vz），（vrp-vz）で与えられる電
位差で充電される。
【０１３２】この状態でクロック信号φが反転すると、
基準電圧側差動増幅器Ｒはサンプル状態となり、当該差
動増幅器Ｒは、入力される基準電圧を前段のSHRiD回路
内の結合容量Ccでサンプルしつつ、当該差動増幅器Ｒの
２入力をバイアス電圧Ｖｂに固定した場合の電圧rvrp,r
vrnを出力している。従って、出力rvrp,rvrnは、差動増
幅器Ｒのオフセット電圧を与えている。
基準電圧側差動増幅器Ｒはサンプル状態となり、当該差
動増幅器Ｒは、入力される基準電圧を前段のSHRiD回路
内の結合容量Ccでサンプルしつつ、当該差動増幅器Ｒの
２入力をバイアス電圧Ｖｂに固定した場合の電圧rvrp,r
vrnを出力している。従って、出力rvrp,rvrnは、差動増
幅器Ｒのオフセット電圧を与えている。
【０１３３】一方、入力電圧側差動増幅器Ｓは、ホール
ド状態となり、直前の位相でサンプルしていたアナログ
入力vinp,vinnを出力している。従って、出力vinp,vinn
は、共に、オフセット電圧を含んだアナログ入力電圧と
なっている。
ド状態となり、直前の位相でサンプルしていたアナログ
入力vinp,vinnを出力している。従って、出力vinp,vinn
は、共に、オフセット電圧を含んだアナログ入力電圧と
なっている。
【０１３４】更に、このとき電圧比較器用差動増幅器４
９内のアンプampのスイッチＳ１は解放されているの
で、電圧比較器用差動増幅器４９の入力端子は、アンプ
ampのゲインの大きな点にバイアスされたまま、フロー
ティング状態にある。
９内のアンプampのスイッチＳ１は解放されているの
で、電圧比較器用差動増幅器４９の入力端子は、アンプ
ampのゲインの大きな点にバイアスされたまま、フロー
ティング状態にある。
【０１３５】従って、クロック信号φの反転によって生
じる電荷再配分によって、アンプampの入力側電圧vxp
は、以下の数１で与えられる。この数１は、クロック信
号φがオンのときの結合容量６５，６６に蓄えられる電
荷ｑ（数２で与えられる）とクロック信号φバーがオン
のときの結合容量６５，６６に蓄えられる電荷ｑ’（数
３で与えられる）とを等しいとおくことにより（q＝
q'）、導出される。
じる電荷再配分によって、アンプampの入力側電圧vxp
は、以下の数１で与えられる。この数１は、クロック信
号φがオンのときの結合容量６５，６６に蓄えられる電
荷ｑ（数２で与えられる）とクロック信号φバーがオン
のときの結合容量６５，６６に蓄えられる電荷ｑ’（数
３で与えられる）とを等しいとおくことにより（q＝
q'）、導出される。
【０１３６】数１に示すとおり、（vinp-rvinp）と（vr
p-rvrp）とによって、両差動増幅器Ｓ，Ｒのオフセット
電圧がキャンセルされている。
p-rvrp）とによって、両差動増幅器Ｓ，Ｒのオフセット
電圧がキャンセルされている。
【０１３７】
【数１】
【０１３８】
【数２】
【０１３９】
【数３】
【０１４０】同様に、アンプampのマイナスの入力側電
圧vxnは、数４で与えられる。マイナス側のノードも
又、同様にオフセット電圧が補正されている。
圧vxnは、数４で与えられる。マイナス側のノードも
又、同様にオフセット電圧が補正されている。
【０１４１】
【数４】
【０１４２】比較器４９内のアンプampは上記の電圧vx
p,vxnを増幅するため、入力電圧と基準電圧との比較を
行う際、比較器４９はそれぞれの差動増幅器Ｓ，Ｒのオ
フセット電圧を補正した状態での上記比較を行うことに
なり、高精度な比較が可能になる。
p,vxnを増幅するため、入力電圧と基準電圧との比較を
行う際、比較器４９はそれぞれの差動増幅器Ｓ，Ｒのオ
フセット電圧を補正した状態での上記比較を行うことに
なり、高精度な比較が可能になる。
【０１４３】本実施例４では、図３６において述べた、
この原理をＡ／Ｄ２Ｄ〜Ａ／Ｄ４Ｄの各Ａ／Ｄコンバー
タブロックに適用する他、ステージ間に設けたＳ／Ｈ回
路SHRiDやＳ／Ｈ・減算回路SH／SUBTiDにも取り入れて
いる。
この原理をＡ／Ｄ２Ｄ〜Ａ／Ｄ４Ｄの各Ａ／Ｄコンバー
タブロックに適用する他、ステージ間に設けたＳ／Ｈ回
路SHRiDやＳ／Ｈ・減算回路SH／SUBTiDにも取り入れて
いる。
【０１４４】これによって、並列型のＡ／Ｄコンバータ
ブロックＡ／Ｄ２Ｄ〜Ａ／Ｄ４Ｄだけでなく、減算を行
うブロック（SHR2D〜SHR3D,SH2/SUBT2D〜SH3/SUBT3D）
でも、差動増幅器のオフセット電圧を除外して高精度化
を図ることができる。
ブロックＡ／Ｄ２Ｄ〜Ａ／Ｄ４Ｄだけでなく、減算を行
うブロック（SHR2D〜SHR3D,SH2/SUBT2D〜SH3/SUBT3D）
でも、差動増幅器のオフセット電圧を除外して高精度化
を図ることができる。
【０１４５】（実施例５）本発明の第５の実施例に係る
Ａ／Ｄコンバータは、パイプライン型Ａ／Ｄコンバータ
の最終段に、基準電圧側経路と入力信号側経路とを共通
にしたブロックを設けたものであるが、後述するように
最終段だけで並列型Ａ／Ｄコンバータを形成しても有効
であり、種々の構成例が考えられる。又、最終段のみな
らず、途中の各段においても、本実施例５の技術的思想
は適用可能である。
Ａ／Ｄコンバータは、パイプライン型Ａ／Ｄコンバータ
の最終段に、基準電圧側経路と入力信号側経路とを共通
にしたブロックを設けたものであるが、後述するように
最終段だけで並列型Ａ／Ｄコンバータを形成しても有効
であり、種々の構成例が考えられる。又、最終段のみな
らず、途中の各段においても、本実施例５の技術的思想
は適用可能である。
【０１４６】図３７は、実施例５の１つの構成例であ
り、最終段（ここでは４段目）のＡ／Ｄコンバータブロ
ックＡ／Ｄ４Ｅと、その前段の減算ブロックとを示して
いる。この構成例では、前段のSHR3回路とSH3／SUBT3回
路とを１つのSH3／SUBT３E回路で構成し、かつ実施例１
の差動増幅器DIFF31とDIFF32とを２つのＭＯＳトランジ
スタ７４，７５からなる１つの差動増幅器で形成し、こ
の差動増幅器の２つの出力７６，７７を入力信号とする
と共に、ラダー抵抗の両端の基準電圧としている。SH3
／SUBT3E回路は、第１スイッチ回路（２７，３４が入力
する部分）と、第２スイッチ回路（２８と３３が入力す
る部分）と、２つの結合容量Ccとから成る。入力信号２
７，２８が各々第１，第２スイッチに入力して選択・出
力されるときには、それに同期して両結合容量Ccの他端
につながったスイッチがオンし、バイアス電圧Ｖｂが両
結合容量Ccの他端に印加される。
り、最終段（ここでは４段目）のＡ／Ｄコンバータブロ
ックＡ／Ｄ４Ｅと、その前段の減算ブロックとを示して
いる。この構成例では、前段のSHR3回路とSH3／SUBT3回
路とを１つのSH3／SUBT３E回路で構成し、かつ実施例１
の差動増幅器DIFF31とDIFF32とを２つのＭＯＳトランジ
スタ７４，７５からなる１つの差動増幅器で形成し、こ
の差動増幅器の２つの出力７６，７７を入力信号とする
と共に、ラダー抵抗の両端の基準電圧としている。SH3
／SUBT3E回路は、第１スイッチ回路（２７，３４が入力
する部分）と、第２スイッチ回路（２８と３３が入力す
る部分）と、２つの結合容量Ccとから成る。入力信号２
７，２８が各々第１，第２スイッチに入力して選択・出
力されるときには、それに同期して両結合容量Ccの他端
につながったスイッチがオンし、バイアス電圧Ｖｂが両
結合容量Ccの他端に印加される。
【０１４７】図３８は、実施例５の別の構成例であり、
最終段、ここでは４段目のＡ／ＤコンバータブロックＡ
／Ｄ４Ｆとその前段側の減算ブロックとを示している。
この構成例でも、入力信号経路上の差動増幅器（実施例
１のDIFF31）と基準電圧経路上の差動増幅器（実施例１
のDIFF32）とを一つの差動増幅器（７４，７５）で構成
し、その差動増幅器（７４，７５）の負荷抵抗で以て４
段目のＡ／ＤコンバータブロックＡ／Ｄ４Ｆのラダー抵
抗を形成することとしている。
最終段、ここでは４段目のＡ／ＤコンバータブロックＡ
／Ｄ４Ｆとその前段側の減算ブロックとを示している。
この構成例でも、入力信号経路上の差動増幅器（実施例
１のDIFF31）と基準電圧経路上の差動増幅器（実施例１
のDIFF32）とを一つの差動増幅器（７４，７５）で構成
し、その差動増幅器（７４，７５）の負荷抵抗で以て４
段目のＡ／ＤコンバータブロックＡ／Ｄ４Ｆのラダー抵
抗を形成することとしている。
【０１４８】すなわち、一方の端子に入力電圧、バイア
ス電圧、基準電圧をそれぞれ印加し、他方の端子を互い
に共通接続した３つのスイッチ手段と、これらのスイッ
チ手段の当該共通接続した他方の端子をその入力側端子
に接続した結合容量とからなる第１の入力回路部と、バ
イアス電圧を印加した３つのスイッチ手段と結合容量と
からなる第２の入力回路部とを有するSH・減算回路SH3/
SUBT3Fを有している。更に、第１の入力回路部の結合容
量の出力側端子と、第２の入力回路部の結合容量の出力
側端子とをそれぞれ２つの入力端子に接続し、負荷抵抗
を、単位抵抗を複数個直列に接続したラダー抵抗で以て
構成した、２つのＭＯＳトランジスタ７４，７５からな
る差動増幅器を設けている。
ス電圧、基準電圧をそれぞれ印加し、他方の端子を互い
に共通接続した３つのスイッチ手段と、これらのスイッ
チ手段の当該共通接続した他方の端子をその入力側端子
に接続した結合容量とからなる第１の入力回路部と、バ
イアス電圧を印加した３つのスイッチ手段と結合容量と
からなる第２の入力回路部とを有するSH・減算回路SH3/
SUBT3Fを有している。更に、第１の入力回路部の結合容
量の出力側端子と、第２の入力回路部の結合容量の出力
側端子とをそれぞれ２つの入力端子に接続し、負荷抵抗
を、単位抵抗を複数個直列に接続したラダー抵抗で以て
構成した、２つのＭＯＳトランジスタ７４，７５からな
る差動増幅器を設けている。
【０１４９】そして、基準電圧端子を順次に当該ラダー
抵抗の接続点であるそれぞれのタップに接続し、入力端
子を共通接続して、特定のラダータップに接続した複数
の電圧比較器用差動増幅器４９で構成される。
抵抗の接続点であるそれぞれのタップに接続し、入力端
子を共通接続して、特定のラダータップに接続した複数
の電圧比較器用差動増幅器４９で構成される。
【０１５０】図３９は、基準電圧と入力電圧が同じ入力
回路である差動増幅器（図３７や図３８の７４，７５か
らなるアンプ）を介して電圧比較器（４９）列に印加さ
れる各タップ電圧を、そのＡ／Ｄコンバータブロックの
差動入力電圧に対して示したものである。
回路である差動増幅器（図３７や図３８の７４，７５か
らなるアンプ）を介して電圧比較器（４９）列に印加さ
れる各タップ電圧を、そのＡ／Ｄコンバータブロックの
差動入力電圧に対して示したものである。
【０１５１】同図に示したタップ電圧の取り出し形を採
用する事によって、差動増幅器の特性がリニアに変化す
る領域においては、基準タップ電圧の関係は、均等に大
きさが変化したものになり、入力信号はこの基準タップ
電圧のレンジに適合したようになる。
用する事によって、差動増幅器の特性がリニアに変化す
る領域においては、基準タップ電圧の関係は、均等に大
きさが変化したものになり、入力信号はこの基準タップ
電圧のレンジに適合したようになる。
【０１５２】このような構成をとることによって、基準
電圧側と入力電圧側の差動増幅器のマッチングをとると
いう必要はなくなり、入力信号と基準電圧のレンジのず
れ、いわゆるオフセットエラーや、ゲインエラーを低減
でき、高精度なＡ／Ｄ変換器、あるいはＡ／Ｄコンバー
タブロックを構成できる。
電圧側と入力電圧側の差動増幅器のマッチングをとると
いう必要はなくなり、入力信号と基準電圧のレンジのず
れ、いわゆるオフセットエラーや、ゲインエラーを低減
でき、高精度なＡ／Ｄ変換器、あるいはＡ／Ｄコンバー
タブロックを構成できる。
【０１５３】図３７や図３８に示した第５の実施例で
は、図３９で示すリニアな領域で使用するＡ／Ｄ変換ブ
ロックを最終段目に用いたパイプライン型Ａ／Ｄコンバ
ータである。
は、図３９で示すリニアな領域で使用するＡ／Ｄ変換ブ
ロックを最終段目に用いたパイプライン型Ａ／Ｄコンバ
ータである。
【０１５４】実施例５のタイミングチャートを、参考と
して図４０〜図４２に示す。
して図４０〜図４２に示す。
【０１５５】また、図３７や図３８で用いた差動増幅器
（７４，７５）は、ＮＭＯＳトランジスタで差動対を構
成していたが、これに代えてＰＭＯＳトランジスタでそ
の差動増幅器を構成してもよく（図４３）、更に、差動
対のＭＯＳトランジスタのソース間に抵抗を挿入したデ
ジェネレーション形の差動増幅器（図４４）を用いても
よい。
（７４，７５）は、ＮＭＯＳトランジスタで差動対を構
成していたが、これに代えてＰＭＯＳトランジスタでそ
の差動増幅器を構成してもよく（図４３）、更に、差動
対のＭＯＳトランジスタのソース間に抵抗を挿入したデ
ジェネレーション形の差動増幅器（図４４）を用いても
よい。
【０１５６】また、差動増幅器の場合の差動対の負荷抵
抗は、実施例５のみならず他の実施例でも受動素子の抵
抗で示しているが、ＰＭＯＳトランジスタ等の能動素子
でそれを形成しても有効である。
抗は、実施例５のみならず他の実施例でも受動素子の抵
抗で示しているが、ＰＭＯＳトランジスタ等の能動素子
でそれを形成しても有効である。
【０１５７】尚、実施例５の比較との関係で、実施例１
〜実施例３の２段目〜最終段目の各Ａ／Ｄコンバータブ
ロックにおける接続を行った場合の、基準電圧と入力信
号電圧との関係を、図４５に示す。
〜実施例３の２段目〜最終段目の各Ａ／Ｄコンバータブ
ロックにおける接続を行った場合の、基準電圧と入力信
号電圧との関係を、図４５に示す。
【０１５８】
【発明の効果】請求項１に係る発明によれば、あるステ
ージから次のステージに対して入力信号と共に同一の回
路構成を備えた手段を介して基準電圧をも送信している
ので、次のステージのＡ／Ｄコンバータブロックへ入力
すべき入力信号を次のステージのＡ／Ｄコンバータブロ
ックの入力レンジにまで正確に増幅するための高精度の
増幅器を不要とすることができ、これにより消費電力の
増大化を抑止することが可能となる。
ージから次のステージに対して入力信号と共に同一の回
路構成を備えた手段を介して基準電圧をも送信している
ので、次のステージのＡ／Ｄコンバータブロックへ入力
すべき入力信号を次のステージのＡ／Ｄコンバータブロ
ックの入力レンジにまで正確に増幅するための高精度の
増幅器を不要とすることができ、これにより消費電力の
増大化を抑止することが可能となる。
【０１５９】又、請求項１に係る発明によれば、入力信
号用Ｓ／Ｈ・減算手段によって、サンプルした入力信号
とあるステージのＡ／Ｄコンバータブロックが出力する
Ｄ／Ａ出力との減算結果を入力信号用差動増幅器に入力
しており、上記減算結果はあるステージのＡ／Ｄコンバ
ータブロックに入力する信号と比較して十分に小さいレ
ベルにあるので、入力信号用差動増幅器として特に直線
性に優れたものを使用しなくてもよいこととなり、この
点でも消費電力の増大化を抑止することが可能となる。
号用Ｓ／Ｈ・減算手段によって、サンプルした入力信号
とあるステージのＡ／Ｄコンバータブロックが出力する
Ｄ／Ａ出力との減算結果を入力信号用差動増幅器に入力
しており、上記減算結果はあるステージのＡ／Ｄコンバ
ータブロックに入力する信号と比較して十分に小さいレ
ベルにあるので、入力信号用差動増幅器として特に直線
性に優れたものを使用しなくてもよいこととなり、この
点でも消費電力の増大化を抑止することが可能となる。
【０１６０】更に、請求項１に係る発明によれば、入力
信号用差動増幅器の負荷と、基準信号用差動増幅器の負
荷とはいずれも抵抗負荷であり、負荷をも含めた整合を
取り易いという効果もある。
信号用差動増幅器の負荷と、基準信号用差動増幅器の負
荷とはいずれも抵抗負荷であり、負荷をも含めた整合を
取り易いという効果もある。
【０１６１】請求項２に係る発明によれば、１ＬＳＢに
相当する基準電圧を次のステージのＡ／Ｄコンバータブ
ロックへ送信することができる。
相当する基準電圧を次のステージのＡ／Ｄコンバータブ
ロックへ送信することができる。
【０１６２】請求項３に係る発明によれば、最初のステ
ージについて、従来必要であったアナログ入力信号のＳ
／Ｈ回路を不必要とし、且つ最初のステージで定まった
基準電圧を次の２番目のステージの基準電圧として送信
することが可能になると共に、最初のステージから次の
２番目のステージへの経路上に在る増幅器についてその
直線性を考慮することを不要とできるので、消費電力の
増大を十分に抑止できる。
ージについて、従来必要であったアナログ入力信号のＳ
／Ｈ回路を不必要とし、且つ最初のステージで定まった
基準電圧を次の２番目のステージの基準電圧として送信
することが可能になると共に、最初のステージから次の
２番目のステージへの経路上に在る増幅器についてその
直線性を考慮することを不要とできるので、消費電力の
増大を十分に抑止できる。
【０１６３】
【０１６４】
【０１６５】
【０１６６】
【０１６７】
【０１６８】
【０１６９】請求項４に係る発明によれば、最初のステ
ージから次の２番目のステージに対して正確な減算結果
の差動信号を入力信号として入力することが可能とな
り、これにより、Ａ／Ｄコンバータの高精度化を図るこ
とができる。
ージから次の２番目のステージに対して正確な減算結果
の差動信号を入力信号として入力することが可能とな
り、これにより、Ａ／Ｄコンバータの高精度化を図るこ
とができる。
【０１７０】請求項５に係る発明によれば、最初のステ
ージのＡ／Ｄコンバータブロック内の電圧比較器による
Ａ／Ｄ変換を高精度で行うことが可能となり、Ａ／Ｄコ
ンバータの高精度化を図ることができる。
ージのＡ／Ｄコンバータブロック内の電圧比較器による
Ａ／Ｄ変換を高精度で行うことが可能となり、Ａ／Ｄコ
ンバータの高精度化を図ることができる。
【０１７１】請求項６に係る発明によれば、入力信号側
差動増幅器と基準電圧側差動増幅器のそれぞれのオフセ
ット電圧を対応するＡ／Ｄコンバータブロック内でキャ
ンセルすることが可能となり、Ａ／Ｄコンバータの高精
度化を図ることができる。
差動増幅器と基準電圧側差動増幅器のそれぞれのオフセ
ット電圧を対応するＡ／Ｄコンバータブロック内でキャ
ンセルすることが可能となり、Ａ／Ｄコンバータの高精
度化を図ることができる。
【０１７２】請求項７に係る発明によれば、入力信号側
差動増幅器と基準電圧側差動増幅器のそれぞれのオフセ
ット電圧をそれぞれ対応するＳ／Ｈ・減算手段とＳ／Ｈ
手段においてキャンセルすることが可能となり、Ａ／Ｄ
コンバータの高精度化をより一層に図ることができる。
差動増幅器と基準電圧側差動増幅器のそれぞれのオフセ
ット電圧をそれぞれ対応するＳ／Ｈ・減算手段とＳ／Ｈ
手段においてキャンセルすることが可能となり、Ａ／Ｄ
コンバータの高精度化をより一層に図ることができる。
【０１７３】請求項８に係る発明によれば、入力信号側
のＳ／Ｈ・減算手段や差動増幅器と基準電圧側のＳ／Ｈ
手段や差動増幅器とを同一の回路で実現することがで
き、Ａ／Ｄコンバータの高精度化を図ることができる。
のＳ／Ｈ・減算手段や差動増幅器と基準電圧側のＳ／Ｈ
手段や差動増幅器とを同一の回路で実現することがで
き、Ａ／Ｄコンバータの高精度化を図ることができる。
【図１】 この発明の実施例１に係るパイプライン型Ａ
／Ｄコンバータの構成を示す図である。
／Ｄコンバータの構成を示す図である。
【図２】 この発明の実施例１に係るパイプライン型Ａ
／Ｄコンバータの構成を示す図である。
／Ｄコンバータの構成を示す図である。
【図３】 この発明の実施例１に係るパイプライン型Ａ
／Ｄコンバータの構成を示す図である。
／Ｄコンバータの構成を示す図である。
【図４】 この発明の実施例１に係るパイプライン型Ａ
／Ｄコンバータの構成を示す図である。
／Ｄコンバータの構成を示す図である。
【図５】 １０ビットのディジタル出力信号の生成を示
す図である。
す図である。
【図６】 実施例１に係る初段のＡ／Ｄコンバータブロ
ックの構成を示す図である。
ックの構成を示す図である。
【図７】 実施例１に係る２段目のＡ／Ｄコンバータブ
ロックの構成を示す図である。
ロックの構成を示す図である。
【図８】 実施例１に係る最終段のＡ／Ｄコンバータブ
ロックの構成を示す図である。
ロックの構成を示す図である。
【図９】 実施例１に係る初段の信号入力経路のＳＨ／
減算回路の構成を示す図である。
減算回路の構成を示す図である。
【図１０】 実施例１に係る初段の基準電圧経路のＳ／
Ｈ回路の構成を示す図である。
Ｈ回路の構成を示す図である。
【図１１】 実施例１に係る２段目の基準電圧経路のＳ
／Ｈ回路の構成を示す図である。
／Ｈ回路の構成を示す図である。
【図１２】 実施例１のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図１３】 実施例１のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図１４】 実施例１のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図１５】 この発明の実施例２に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図１６】 この発明の実施例２に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図１７】 この発明の実施例２に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図１８】 この発明の実施例２に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図１９】 実施例２に係る初段のＡ／Ｄコンバータブ
ロックの構成を示す図である。
ロックの構成を示す図である。
【図２０】 実施例２に係る２段目のＡ／Ｄコンバータ
ブロックの構成を示す図である。
ブロックの構成を示す図である。
【図２１】 実施例２に係る最終段のＡ／Ｄコンバータ
ブロックの構成を示す図である。
ブロックの構成を示す図である。
【図２２】 従来技術や実施例１の問題点を指摘する図
である。
である。
【図２３】 この発明の実施例３に係るパイプライン型
Ａ／Ｄコンバータに於ける特徴部分の構成を示す図であ
る。
Ａ／Ｄコンバータに於ける特徴部分の構成を示す図であ
る。
【図２４】 実施例３に係る初段のＡ／Ｄコンバータブ
ロックの構成を示す図である。
ロックの構成を示す図である。
【図２５】 実施例３に於ける初段の基準電圧と入力電
圧との関係を示す図である。
圧との関係を示す図である。
【図２６】 この発明の実施例４に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図２７】 この発明の実施例４に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図２８】 この発明の実施例４に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図２９】 この発明の実施例４に係るパイプライン型
Ａ／Ｄコンバータの構成を示す図である。
Ａ／Ｄコンバータの構成を示す図である。
【図３０】 実施例４に係る２段目のＡ／Ｄコンバータ
ブロックの構成を示す図である。
ブロックの構成を示す図である。
【図３１】 実施例４に係る２段目の信号入力経路のＳ
Ｈ／減算回路の構成を示す図である。
Ｈ／減算回路の構成を示す図である。
【図３２】 実施例４に係る２段目の基準電圧経路のＳ
／Ｈ回路の構成を示す図である。
／Ｈ回路の構成を示す図である。
【図３３】 実施例４のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図３４】 実施例４のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図３５】 実施例４のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図３６】 実施例４のオフセット電圧補償の原理を説
明するための回路図である。
明するための回路図である。
【図３７】 実施例５に係る最終段のＡ／Ｄコンバータ
ブロックの構成の一例を示す図である。
ブロックの構成の一例を示す図である。
【図３８】 実施例５に係る最終段のＡ／Ｄコンバータ
ブロックの構成の他の例を示す図である。
ブロックの構成の他の例を示す図である。
【図３９】 実施例５に係るＡ／Ｄコンバータブロック
に於ける基準電圧と入力信号電圧との関係を示す図であ
る。
に於ける基準電圧と入力信号電圧との関係を示す図であ
る。
【図４０】 実施例５のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図４１】 実施例５のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図４２】 実施例５のパイプライン型Ａ／Ｄコンバー
タの動作を示すタイミングチャートである。
タの動作を示すタイミングチャートである。
【図４３】 実施例５に係る最終段のＡ／Ｄコンバータ
ブロックの構成の更に他の例を示す図である。
ブロックの構成の更に他の例を示す図である。
【図４４】 実施例５に係る最終段のＡ／Ｄコンバータ
ブロックの構成の更に他の例を示す図である。
ブロックの構成の更に他の例を示す図である。
【図４５】 実施例１〜実施例４の２段目〜最終段の各
Ａ／Ｄコンバータブロックに於ける基準電圧と入力信号
電圧との関係を示す図である。
Ａ／Ｄコンバータブロックに於ける基準電圧と入力信号
電圧との関係を示す図である。
【図４６】 従来のパイプライン型Ａ／Ｄコンバータの
構成を示す図である。
構成を示す図である。
【図４７】 従来のパイプライン型Ａ／Ｄコンバータに
於ける動作を説明するための図である。
於ける動作を説明するための図である。
【図４８】 従来の他のパイプライン型Ａ／Ｄコンバー
タの構成を示す図である。
タの構成を示す図である。
１ アナログ入力信号経路、２ 中間基準電圧経路、
５，６ 基準電圧経路、Ａ／Ｄ１，Ａ／Ｄ２，Ａ／Ｄ
３，Ａ／Ｄ４ Ａ／Ｄコンバータブロック、ＳＨＲ１，
ＳＨＲ２，ＳＨＲ３，ＳＨＲ４ Ｓ／Ｈ回路、ＳＨ１／
ＳＵＢＴ１，ＳＨ２／ＳＵＢＴ２，ＳＨ３／ＳＵＢＴ
３，ＳＨ４／ＳＵＢＴ４ ＳＨ・減算回路、２７Ｌ ロ
ジック部、Ｖｂ バイアス電圧、Ｖｉｎ アナログ入力
信号、ＶＲＭ 中間基準電圧（基準電圧の中間値）、Ｖ
ＲＴ 基準電圧の上限値、ＶＲＢ 基準電圧の下限値、
ＤＩＦＦ１１，ＤＩＦＦ１２，ＤＩＦＦ２１，ＤＩＦＦ
２２，ＤＩＦＦ３１，ＤＩＦＦ３２ 差動増幅器、Ｃ
ｃ，Ｃｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４結合容量、４９
電圧比較器用差動増幅器、６０〜６３ バイアス電圧供
給経路、Ｓ 信号側差動増幅器、Ｒ 基準電圧側差動増
幅器、Ｒｌａｄｄｅｒ ラダー抵抗、ａｍｐ 差動増幅
器、７４，７５ 差動増幅器。
５，６ 基準電圧経路、Ａ／Ｄ１，Ａ／Ｄ２，Ａ／Ｄ
３，Ａ／Ｄ４ Ａ／Ｄコンバータブロック、ＳＨＲ１，
ＳＨＲ２，ＳＨＲ３，ＳＨＲ４ Ｓ／Ｈ回路、ＳＨ１／
ＳＵＢＴ１，ＳＨ２／ＳＵＢＴ２，ＳＨ３／ＳＵＢＴ
３，ＳＨ４／ＳＵＢＴ４ ＳＨ・減算回路、２７Ｌ ロ
ジック部、Ｖｂ バイアス電圧、Ｖｉｎ アナログ入力
信号、ＶＲＭ 中間基準電圧（基準電圧の中間値）、Ｖ
ＲＴ 基準電圧の上限値、ＶＲＢ 基準電圧の下限値、
ＤＩＦＦ１１，ＤＩＦＦ１２，ＤＩＦＦ２１，ＤＩＦＦ
２２，ＤＩＦＦ３１，ＤＩＦＦ３２ 差動増幅器、Ｃ
ｃ，Ｃｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４結合容量、４９
電圧比較器用差動増幅器、６０〜６３ バイアス電圧供
給経路、Ｓ 信号側差動増幅器、Ｒ 基準電圧側差動増
幅器、Ｒｌａｄｄｅｒ ラダー抵抗、ａｍｐ 差動増幅
器、７４，７５ 差動増幅器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三木 隆博 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 システム エル・エス・ア イ開発研究所内 (72)発明者 伊藤 正雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 システム エル・エス・ア イ開発研究所内 (72)発明者 奥田 孝 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 システム エル・エス・ア イ開発研究所内 (56)参考文献 特開 平５−252034（ＪＰ，Ａ) 特開 平５−14199（ＪＰ，Ａ) 特開 平２−267681（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (8)
- 【請求項１】 入力信号を所定のビット数でＡ／Ｄ変換
し且つそのＡ／Ｄ変換結果をＤ／Ａ変換して出力するＡ
／Ｄコンバータブロックを各ステージ毎に有するパイプ
ライン型Ａ／Ｄコンバータにおいて、 前記入力信号は、差動入力形式の信号として２つの信号
からなり、 最初のステージの次のステージから最終のステージまで
に属する前記Ａ／Ｄコンバータブロックの各々は、直列
接続された複数の抵抗からなる２つのラダー抵抗を有
し、 前記最初のステージの次のステージから最終のステージ
までに属する、あるステージの前記Ａ／Ｄコンバータブ
ロックとその次のステージの前記Ａ／Ｄコンバータブロ
ックとの間の経路に、 前記あるステージの前記Ａ／Ｄコンバータブロックに入
力する前記入力信号の各々を当該Ａ／Ｄコンバータブロ
ックと同じタイミングでサンプルし、ホールド時には、
前記あるステージの前記Ａ／Ｄコンバータブロックが出
力する２つのＤ／Ａ出力の各々をサンプルした対応する
前記入力信号の各々から減算した結果を出力する入力信
号用Ｓ／Ｈ・減算手段と、 前記入力信号用Ｓ／Ｈ・減算手段の２つの出力を差動増
幅して、その２つの出力を前記次のステージの前記Ａ／
Ｄコンバータブロックの前記入力信号として出力すると
共に、前記２つの出力を前記次のステージの前記Ａ／Ｄ
コンバータブロックに於ける一方の前記ラダー抵抗の両
端にそれぞれ印加する入力信号用差動増幅手段と、 前記入力信号用Ｓ／Ｈ・減算手段と同じ回路定数と同じ
回路構成を備え、且つ前記あるステージの前記Ａ／Ｄコ
ンバータブロックに於ける前記ラダー抵抗の内で特定の
２つのタップから取り出したタップ電圧の各々をサンプ
ル・ホールドする基準電圧用Ｓ／Ｈ手段と、 前記基準電圧用Ｓ／Ｈ手段の２つの出力を差動増幅し
て、その２つの出力を、前記次のステージの前記Ａ／Ｄ
コンバータブロックに於ける基準電圧として、前記次の
ステージの前記Ａ／Ｄコンバータブロックの他方の前記
ラダー抵抗の両端にそれぞれ印加する基準電圧用差動増
幅手段とを設けており、 前記入力信号用Ｓ／Ｈ・減算手段と前記基準電圧用Ｓ／
Ｈ手段とは、交互にそのサンプル動作とホールド動作と
を行うことを特徴とし、前記入力信号の前記２つの信号、前記あるステージの前
記Ａ／Ｄコンバータブロックが出力する前記２つのＤ／
Ａ出力、前記入力信号用Ｓ／Ｈ・減算手段の前記２つの
出力、前記入力信号用差動増幅手段の前記２つの出力、
前記基準電圧用Ｓ／Ｈ手段の前記２つの出力、及び、前
記基準電圧用差動増幅手段の前記２つの出力の各々は、
バランス伝送における一つの電圧を生成するための２つ
として規定されている、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項２】 請求項１に記載のパイプライン型Ａ／Ｄ
コンバータにおいて、 前記特定の２つのタップは、対応する前記タップ電圧と
前記ラダー抵抗の両端にそれぞれ印加される２つの前記
基準電圧の中間値との電位差がそれぞれ＋０．５，−
０．５ＬＳＢに相当するように選択されている、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項３】 請求項１に記載のパイプライン型Ａ／Ｄ
コンバータにおいて、 前記最初のステージの前記Ａ／Ｄコンバータブロックは
前記ラダー抵抗に相当する一つの別のラダー抵抗を有し
ており、 前記最初のステージに於ける前記入力信号の一つに対応
するものは、シングルエンドとして入力するアナログ入
力信号であり、 前記最初のステージに於ける前記入力信号の他方に対応
するものは、前記最初のステージの前記Ａ／Ｄコンバー
タブロック内の前記別のラダー抵抗の両端にそれぞれ印
加される基準電圧上限値と基準電圧下限値との中間値に
等しいＤＣ電圧であり、 前記別のラダー抵抗に於ける特定の２つのタップ電圧と
前記中間値との差はそれぞれ＋０．５，−０．５ＬＳＢ
に相当する電位差であり、 前記最初のステージの前記Ａ／Ｄコンバータブロックと
前記２番目のステージの前記Ａ／Ｄコンバータブロック
との間の経路には、 前記最初のステージの前記Ａ／Ｄコンバータブロックに
入力する前記アナログ入力信号と前記ＤＣ電圧の各々を
当該Ａ／Ｄコンバータブロックと同じタイミングでサン
プルし、ホールド時には、前記最初のステージの前記Ａ
／Ｄコンバータブロックが出力する２つのＤ／Ａ出力の
各々を対応するサンプル後の前記アナログ入力信号及び
前記ＤＣ電圧からそれぞれ減算した結果を出力する別の
入力信号用Ｓ／Ｈ・減算手段と、 前記別の入力信号用Ｓ／Ｈ・減算手段の２つの出力を差
動増幅して、その２つの出力を前記２番目のステージの
前記Ａ／Ｄコンバータブロックの前記入力信号として出
力すると共に、その２つの出力を前記２番目のステージ
の前記Ａ／Ｄコンバータブロックに於ける前記ラダー抵
抗の両端にそれぞれ印加する別の入力信号用差動増幅手
段と、 前記別の入力信号用Ｓ／Ｈ・減算手段と同じ回路定数と
同じ回路構成を備え、且つ前記最初のステージの前記Ａ
／Ｄコンバータブロック内の前記別のラダー抵抗に於け
る前記タップ電圧の各々をサンプル・ホールドする別の
基準電圧用Ｓ／Ｈ手段と、 前記別の基準電圧用Ｓ／Ｈ手段の２つの出力を差動増幅
して、その２つの出力を、前記２番目のステージの前記
Ａ／Ｄコンバータブロックに於ける基準電圧として、前
記２番目のステージの前記Ａ／Ｄコンバータブロックの
他方の前記ラダー抵抗の両端にそれぞれ印加する別の基
準電圧用差動増幅手段とを設けており、 前記別の入力信号用Ｓ／Ｈ・減算手段と前記別の基準電
圧用Ｓ／Ｈ手段とは、交互にそのサンプル動作とホール
ド動作とを行うことを特徴とし、前記別のラダー抵抗に於ける前記２つのタップ電圧、前
記最初のステージの前記Ａ／Ｄコンバータブロックが出
力する前記２つのＤ／Ａ出力、前記別の入力信号用Ｓ／
Ｈ・減算手段の前記２つの出力、前記別の入力信号用差
動増幅手段の前記２つの出力、前記別の基準電圧用Ｓ／
Ｈ手段の前記２つの出力、及び、前記別の基準電圧用差
動増幅手段の前記２つの出力の各々は、バランス伝送に
おける一つの電圧を生成するための２つとして規定され
ている、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項４】 各ステージ毎に、入力信号を所定のビッ
ト数でＡ／Ｄ変換し 且つそのＡ／Ｄ変換結果をＤ／Ａ変
換して出力するＡ／Ｄコンバータブロックを有するパイ
プライン型Ａ／Ｄコンバータにおいて、 最初のステージの前記Ａ／Ｄコンバータブロックには、
Ａ／Ｄ変換すべきアナログ入力信号が直接に入力してお
り、 前記最初のステージの前記Ａ／Ｄコンバータブロック
は、直列接続された複数の抵抗からなるラダー抵抗を有
しており、 前記最初のステージの前記Ａ／Ｄコンバータブロックと
次の２番目のステージの前記Ａ／Ｄコンバータブロック
との間の経路には、 前記アナログ入力信号を前記最初のステージの前記Ａ／
Ｄコンバータブロックと同一のタイミングでサンプリン
グし、当該サンプリング時に所定の電圧値を出力してお
り、そのホールド時には前記アナログ入力信号のサンプ
リング値から前記最初のステージの前記Ａ／Ｄコンバー
タブロックが出力するＤ／Ａ出力だけ変化した分を前記
所定の電圧値から減算した結果を出力する第１Ｓ／Ｈ・
減算手段と、 中間基準タップ電圧を前記タイミングでサンプリング
し、当該サンプリング時に前記所定の電圧値を出力して
おり、前記ホールド時にも前記所定の電圧を出力する第
２Ｓ／Ｈ・減算手段と、 前記第１及び第２Ｓ／Ｈ・減算手段の両出力を入力し
て、前記両出力の差動信号を前記次の２番目のステージ
の前記Ａ／Ｄコンバータブロックに前記入力信号として
出力する差動増幅手段とを設けた、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項５】 請求項４に記載のパイプライン型Ａ／Ｄ
コンバータにおいて、 前記最初のステージの前記Ａ／Ｄコンバータブロック
は、更に、 前記ラダー抵抗の複数のタップ中、前記ビット数に応じ
て定まる所定のタップ毎に設けられた複数の電圧比較器
を有しており、 前記電圧比較器の各々は、 前記アナログ入力信号と前記中間基準タップ電圧との差
分と、前記所定のタップに於ける前記基準タップ電圧と
前記中間基準タップ電圧との差分との大小関係 を比較す
る、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項６】 最初のステージの次のステージから最終
のステージ迄に属する各ステージ毎に、当該ステージと
当該ステージの手前のステージとの間の経路に共に設け
られ且つ互いに相補的に差動動作を行う入力信号用差動
増幅器及び基準電圧用差動増幅器と、前記基準電圧用差
動増幅器の２つの出力をその両端のそれぞれの電圧値と
するラダー抵抗を備え且つ前記入力信号用差動増幅器が
出力する差動形式としての２つの入力信号を所定のビッ
ト数でＡ／Ｄ変換してそのＡ／Ｄ変換結果をＤ／Ａ変換
して出力するＡ／Ｄコンバータブロックとを有する、パ
イプライン型Ａ／Ｄコンバータにおいて、 前記Ａ／Ｄコンバータブロックの各々は、 前記ラダー抵抗の複数のタップ中、前記ビット数に応じ
て定まる所定のタップ毎に、 電圧比較用差動増幅器と、 前記電圧比較用差動増幅器の一方の入力と一方の出力と
の間に設けられ、しかも前記入力信号用差動増幅器が前
記入力信号を出力し且つ前記基準電圧用差動増幅器の２
つの入力端子にバイアス電圧が印加されているときには
オンし、前記基準電圧用差動増幅器が前記２つの出力を
出力し且つ前記入力信号用差動増幅器の２つの入力端子
に前記バイアス電圧が印加されているときにはオフする
第１スイッチと、 前記電圧比較用差動増幅器の他方の入力と他方の出力と
の間に設けられ、しかも前記入力信号用差動増幅器が前
記入力信号を出力し且つ前記基準電圧用差動増幅器の２
つの入力端子にバイアス電圧が印加されているときには
オンし、前記基準電圧用差動増幅器が前記２つの出力を
出力し且つ前記入力信号用差動増幅器の２つの入力端子
に前記バイアス電圧が印加されているときにはオフする
第２スイッチと、 前記電圧比較用差動増幅器の前記一方の入力にその一端
が接続され、前記入力信号用差動増幅器の一方の出力に
その他端が接続された第１結合容量と、 前記電圧比較用差動増幅器の前記一方の入力にその一端
が接続され、前記所定 のタップに対応した別の所定のタ
ップにその他端が接続された第２結合容量と、 前記電圧比較用差動増幅器の前記他方の入力にその一端
が接続され、前記所定のタップにその他端が接続された
第３結合容量と、 前記電圧比較用差動増幅器の前記他方の入力にその一端
が接続され、前記入力信号用差動増幅器の他方の出力に
その他端が接続された第４結合容量とを備えており、 前記所定のタップに於ける電圧と中間基準タップ電圧と
の電位差は、前記別の所定のタップに於ける電圧と前記
中間基準タップ電圧との電位差に等しく、 前記中間基準タップ電圧とは、前記ラダー抵抗の両端の
各電圧値の平均値に該当し、 前記第１乃至第４結合容量は同じ容量値を有することを
特徴とし 、前記基準電圧用差動増幅器の前記２つの出力及び前記入
力信号用差動増幅器が出力する前記２つの入力信号は、
共に、バランス伝送における一つの電圧を生成するため
の２つとして規定されている、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項７】 請求項６に記載のパイプライン型Ａ／Ｄ
コンバータにおいて、 前記ステージの各々について、 前記入力信号用差動増幅器の一方の出力にその一端が接
続され、その他端が当該ステップから次のステップへの
経路上に配設された前記入力信号用差動増幅器の一方の
入力に接続された第５結合容量と、 当該ステップの前記Ａ／Ｄコンバータブロックの一方の
Ｄ／Ａ出力にその一端が接続され、その他端が前記第５
結合容量の前記他端に接続された第６結合容量と、 当該ステップの前記Ａ／Ｄコンバータブロックの一方の
Ｄ／Ａ出力にその一端が接続され、その他端が当該ステ
ップから次のステップへの経路上に配設された前記入力
信号用差動増幅器の他方の入力に接続された第７結合容
量と、 前記入力信号用差動増幅器の他方の出力にその一端が接
続され、その他端が前記記第７結合容量の前記他端に接
続された第８結合容量と、 その一端が前記バイアス電圧を発生させるバイアス電圧
発生回路に接続され、その他端が前記第５結合容量の前
記他端に接続されており、しかも前記入力信号用差動増
幅器が前記入力信号を出力し且つ前記基準電圧用差動増
幅器に前記バイアス電圧が印加されているときにはオン
し、前記基準電圧用差動増幅器が前記２つの出力を出力
し且つ前記入力信号用差動増幅器に前記バイアス電圧が
印加されているときにはオフする第３スイッチと、 その一端が前記バイアス電圧を発生させるバイアス電圧
発生回路に接続され、その他端が前記第７結合容量の前
記他端に接続されており、しかも前記入力信号用差動増
幅器が前記入力信号を出力し且つ前記基準電圧用差動増
幅器に前記バイアス電圧が印加されているときにはオン
し、前記基準電圧用差動増幅器が前記２つの出力を出力
し且つ前記入力信号用差動増幅器に前記バイアス電圧が
印加されているときにはオフする第４スイッチとを備え
ており、 前記第５乃至第８結合容量の各容量値は等しい、 パイプライン型Ａ／Ｄコンバータ。 - 【請求項８】 各ステージ毎に、差動形式の２つの入力
信号を所定のビット数でＡ／Ｄ変換し且つそのＡ／Ｄ変
換結果をＤ／Ａ変換して出力するＡ／Ｄコンバータブロ
ックを有し、当該Ａ／Ｄコンバータブロック内のラダー
抵抗の特定の２点の基準タップ電圧を次のステージに基
準電圧として送信するパイプライン型Ａ／Ｄコンバータ
において、 最終のステージの手前のステージから前記最終のステー
ジへの経路間に、 前記最終のステージの手前のステージから送信される前
記入力信号の一方と、前記最終のステージの手前のステ
ージから前記Ａ／Ｄコンバータブロックが出力する２つ
のＤ／Ａ出力信号と、バイアス電圧と、前記基準タップ
電圧の一方とを選択的に出力する第１スイッチと、 前記最終のステージの手前のステージから送信される前
記入力信号の他方と、前記最終のステージの手前のステ
ージから前記Ａ／Ｄコンバータブロックが出力する２つ
のＤ／Ａ出力信号と、バイアス電圧と、前記基準タップ
電圧の他方とを選択的に出力する第２スイッチと、 前記第１スイッチの出力にその一端が接続され、前記第
１スイッチから前記入 力信号の一方が出力されるのに同
期してその他端には前記バイアス電圧が印加される結合
容量と、 前記第２スイッチの出力にその一端が接続され、前記第
２スイッチから前記入力信号の他方が出力されるのに同
期してその他端には前記バイアス電圧が印加される別の
結合容量と、 前記結合容量の他端にその入力の一方が接続され、前記
別の結合容量の他端にその入力の他方が接続されてお
り、その２つの出力が前記最終のステージの前記Ａ／Ｄ
コンバータブロックの前記入力信号として印加される差
動増幅器とを、 備え、 前記差動形式の２つの入力信号、前記Ａ／Ｄコンバータ
ブロックが出力する前記２つのＤ／Ａ出力信号、及び前
記差動増幅器の前記２つの出力の各々は、バランス伝送
における一つの電圧を生成するための２つとして規定さ
れている、 パイプライン型Ａ／Ｄコンバータ。
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|---|---|---|---|
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|---|---|---|---|
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| JP12652995A Expired - Fee Related JP3340280B2 (ja) | 1995-05-25 | 1995-05-25 | パイプライン型ａ／ｄコンバータ |
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- 1995-05-25 JP JP12652995A patent/JP3340280B2/ja not_active Expired - Fee Related
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