JP3920443B2 - A/d変換回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、アナログ信号からディジタル信号への変換(以下、「A/D変換」と称する)するA/D変換器をサブA/D変換器として用いたA/D変換回路に関する。
【0002】
【従来の技術】
アナログ信号をディジタル信号に変換する変換器(以下、「A/D変換器」と称する)において、サブレンジング型A/D変換器は、上位と下位の2段階に分けてA/D変換を行うものである。以下では、まず他のアーキテクチャのA/D変換器について説明し、サブレンジング型アーキテクチャと他のアーキテクチャとの違いを述べて、サブレンジング型アーキテクチャの利点と問題点を説明する。
【0003】
まず、基本的なアーキテクチャのA/D変換器としてフラッシュ型A/D変換器を挙げる。図20はフラッシュ型A/D変換器の概略を示す説明図である。同図に示すように、参照電圧発生回路61から供給される参照電圧Vref1〜VrefNとアナログ入力電圧Vinとを分解能10ビットのA/D変換器(ADC)62が受け、A/D変換器62はアナログ入力電圧Vinと参照電圧Vref1〜VrefNとの比較結果に基づき、10ビットのディジタル出力電圧Doutを出力する。
【0004】
図21は分解能が10ビットのA/D変換器62の内部構成を示すブロック図である。同図に示すように、A/D変換器62はコンパレータ群64、プリエンコーダ65及びエンコーダ66から構成される。なお、図21のA/D変換器62の動作説明用に分解能が3ビットの構成のブロック図を図22に示す。
【0005】
参照電圧Vref1〜Vref1023からなる参照電圧群63は参照電圧発生回路(図21では図示せず)から発生する。分解能が3ビットの場合、図22に示すように、参照電圧発生回路59は上位電圧VRTと下位電圧VRBとの間に直列に設けられた8個の抵抗R59による抵抗分割によって参照電圧Vref1〜Vref7を発生する。
【0006】
コンパレータ群64は1023個のコンパレータCMP1〜CMP1023からなり、参照電圧Vref1〜Vref1023からなる参照電圧群63とアナログ入力電圧Vinとを受ける。この際、コンパレータCMPi(i=1〜1023)はアナログ入力電圧Vinと参照電圧Vrefiとを受け、その比較結果をプリエンコーダ65に出力する。分解能が3ビットの場合、図22に示すように、アナログ入力電圧Vinに基づくコンパレータCMP1〜CMP7の比較結果は表1に示すようになる。
【0007】
【表1】
【0008】
プリエンコーダ65は、コンパレータ群64の比較結果をプリエンコードしてプリエンコード信号をエンコーダ66に出力する。分解能が3ビットの場合、図22に示すように、8ビットのプリエンコード信号PE0〜PE7を出力する。このとき、コンパレータCMP1〜CMP7の比較結果に基づくプリエンコード信号PE0〜PE7は表1に示すようになる。
【0009】
図23は分解能が3ビットの場合のプリエンコーダ65の内部構成を示す回路図である。同図に示すように、インバータG21〜G27はコンパレータCMP1〜CMP7の比較結果RCMP1〜RCMP7を受ける。
【0010】
ANDゲートG10は一方入力に電源VDDが接続され、他方入力に比較結果RCMP1を受ける。ANDゲートG11〜G16はそれぞれ一方入力にインバータG21〜G26の出力信号を受け、他方入力に比較結果RCMP2〜RCMP7を受ける。そして、ANDゲートG17は一方入力にインバータG27の出力信号を受け、他方入力が電源VDDに接続される。これらANDゲートG10〜G17の出力がプリエンコード信号PE0〜PE7となる。
【0011】
図21に戻って、エンコーダ66はプリエンコード信号をエンコードして10ビットのディジタル出力電圧Doutが出力する。分解能が3ビットの場合、図22に示すように、3ビットのディジタル出力電圧Doutを出力する。このとき、プリエンコード信号PE0〜PE7に基づくディジタル出力電圧Doutは表1に示すようになる。
【0012】
このように、フラッシュ型A/D変換器は(2の分解能乗−1)個(分解能をiビットとすると、2i−1個(図20及び図21例の10ビットでは1023個)の参照電圧を用いて、アナログ入力の電圧レベルを検出し、レベルに応じたディジタルコードを出力する。
【0013】
分解能が10ビットフラッシュ型A/D変換器では、図21に示したようにアナログ入力Vinと各参照電圧Vrefi(i=1,2,…,1023)との電圧レベルの大小比較を行うコンパレータが1023個必要となる。したがって、レイアウト面積や消費電力が大きくなるという欠点がある。フラッシュ型アーキテクチャでは、表2に示したように、分解能が大きくなるにつれてコンパレータの個数が(2の分解能乗−1)の割合で増加するため、高分解能のA/D変換器には適さない。
【0014】
【表2】
【0015】
別のアーキテクチャの例として、フォールディング型A/D変換器が挙げられる。
【0016】
図24は、分解能が4ビットのフォールディング型A/D変換器の基本構成を示すブロック図である。同図において、参照電圧発生回路210は上位電圧VRTと下位電圧VRBとの間に設けられた16個の抵抗R210によって抵抗分割された15個の電圧のうち下位8ビットを参照電圧Vref0〜Vref7としてコンパレータ群174に出力する。
【0017】
フォールディング回路82はアナログ入力電圧Vinに対し、参照電圧Vref0に基づく図25の実線L1に示すような出力特性のアナログ演算処理を行って、変換電圧EVinをコンパレータ群174に出力する。
【0018】
コンパレータ群174の各コンパレータCMPDi(i=0〜7)は参照電圧Vrefiと変換電圧EVinとを比較して比較結果を出力する。プリエンコンーダ175は、コンパレータ群174の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号PE0〜PE7を出力する。
【0019】
エンコーダ176はプリエンコード信号PE0〜PE7をエンコードしてのディジタル出力電圧Doutの下位3ビットを出力する。
【0020】
コンパレータ群184のコンパレータCMPD1はアナログ入力電圧Vinと参照電圧Vrr1(=Vref0)とを比較して比較結果を出力する。プリエンコンーダ185は、コンパレータ群184の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号を出力する。
【0021】
エラー補正回路187はエンコーダ176からの制御信号に基づきプリエンコード信号のエラー補正して補正済みプリエンコード信号を出力する。エンコーダ186は補正済みプリエンコード信号をエンコードしてのディジタル出力電圧Doutの上位1ビットを出力する。
【0022】
フラッシュ型A/D変換器は、アナログ入力電圧Vinの全レンジ(図25のレンジA+レンジB)に対して複数の参照電圧Vrefを用いたコンパレータ群による大小比較を行う必要があるため、4ビットの分解能を持たせるには、前述したようにコンパレータ群のコンパレータ数は2 4 −1=15個必要とする。
【0023】
これに対して、フォールディング型A/D変換器は、図25に示したように、アナログ入力電圧VinがレンジAの範囲内であってもレンジBの範囲内であっても、変換電圧EVinはレンジC(=レンジA=レンジB)の範囲内でしか変化しない。
【0024】
このため、コンパレータ群174はレンジCに対するコンパレータを設ければよいため、図24に示すように、コンパレータ数は8個で済む。
【0025】
ただし、アナログ入力電圧VinがレンジA内にあるか、レンジB内にあるかを判定する必要があるための、第2のコンパレータ群184が必要となり、コンパレータ群184用のコンパレータCMPD1がさらに1個必要となる。その結果、フォールディング型のコンパレータ総数は9個となる。
【0026】
例えば、アナログ入力電圧Vinが図24に示した参照電圧発生回路210のノードX,ノードYにおける電圧VrefX、電圧VrefYに対して、VrefY≦Vin<VrefXの場合は、コンパレータ群184のコンパレータCMPD1の出力が“H”となり、エンコーダ186から出力されるディジタル出力電圧Doutの上位1ビットは“1”となる。
【0027】
同時に、フォールディング回路82では、アナログ演算処理された結果、図25のレンジDの範囲、すなわち、Vref2≦EVin<Vref1となる変換電圧EVinを出力するため、コンパレータ群174のコンパレータCMP0及びCMP1の出力が“L”となり、コンパレータCMP2〜CMP7の出力が“H”となる。
【0028】
そして、プリエンコンーダ175は、コンパレータ群174の比較結果に基づき、PE2=“H”、PE0,PE1,PE3〜PE7=“L”となるプリエンコード信号を出力する。したがって、エンコーダ176より出力されるディジタル出力電圧Doutの下位3ビットは“110”となり、先の上位1ビットと併せて“1110”のディジタル出力電圧Doutを出力する。
【0029】
なお、コンパレータ群174のコンパレータCMPD0の比較結果はエラー補正に用いられる。すなわち、エラー補正回路187はエンコーダ176から得られるコンパレータCMPD0の比較結果と、プリエンコーダ185から得られるプリエンコード信号(コンパレータ群184のコンパレータCMPD1の比較結果)とを比較して、両者が一致しない場合にコンパレータCMPD0の比較結果を優先して補正済みプリエンコード信号として出力することによりプリエンコンーダ185より得られるプリエンコード信号のエラーを補正する。
【0030】
このように、フォールディング型A/D変換器はフラッシュ型A/D変換器に比べて、速度の劣化はなく回路規模(コンパレータ数)を削減することができるという利点を奏する。
【0031】
ただし、上記した基本的なフォールディング型A/D変換器では、高速動作時の精度、性能が劣化するという問題があった。すなわち、動作の高速化に従って、図25に示したフォールディング回路82の入出力特性の精度が劣化し、アナログ入力電圧Vinに対する変換電圧EVinの変化が破線で示す曲線L2のようになり、レンジCの上端及び下端に近づくほどL1に対して大きくずれてしまう。
【0032】
フォールディング回路82の入出力特性が劣化する原因は、フォールディング回路82自身が持つ寄生容量及び寄生抵抗等の寄生素子が高周波の信号を通さないフィルタとして機能することにより、アナログ入力電圧Vinの急峻な変化を滑らかにしてしまうことにある。
【0033】
この対策として、近年用いられている方法は、フォールディング回路82の回路構成を換え、図26に示すように、参照電圧発生回路211の上位電圧VRTより高い電圧VRTdと、下位電圧VRBより低い電圧VRBdをさらに与える。そして、参照電圧発生回路211は、上位電圧VRTと下位電圧VRBとの間に設けられた16個の抵抗R210によって抵抗分割された15個の電圧を参照電圧Vref0〜Vref14として出力する。
【0034】
さらに、参照電圧発生回路211は、上位電圧VRTを参照電圧VrefA1、電圧VRTdと上位電圧との間に設けられた4個の抵抗R210によって抵抗分割された3個の電圧を参照電圧VrefA2〜VrefA4として出力し、電圧VRTdを参照電圧VrefA5として出力する。
【0035】
さらに、参照電圧発生回路211は、下位電圧VRBを参照電圧Vref15とし、下位電圧VRBと電圧VRBdとの間に設けられた3個の抵抗R210によって抵抗分割された2個の電圧を参照電圧VrefB1,VrefB2として出力し、電圧VRBdを参照電圧VrefB3として出力する。
【0036】
フォールディングアンプ群172は、24個の参照電圧VrefB1〜B3,参照電圧Vref0〜15、参照電圧VrefA1〜A5に基づき、アナログ入力電圧Vinに対して、図27に示すような入出力特性のアナログ演算処理を行って、8個の変換電圧FVin0〜FVin7を出力する。
【0037】
例えば、変換電圧FVin7を生成する場合、図28に示すように、参照電圧Vref15(=VRB)及びアナログ入力電圧Vinをそれぞれ第1及び第2入力として差動増幅する第1のフォールディングアンプFA11、アナログ入力電圧Vin及び参照電圧Vref7をそれぞれ第1及び第2入力として差動増幅する第2のフォールディングアンプFA12及び参照電圧VrefA1(=VRT)及びアナログ入力電圧Vinをそれぞれ第1及び第2の入力として差動増幅するフォールディングアンプFA13を備え、第1〜第3のフォールディングアンプFA11〜FA13の合成出力として変換電圧FVin7を得る。他の変換電圧FVin0〜FVin6も同様に3個のフォールディングアンプによる合成出力として得ることができる。
【0038】
コンパレータ群174のコンパレータCMPD0〜CMPD7は変換電圧FVin0〜FVin7それぞれと0Vとを比較して、その比較結果をプリエンコンーダ175に出力する。他の構成は図24で示したフォールディング型A/D変換器の基本構成と同様である。
【0039】
図26で示した構成は、コンパレータ群174のコンパレータCMPD0〜CMPD7によって変換電圧FVin0〜FVin7が0Vより大きいか否かの大小判断することにより比較結果を得ているため、変換電圧FVin0〜FVin7の上端及び下端での精度劣化の影響がなくなるため、高速動作時も性能が劣化しない。
【0040】
ただし、図26で示した構成では、フォールディングアンプ群172におけるフォールディングアンプ数が増加する。前述したように、1個のコンパレータ(変換電圧FVin)対して、図27に示したレンジA、レンジB及びエラー補正用の冗長レンジE,Fを含めて3つのフォールディングアンプが必要となる。
【0041】
したがって、フォールディングアンプの総数Nは、「コンパレータ群184の上位ビット用のコンパレータCMPDの数J」に2を加えて、「コンパレータ群74の下位ビット用のコンパレータCPMDの数M」だけ乗算した個数となる。すなわち、N=(J+2)・Mとなる。例えば、図26の構成では、J=1,M=8のため、(1+2)×8=24となり、24個のフォールディングアンプが必要となる。
【0042】
1単位のフォールディングアンプの回路規模は、差動増幅器を基本構成としており、フラッシュ型A/D変換器における1単位のコンパレータの回路規模に比べて小さいため、図26の構成における24個のフォールディングアンプと9個のコンパレータとによる回路規模は、フラッシュ型A/D変換器の15個のコンパレータによる回路規模と同等、あるいはそれ以下にすることも可能である。しかしながら、回路規模を大幅に削減することはできない。
【0043】
上記欠点を覆う手段であるインタポレーション手法を用いて構成したのがフォールディング&インタポレーション型A/D変換器である。
【0044】
図29はフォールディング&インタポレーション型A/D変換器の基本構成を示すブロック図である。同図に示すように、参照電圧発生回路211の上位電圧VRTより高い電圧VRTdと、下位電圧VRBより低い電圧VRBdをさらに与える。そして、参照電圧発生回路211は、電圧VRTdと下位電圧VRBとの間に設けられた20個の抵抗R210によって抵抗分割された20個の電圧のうち、4個間隔で6つの参照電圧VrefA5(=VRTd),VrefA1(=VRT),Vref3,Vref7、Vref11及びVref15(=VRB)を出力する。
【0045】
フォールディングアンプ群72は、6個の参照電圧VrefA5,VrefA1,Vref3、Vref7、Vref11及びVref15に基づき、アナログ入力電圧Vinに対して、図30に示すような入出力特性のアナログ演算処理を行って、基準変換電圧となる変換電圧GVin3、GVin7及び反転変換電圧バーGVin7を出力する。
【0046】
例えば、変換電圧GVin7を生成する場合、図31に示すように、参照電圧Vref15(=VRB)及びアナログ入力電圧Vinをそれぞれ第1及び第2入力として差動増幅する第1のフォールディングアンプFA21、アナログ入力電圧Vin及び参照電圧Vref7をそれぞれ第1及び第2入力として差動増幅する第2のフォールディングアンプFA22及び参照電圧VrefA1(=VRT)及びアナログ入力電圧Vinをそれぞれ第1及び第2の入力として差動増幅するフォールディングアンプFA23を備え、第1〜第3のフォールディングアンプFA21〜FA23の第1出力の合成信号として変換電圧GVin7を得る。
【0047】
変換電圧GVin7と反転変換電圧バーGVin7とは互いに相補関係にあり、フォールディングアンプが差動増幅器の回路構成を有するため、第1〜第3のフォールディングアンプFA21〜FA23それぞれの第1出力の合成信号から変換電圧GVin7を得ることができれば、図31に示すように、変換電圧GVin7と同時にそれぞれ第2出力の合成信号から反転変換電圧バーGVin7を得ることができる。
【0048】
インタポレーション回路73は基準変換電圧となる変換電圧GVin3,GVin7及び反転変換電圧バーGVin7に基づくインタポレーション処理を行ってインタポレーション変換電圧HVin0〜HVin7をコンパレータ群74に出力する。
【0049】
図32はインタポレーション回路73の内部構成を示す回路図である。同図に示すように、インタポレーション回路73は直列に接続された8個の抵抗R70〜R77から構成されている。抵抗R70の一端(抵抗R70〜R77それぞれの図32における上部を一端、下部を他端とする)に反転変換電圧バーGVin7を受け、抵抗R73,R74間に変換電圧GVin3を受け、抵抗R77の他端に変換電圧GVin7を受ける。
【0050】
そして、抵抗R70〜R77それぞれの他端から得られる電圧がインタポレーション変換電圧HVin0〜HVin7となる。図33はインタポレーション変換電圧HVin0〜HVin7の波形を示すグラフである。図33において破線で示すインタポレーション変換電圧HVin0,HVin1,HVin2,HVin4,HVin5,HVin6がインタポレーション回路73によって補間生成された信号となる。
【0051】
このように、インタポレーション回路73は反転変換電圧バーGVin7,変換電圧GVin3間及び変換電圧GVin3,GVin7間の電位差を4つに分圧して中間の信号を追加生成するため、4倍インタポレーション機能を有する。
【0052】
コンパレータ群74のコンパレータCMPD0〜CMPD7はインタポレーション変換電圧HVin0〜HVin7それぞれと0Vとを比較して、その比較結果をプリエンコンーダ75に出力する。
【0053】
プリエンコンーダ75は、コンパレータ群74の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号PE0〜PE7を出力する。
【0054】
エンコーダ76はプリエンコード信号PE0〜PE7をエンコードしてのディジタル出力電圧Doutの下位3ビットを出力する。
【0055】
コンパレータ群84のコンパレータCMPD1はアナログ入力電圧Vinと参照電圧Vrr1(=Vref7)とを比較して比較結果を出力する。プリエンコンーダ85は、コンパレータ群84の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号を出力する。
【0056】
エラー補正回路87はエンコーダ76からの制御信号に基づきプリエンコード信号のエラー補正して補正済みプリエンコード信号を出力する。エンコーダ86は補正済みプリエンコード信号をエンコードしてディジタル出力電圧Doutの上位1ビットを出力する。
【0057】
したがって、フォールディングアンプの総数Nは、「コンパレータ群84の上位ビット用のコンパレータCMPDの数J」に2を加えて、「コンパレータ群74の下位ビット用のコンパレータCPMDの数M」を乗算し、「インタポレーション倍数P」で除算した個数となる。すなわち、N=(J+2)・M/Pとなる。例えば、図29の構成では、J=1,M=8、P=4のため、(1+2)×8/4=6となり、6個のフォールディングアンプが必要となる。
【0058】
1単位のフォールディングアンプの回路規模は、フラッシュ型A/D変換器における1単位のコンパレータの回路規模に比べて小さいため、図29の構成における6個のフォールディングアンプと9個のコンパレータとによる回路規模は、フラッシュ型A/D変換器の15個のコンパレータによる回路規模よりも大幅削減されることになる。
【0059】
図34は図29で示した構成を一般化したフォールディング&インタポレーション型A/D変換器の構成を示すブロック図である。
【0060】
同図に示すように、参照電圧発生回路110から発生される参照電圧群111はN(≧2)個の参照電圧Vref1〜VrefNからなり、参照電圧Vref1〜VrefNがフォールディングアンプ群72に出力され、参照電圧Vref1〜VrefNのうちJ(<N)個の電圧が参照電圧Vrr1〜VrrJとしてコンパレータ群84に出力される。
【0061】
ブロックB1におけるフォールディングアンプ群72、インタポレーション回路73、コンパレータ群74、プリエンコンーダ75及びエンコーダ76は、それぞれ図29で同一符号を付した構成部と同様な処理を行う。
【0062】
ブロックB2におけるコンパレータ群84、プリエンコンーダ85、エンコーダ86及びエラー補正回路87もそれぞれ、図29で同一符号を付した構成部と同様な処理を行う。
【0063】
図35はフォールディング&インタポレーション型A/D変換器の他の構成を示すブロック図である。同図に示すように、参照電圧群111の参照電圧Vref1〜VrefN及びアナログ入力電圧Vinがプリアンプ群71で増幅された後にフォールディングアンプ群72に出力され、参照電圧Vref1〜VrefNから抜粋されたJ(<N)個の電圧である参照電圧Vrr1〜VrrJとアナログ入力電圧Vinとがプリアンプ群81で増幅された後にコンパレータ群84に出力される。
【0064】
ブロックB3におけるフォールディングアンプ群72、インタポレーション回路73、コンパレータ群74、プリエンコンーダ75及びエンコーダ76は、それぞれ図29で同一符号を付した構成部と同様な処理を行う。
【0065】
ブロックB4におけるコンパレータ群84、プリエンコンーダ85、エンコーダ86及びエラー補正回路87もそれぞれ、図29で同一符号を付した構成部と同様な処理を行う。
【0066】
このように、フォールディング&インタポレーション型A/D変換器は、2つのブロックB1,B2(B3,B4)に回路分割してA/D変換を行う。ブロックB2(B4)の回路によって粗いA/D変換を行いディジタルコードの上位ビットを決定し、ブロックB1(B3)の回路を用いて細かいA/D変換を行いディジタルコードの下位ビットを決定する。
【0067】
フォールディング&インタポレーション型アーキテクチャでは、前述したように、フォールディングアンプやプリアンプを増設する必要があるものの、フラッシュ型A/D変換器に比べてコンパレータ数を大きく削減することができる。ただし、上位ビットと下位ビットの配分の組み合わせは何通りもあり、その配分によってブロックB1及びB2の回路それぞれのコンパレータ数J,Mは、表3に示したように変化する。なお、表3は分解能が10ビットの場合のJ,K及びNを示している。
【0068】
【表3】
【0069】
さらに、図34及び図35に示したインタポレーション回路73の構成によってフォールディングアンプ数(=プリアンプ数)Nが、表3に示したように変化する。その関係式はJ≧1の場合、{N=(J+2)*M/P}となる。
【0070】
インタポレーション回路73は、図36に示したように、抵抗Ri0,Ri1,Ri2,Ri3(i=0,1,2,3,…)によって、フォールディングアンプ群72より供給される入力信号Viから4倍の数の出力信号Vi0、Vi1、Vi2、Vi3を生成する構成になっている場合、最もコンパレータ総数が少なくなる組み合わせは、J=31、M=32の時であり、コンパレータの総数は63個になる。
【0071】
また、この場合、フォールディングアンプ群中のアンプ数N=264であり、図35に示したプリアンプ群71,81のプリアンプの総数はJ+N=295となる。したがって、コンパレータ数と各アンプ数とを加算してアンプに準ずる要素回路数(以下、「要素回路数」と略記する場合あり)を算出すると、図34に示したA/D変換器の例では327個、図35に示したA/D変換器の例では622個となる。フラッシュ型A/D変換器に比べて、フォールディング&インタポレーション型アーキテクチャではコンパレータ数が大幅に削減され、要素回路数では1/2〜1/3になる。また、フォールディングアンプ及びプリアンプは、コンパレータに比べて小さな面積でレイアウトが可能であり、消費電力も小さいため、実際のフォールディング&インタポレーション型A/D変換器の面積及び消費電力はフラッシュ型A/D変換器に比べて1/4〜1/5程度に削減可能である。
【0072】
次にサブレンジング型A/D変換器について述べる。図37は分解能10ビットのサブレンジング型A/D変換器の全体構成を示すブロック図である。参照電圧発生回路91は1023個の参照電圧群を出力する。
【0073】
サブA/D変換器92は、1023個の参照電圧のうち所定間隔で抜粋された上位参照電圧Vrc1〜Vrc31とアナログ入力電圧Vinとの比較結果(5ビット)を選択回路93及び遅延回路95に出力する。
【0074】
選択回路93はサブA/D変換器92の比較結果に基づき、1023個の参照電圧のうち比較範囲となる{2(5+a)}個の下位参照電圧を参照電圧Vrf1〜Vrf{2(5+a)−1}として出力する。
【0075】
サブA/D変換器94は、下位参照電圧Vrf1〜Vrf{2(5+a)−1}とアナログ入力電圧Vinとの比較結果{(5+a)ビット}をエラー補正回路96に出力する。
【0076】
エラー補正回路96は遅延回路95を介して得たサブA/D変換器92の比較結果とサブA/D変換器94の比較結果とに基づき、aビットのエラー補正を行って10ビットのディジタル出力電圧Doutを出力する。
【0077】
図38はサブA/D変換器92の内部構成を示すブロック図である。同図に示すように、サブA/D変換器92はコンパレータ群98、プリエンコーダ99及びエンコーダ100から構成される。
【0078】
コンパレータ群98は、コンパレータCMP1〜CMP31から構成され、参照電圧群97中の上位参照電圧Vrc1〜Vrc31それぞれとアナログ入力電圧Vinとを比較して比較結果をプリエンコーダ99に出力する。この際、コンパレータCMPi(i=1〜31)は上位参照電圧Vrciとアナログ入力電圧Vinとを比較して比較結果を出力する。
【0079】
プリエンコーダ99は、コンパレータ群98から得られる31ビットの比較結果に基づきプリエンコード信号をエンコーダ100に出力し、エンコーダ100はプリエンコード信号に基づき上位5ビットの部分ディジタル出力電圧doutを出力する。
【0080】
なお、サブA/D変換器94もサブA/D変換器92と同様な構成をしており、参照電圧群97が下位参照電圧Vrf1〜Vrf{2(5+a)−1}となる点、コンパレータ群98がコンパレータCMP1〜CMP{2(5+a)−1}から構成される点が異なるだけである。
【0081】
このように、サブA/D変換器94からは下位5ビット及びエラー補正用のaビットの冗長ビットが出力される。この冗長ビットは、2つのサブA/D変換器92,94の変換特性の違いによって発生するエラーを補正するものである。
【0082】
上記構成のサブレンジング型A/D変換器は、サンプリング期間、上位比較期間、及び下位比較期間の順での各々の期間における、サンプリング動作、上位比較動作、及び下位比較動作を実行することにより、1回のA/D変換処理が行われる。
【0083】
サンプリング期間中、サブレンジング型A/D変換器は、アナログ入力電圧Vinを取り込み、サンプリング期間の最後に取り込んだアナログ入力電圧Vinの値を保持する。
【0084】
次に、上位比較期間では、サブA/D変換器92により、保持したアナログ入力電圧Vinと上位参照電圧Vrci(i=1、2、…、31)との電圧レベルの比較を行い、その比較結果を出力する。比較結果は、アナログ入力電圧Vinの上位5ビット分のディジタルコードであり、遅延回路95に出力される。
【0085】
次の下位比較期間では、サブA/D変換器94により、保持したアナログ入力電圧Vinと下位参照電圧Vrfj(j=1、2、…、{2(5+a)−1})との電圧レベルの比較を行い、その比較結果を出力する。この比較結果は、下位5ビット分にエラー補正用のaビットの冗長ビットを含んでいる。
【0086】
エラー補正回路96は、サブA/D変換器94の比較結果のaビットの冗長ビットの信号を用いて、遅延回路95より得られる上位5ビット分のディジタルコードのエラー補正を行い、その結果と下位5ビット分のディジタルコードを同じタイミングで出力する。この出力がディジタル出力電圧Dout(10ビットのディジタルコード)となる。
【0087】
各々のサブA/D変換器92,94は、図38に示すように、フラッシュ型A/D変換器と同等の回路で構成できる。ただし、コンパレータ数は、表2に示したように、5ビットのサブA/D変換器92では31個であり、(5+a)ビットのサブA/D変換器94では、例えばa=1の場合、63個となる。したがって、コンパレータ数の総数は94個となり、フラッシュ型A/D変換器に比べて格段に面積と消費電力を削減できる。
【0088】
あるいは、図37に示したA/D変換器の各々のサブA/D変換器92,94の回路構成として、図39、図40に示したフォールディング&インタポレーション型A/D変換器と同等の回路構成をとることも可能である。なお、図39の構成における各構成部112〜116及び124〜127は、図34の各構成部72〜76及び84〜87と同一であり、図40の構成における各構成部112〜116、121及び124〜127は、図35の各構成部71〜76、81及び84〜87と同一である。
【0089】
図39で示した回路構成でインタポレーション回路113が4倍インタポレーションを実行する場合、5ビットのサブA/D変換器92の最少コンパレータ数(j+M)及びフォールディングアンプ数Nは、表4に示したように、11個及び10個となる。一方、a=1の時の(5+a)ビットのサブA/D変換器94の最少コンパレータ数(J+M)及びフォールディングアンプ数Nは、表4に示すように、15個及び18個となる。
【0090】
【表4】
【0091】
なお、サブレンジング型A/D変換器のサブA/D変換器92,94をフォールディング&インタポレーション型で構成した場合の分解能に対する最少コンパレータ数(J+M)及びフォールディングアンプ数Nを以下の表5に示す。
【0092】
【表5】
【0093】
また、図40の回路構成の場合、サブA/D変換器92とサブA/D変換器94とでプリアンプ数はそれぞれ13個と25個となる。したがって、図37の構成で冗長ビット数a=1のサブレンジング型A/D変換器において、図39の回路構成のサブA/D変換器92,94を用いた場合の要素回路の総数(コンパレータ,フォールディングアンプの最少数)は54個となり、図40の回路構成のサブA/D変換器92,94を用いた場合の要素回路の総数(コンパレータ,プリアンプ、フォールディングアンプの最少数)は92個となる。
【0094】
【発明が解決しようとする課題】
このようにサブレンジングアーキテクチャとフォールディング&インタポレーションアーキテクチャを組み合わせると大幅にコンパレータ数が削減でき、A/D変換器の小面積化と低消費電力化が図れる。
【0095】
ただし、上記のような組合せアーキテクチャを用いる場合、各サブA/D変換器92,94のフォールディングアンプ群及びインタポレーション回路におけるアナログ信号処理の際に最適な電圧振幅を得るために、各サブA/D変換器のフォールディングアンプのゲインあるいはプリアンプのゲインとフォールディングアンプのゲイン(以下、「前処理ゲイン」と称する場合あり)を乗算した値を調整する必要がある。
【0096】
すなわち、前処理ゲインが大きすぎると、フォールディングアンプの出力が最大値あるいは最小値に振り切れてしまうため、フォールディングアンプ群72(112)の後段にあるインタポレーション回路73(113)による補間処理による中間レベルのアナログ値(インタポレーション変換電圧HVin)を得ることができない。インタポレーション変換電圧HVinは重要な情報であるため、インタポレーション回路以後の回路でアナログ信号処理が正しく行えないという問題点がある。
【0097】
一方、前処理ゲインが小さすぎるとアナログ信号が十分に増幅されず、フォールディングアンプ群より後段のプリエンコンーダ、コンパレータ群は、微少なアナログ値による信号処理を行うため精度が劣化し、正しくA/D変換が行えないという問題点がある。
【0098】
上位5ビットのサブA/D変換器92で用いる上位参照電圧Vrci(i=1,2,…,f)の電圧レンジは、下位(5+a)ビットのサブA/D変換器94で用いる下位参照電圧Vrfj(j=1,2,…,{2(5+a)−1})の電圧レンジの2(5-a)倍になっているため、サブA/D変換器94の前処理ゲインの値は、A/D変換器92の2(5-a)倍になっている必要がある。したがって、図37において、サブA/D変換器92の前処理ゲインをAとすると、サブA/D変換器94の前処理ゲインBは、B=A×2(5-a)となる。
【0099】
サブレンジングアーキテクチャとフラッシュアーキテクチャを組み合わせた図37のA/D変換器から、さらに面積と消費電力を削減した例として、ユニファイドサブレンジング型A/D変換器が挙げられる。
【0100】
図41は分解能10ビットのユニファイドサブレンジング型A/D変換器の全体構成を示すブロック図である。参照電圧発生回路101は1023個の参照電圧を出力する。
【0101】
サブA/D変換器102は上位比較期間に、1023個の参照電圧から所定間隔毎に抜粋された上位参照電圧Vrc1〜Vrc{2(5+a)−1}それぞれとアナログ入力電圧Vinとを比較し、その上位比較結果{(5+a)ビット}を選択回路103及びバス切換スイッチ104に出力する。
【0102】
選択回路103は上位比較期間におけるサブA/D変換器102の上位比較結果に基づき、1023個の参照電圧のうち下位参照電圧Vrf1〜Vrf{2(5+a)−1}をサブA/D変換器102に出力する。
【0103】
サブA/D変換器102は、下位比較期間に参照電圧Vrf1〜Vrf{2(5+a)−1}とアナログ入力電圧Vinとの下位比較結果{(5+a)ビット}をバス切換スイッチ104に出力する。
【0104】
バス切換スイッチ104は上位比較期間においてサブA/D変換器102の上位比較結果を遅延回路5に出力し、下位比較期間においてサブA/D変換器102の下位比較結果をエラー補正回路6に出力する。
【0105】
エラー補正回路106は、バス切換スイッチ104及び遅延回路105を介して得たサブA/D変換器102の上位比較結果とバス切換スイッチ104を介して得たサブA/D変換器102の下位比較結果とに基づき、aビットのエラー補正を行って10ビットのディジタル出力電圧Doutを出力する。
【0106】
ユニファイドサブレンジング型A/D変換器では、分解能(5+a)ビットのサブA/D変換器102を繰り返し用いて、上位5ビット及び下位5ビットのA/D変換を行う。aビットはエラー補正用の冗長ビットである。
【0107】
以下、図41で示したユニファイドサブレンジング型A/D変換器の動作を説明する。基本的な動作は、図37に示したサブレンジング型A/D変換器と同じである。サンプリング期間、上位比較期間及び下位比較期間の各々の期間において、サンプリング動作、上位比較動作、及び下位比較動作を行うことにより1回のA/D変換処理が行われる。
【0108】
サンプリング期間中、A/D変換器ではアナログ入力電圧Vinを取り込み、サンプリング期間の最後に取り込んだアナログ信号の値を保持する。
【0109】
次に、上位比較期間では、サブA/D変換器102により、保持したアナログ信号と上位参照電圧Vrci(i=1,2,…,{2(5+a)−1})それぞれとの電圧レベルの比較を行い比較結果を出力する。このとき、バス切り替えスイッチ104はサブA/D変換器102の出力を遅延回路105に接続する。この比較結果は、上位5ビット分にaビットの冗長ビットが含まれたディジタルコードであるが、冗長ビットは無視されて上位5ビット分のディジタルコードとして遅延回路105に伝播する。
【0110】
次の下位比較期間では、保持したアナログ信号と下位参照電圧Vrfj(j=1、2、…、2(5+a)−1)との電圧レベルの比較を行い、比較結果を出力する。このとき、バス切り替えスイッチ104は、サブA/D変換器102の出力を直接エラー補正回路6に接続する。この比較結果は、下位5ビット分にエラー補正用のaビットの冗長ビットを含んだ下位比較結果となる。
【0111】
エラー補正回路106は、バス切換スイッチ104から直接得られる下位比較結果のaビットの冗長ビットの信号を用いて、遅延回路105を伝播して得られる5ビットの上位比較結果のエラー補正を行い、エラー補正を行った上位5ビットと下位比較結果の下位5ビット分のディジタルコードを同じタイミングでディジタル出力電圧Doutとして出力する。ディジタル出力電圧Doutが10ビットのディジタルコードとなる。
【0112】
上記の動作を可能にするためには、例えば論文(Shiro Hosotani et al. "An 8-bit 20-MS/s CMOS A/D Converter with 50-m W Power Consumption")のFig.2に記されているようなコンパレータの回路構成の工夫(3入力チョッパ型でサブA/D変換器を構成)が必要であるが、ユニファイドサブレンジング型アーキテクチャを用いると要素回路数が63個となり、図38の構成のサブA/D変換器を用いて図37のサブレンジング型A/D変換器を構成したに比べてほぼ1/2に削減できる。
【0113】
また、冗長ビット数aを1以下の値にすれば、図39あるいは図40の構成のサブA/D変換器を用いて図37のサブレンジング型A/D変換器を構成した、サブレンジングアーキテクチャとフォールディング&インタポレーションアーキテクチャの組み合わせによるA/D変換器よりも要素回路数を削減することが可能である。この点が、ユニファイドサブレンジング型A/D変換器の利点である。
【0114】
以上が従来のサブレンジング型A/D変換器及び他の形式のA/D変換器に関する説明である。
【0115】
次に従来のA/D変換器の問題点について述べる。従来のA/D変換器は、単体で用いられることが多く、たとえシステムLSIにオンチップされる場合でも1つのA/D変換器に限られることが多かった。
【0116】
しかしながら、最近では、例えばTV信号処理用システムLSIでは、R、G、Bの3つの信号それぞれに対してA/D変換器が必要となり、その場合、図42に示すように同一のシステムLSIのチップ70内に少なくとも3つのA/D変換器77〜79を最低限設ける必要がある。なお、図42において、A/D変換器77〜79は入力端子67〜69を介してR,G,B信号を取り込み、A/D変換してディジタル演算処理回路80に出力し、ディジタル演算処理回路80は所定のディジタル演算処理を行う。
【0117】
このように複数のA/D変換器が1つのシステムLSIのチップ上に混在される事例が増えており、A/D変換器に対してより小面積、より低消費電力が求められている。
【0118】
一方、従来のアーキテクチャのA/D変換器では、前述の要素回路数の削減によって単体で用いる場合における小面積化及び低消費電力化が実現されているにすぎないため、システムLSI上に複数個をオンチップする際しては、占有面積が大きく、消費電力も大きいという問題点は解消されていない。
【0119】
この問題点を解決するには、A/D変換器の要素回路数をさらに削減することが必要である。そのためには、図41に示したユニファイドサブレンジング型A/D変換器のサブA/D変換器を図39や図40に示したようなフォールディング&インタポレーションアーキテクチャを適用することが有効である。
【0120】
しかしながら、前述のとおり、ユニファイドサブレンジングアーキテクチャでは、A/D変換を上位と下位の2段階に分けて同一のサブA/D変換器を用いて行い、各々のA/D変換時に用いられる参照電圧の電圧レンジが異なる。サブA/D変換器に従来の回路構成のフォールディング&インタポレーションアーキテクチャを適用すると、上位と下位各々のA/D変換時にフォールディングアンプ群及びインタポレーション回路でアナログ信号処理する際に上位A/D変換時と下位A/D変換時とで最適な電圧振幅が得ることはできず実用レベルに達していない。
【0121】
すなわち、フォールディングアンプのゲインあるいはプリアンプのゲインとフォールディングアンプのゲインの乗算値である前処理ゲインを上位A/D変換時の参照電圧レンジに最適な値に設定すると、下位A/D変換時にはゲインが不足して微少なアナログ値を用いた信号処理が行われるので精度が劣化してしまい、A/D変換が正しく行われない。逆に、前処理ゲインを下位A/D変換時の参照電圧レンジに最適な値に設定すると、上位A/D変換時にはゲインが大きすぎてアナログ信号の振幅が最大値あるいは最小値に振り切れてしまって中間レベルのアナログ値が得られずA/D変換が正しく行われない。
【0122】
本発明は上記問題点を解決するためになされたもので、ユニファイドサブレンジング型A/D変換器のサブA/D変換器にフォールディング&インタポレーションアーキテクチャの適用を実用レベルで実現することにより、このサブA/D変換器の要素回路数をさらに削減して、従来よりも小面積、低消費電力のサブA/D変換器を有するA/D変換回路を実現することを目的としたものである。
【0123】
【課題を解決するための手段】
この発明にかかるかかる請求項1記載のA/D変換回路は、外部より入力された外部アナログ入力電圧をA/D変換して外部ディジタル出力電圧を外部に出力する回路であって、第1の期間に第1の電圧間隔で選択された第1の数の参照電圧を出力し、第2の期間にA/D変換制御信号に基づき前記第1の電圧間隔より小さい第2の電圧間隔で選択された第2の数の参照電圧を供給する参照電圧供給部と、前記第1の期間に前記第1の数の参照電圧をA/D変換して上位部分ディジタル出力電圧を出力するとともに、A/D変換結果に関連した前記A/D変換制御信号を出力し、前記第2の期間に前記第2の数の参照電圧をA/D変換して下位部分ディジタル出力電圧を出力するサブA/D変換器と、前記上位部分ディジタル電圧と前記下位部分ディジタル信号とを合成して前記外部ディジタル出力電圧を出力するディジタル出力電圧出力部とを備え、前記サブA/D変換器は、アナログ入力電圧をA/D変換してディジタル出力電圧を出力する装置であり、前記アナログ入力電圧と複数の参照電圧とを受け、前記アナログ入力電圧と前記複数の参照電圧とをそれぞれ増幅する第1の増幅部と、前記第1の増幅部で増幅された前記アナログ入力電圧と前記複数の参照電圧とを受け、前記複数の参照電圧に基づき前記アナログ入力電圧を変換して複数の変換電圧を出力する入力電圧変換部と、前記複数の変換電圧それぞれと固定値との比較結果に基づき、第1のビット数の部分ディジタル出力電圧を出力する下位ビット群データ出力部と、前記アナログ入力電圧と前記複数の参照電圧から抜粋された所定数の参照電圧とを受け、前記アナログ入力電圧と前記所定数の参照電圧とをそれぞれ増幅する第2の増幅部と、前記第2の増幅部で増幅された前記アナログ入力電圧と前記所定数の参照電圧それぞれとの比較結果に基づき、第2のビット数の部分ディジタル出力電圧を出力する上位ビット群データ出力部とを備え、前記第2のビット数の部分ディジタル出力電圧を上位ビット群とし、前記第1のビット数の部分ディジタル出力電圧を下位ビット群とした電圧が前記ディジタル出力電圧であり、前記第1及び第2の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されており、前記第1の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第1の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第1及び第2の増幅部の増幅率が第1の増幅率に設定され、前記ディジタル出力電圧を前記上位部分ディジタル出力電圧として出力し、前記第2の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第2の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第1及び第2の増幅部の増幅率が前記第1の増幅率よりも大きい第2の増幅率に設定され、前記ディジタル出力電圧を前記下位部分ディジタル出力電圧として出力している。
【0124】
また、請求項2記載のA/D変換回路において、前記サブA/D変換器の前記入力電圧変換部は、前記アナログ入力電圧を前記複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、前記所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して前記複数の変換電圧を出力する中間電圧生成部とを備えている。
【0125】
また、請求項3記載のA/D変換回路において、前記サブA/D変換器の前記第1の増幅部は複数の第1の差動増幅器を含み、前記複数の第1の差動増幅器はそれぞれ前記アナログ入力電圧及び前記複数の参照電圧のうち一の電圧を第1の差動入力電圧として第1の入力端に受け、固定電圧を第2の入力端に受け、第1あるいは第2の出力端から前記第1の差動入力電圧を増幅した電圧を出力し、前記サブA/D変換器の前記第2の増幅部は複数の第2の差動増幅器を含み、前記複数の第2の差動増幅器はそれぞれ前記アナログ入力電圧及び前記所定数の参照電圧のうち一の電圧を第2の差動入力電圧として第1の入力端に受け、固定電圧を第2の入力端に受け、第1あるいは第2の出力端から前記第2の差動入力電圧を増幅した電圧を出力し、前記複数の第1及び第2の差動増幅器はそれぞれ、一端が第1の電源に接続され、他端が前記第1の出力端となり、前記第1の電源から前記第1の出力端に向けて第1の負荷電流を供給する第1の抵抗成分と、一端が第1の電源に接続され、他端が前記第2の出力端となり、前記第1の電源から前記第2の出力端に向けて第2の負荷電流を供給する第2の抵抗成分と、一方電極が前記第1の出力端に接続され、制御電極が前記第1の入力端となる第1の出力制御トランジスタと、一方電極が前記第2の出力端に接続され、制御電極が前記第2の入力端となる第2の出力制御トランジスタと、一端が前記第1及び第2の出力制御トランジスタの他方電極に接続され、他端が前記第2の電源に接続され、前記第2の電源に向けて定電流を供給する定電流供給部と、前記制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部とを備えている。
【0126】
また、請求項4記載のA/D変換回路において、前記スイッチ部は、前記制御信号によって導通状態が制御され、その導通状態によって前記第1及び第2の抵抗成分を共に異なる抵抗値に設定する抵抗値選択スイッチを含んでいる。
【0127】
また、請求項5記載のA/D変換回路において、前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第1,第2の部分抵抗成分間のノードと、前記第3,第4の部分抵抗成分間のノードとの間に介挿され、前記制御信号に基づきオン,オフ状態となるスイッチを含んでいる。
【0128】
また、請求項6記載のA/D変換回路において、前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第2の部分抵抗成分に対応して設けられる第1の部分スイッチと、前記第4の部分抵抗成分に対応して設けられる第2の部分スイッチとを含み、前記第1及び第2の部分スイッチは前記制御信号に基づき同時にオン,オフ状態となり、それぞれ前記第2及び第4の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定している。
【0129】
また、請求項7記載のA/D変換回路において、前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第1及び第3の部分抵抗成分に対して共通に設けられる第1及び第2の部分スイッチとを含み、前記制御信号に基づき第1及び第2の部分スイッチの一方がオン状態、他方がオフ状態となり、前記第1の部分スイッチのオン状態時と前記第2の部分スイッチのオン状態とで前記第1及び第3の部分抵抗成分の抵抗値を異なる値に設定している。
【0130】
また、請求項8記載のA/D変換回路において、前記サブA/D変換器は、前記第1及び第2の出力制御トランジスタの他方電極間に介挿されたトランジスタ接続抵抗成分をさらに備え、前記スイッチ部は、制御信号によって導通状態が制御され、前記トランジスタ接続抵抗成分をその導通状態によって異なる値に設定するスイッチを含んでいる。
【0131】
また、請求項9記載のA/D変換回路において、前記トランジスタ接続抵抗成分及び前記スイッチ部は一体形成され、前記トランジスタ接続抵抗成分及び前記スイッチ部は、一方電極が前記第1の出力制御トランジスタの他方電極に接続され、他方電極が前記第2の出力制御トランジスタの他方電極に接続され、制御電極に前記制御信号を受け、前記制御信号に基づきオン抵抗値が異なる値に設定されるトランジスタ接続抵抗用トランジスタを含んでいる。
【0132】
また、請求項10記載のA/D変換回路において、前記トランジスタ接続抵抗成分は、互いに異なる抵抗値を有する第1及び第2の部分トランジスタ接続抵抗成分を含み、前記スイッチ部は、各々がオン/オフにより前記第1及び第2の部分トランジスタ接続抵抗成分の有効/無効を指示する第1及び第2の部分スイッチを含み、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0133】
また、請求項11記載のA/D変換回路において、前記スイッチ部は、制御信号によって導通状態が制御され、前記定電流供給部が供給する前記定電流の電流量をその導通状態によって異なる値に設定する定電流選択スイッチを含んでいる。
【0134】
また、請求項12記載のA/D変換回路において、前記定電流供給部は、選択時に第1の電流量で前記定電流を供給する第1の部分定電流供給部と、選択時に前記第1の電流量と異なる第2の電流量で前記定電流を供給する第2の部分定電流供給部とを含み、前記スイッチ部は、各々がオン/オフにより前記第1及び第2の部分定電流供給部の選択/非選択をそれぞれ決定する第1及び第2の部分スイッチを含み、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0135】
また、請求項13記載のA/D変換回路において、前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた共通部分抵抗成分及び第1の部分抵抗成分を含み、前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた前記共通抵抗成分及び第2の部分抵抗成分を含み、前記共通部分抵抗成分の抵抗値は前記第1及び第2の部分抵抗成分の抵抗値より大きく設定され、前記定電流供給部は、第1の電流量で前記第2の電源に向けて電流を供給する第1の部分定電流供給部と、第2の電流量で前記第2の電源に向けて電流を供給する第2の部分定電流供給部とを含み、前記第1の部分定電流供給部の一端は前記第1及び第2の出力制御トランジスタの他方電極に直接接続され、前記スイッチ部は、前記第1及び第2の出力制御トランジスタの他方電極と前記第2の部分定電流供給部の一端との間に設けられた第1の部分スイッチと、前記共通部分抵抗成分と前記第1及び第2の部分抵抗成分との間のノードと前記第2の部分定電流供給部の一端との間に設けられた第2の部分スイッチとを有し、前記第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0136】
また、請求項14記載のA/D変換回路において、前記スイッチ部は、前記定電流供給部に対応して設けられる第1及び第2の部分スイッチを含み、前記第1の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第1の電流量に決定し、前記第2の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第2の電流量に決定し、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0137】
また、請求項15記載のA/D変換回路において、前記サブA/D変換器は、前記第1の出力制御トランジスタに並列に接続される第1の補助トランジスタと、前記第2の出力制御トランジスタに並列に接続される第2の補助トランジスタとをさらに備え、前記スイッチ部は、前記第1及び第2の補助トランジスタの制御電極と前記第1及び第2の入力端とのそれぞれの接続/非接続をオン/オフで制御する第1の部分スイッチと、前記第1及び第2の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続/非接続をオン/オフで制御する第2の部分スイッチとを含み、前記固定制御電圧は印加時に前記第1及び第2の補助トランジスタそれぞれをオフ状態とする電圧を含み、前記第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0138】
また、請求項16記載のA/D変換回路において、前記サブA/D変換器は、一方電極が前記第1の出力端に接続され、制御電極が前記第1の入力端に接続される第1の補助トランジスタと、一方電極が前記第2の出力端に接続され、制御電極が前記第2の入力端に接続される第2の補助トランジスタと、一端が前記第1の補助トランジスタの他方電極に接続され、他端が前記第1の出力制御トランジスタの他方電極に接続される第1の並列接続抵抗成分と、一端が前記第2の補助トランジスタの他方電極に接続され、他端が前記第2の出力制御トランジスタの他方電極に接続される第2の並列接続抵抗成分とさらに備え、前記スイッチ部は、前記第1及び第2の並列接続抵抗成分に対して共通に設けられる第1及び第2の部分スイッチを含み、前記第1の部分スイッチのオン状態時に前記第1及び第2の並列接続抵抗成分の抵抗値を第1の抵抗値に決定し、前記第2の部分スイッチのオン状態時に前記第1及び第2の並列接続抵抗成分の抵抗値を第2の抵抗値に決定し、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0140】
【発明の実施の形態】
<<実施の形態1>>
<全体構成>
図1はこの発明の実施の形態1である、分解能ビットのユニファイドサブレンジング型A/D変換回路の全体構成を示すブロック図である。同図に示すように、参照電圧発生回路1は1023個の参照電圧Vref1〜Vref1023を出力する。
【0141】
サブA/D変換器2はフォールディング&インタポレーション型アーキテクチャで構成されており、上位比較期間に1023個の参照電圧Vref1〜Vref1023から所定間隔で抜粋された上位参照電圧Vrc1〜Vrc{2(5+a)−1}とそれぞれとアナログ入力電圧Vinとを比較し、その比較結果{(5+a)ビット}を選択回路3及びバス切換スイッチ4に出力する。このとき、クロック制御信号Φcnt(反転クロック制御信号バーΦcnt)によってサブA/D変換器2内のゲイン可変プリアンプ群の増幅率は低く抑えられる。
【0142】
選択回路3は上位比較期間におけるサブA/D変換器2の比較結果に関連した(A/D変換)制御信号CC基づき、参照電圧Vref1〜Vref1023から連続する{2(5+a)−1}個の参照電圧を選択し、下位参照電圧Vrf1〜Vrf{2(5+a)−1}としてサブA/D変換器2に出力する。
【0143】
サブA/D変換器2は、下位比較期間に下位参照電圧Vrf1〜Vrf{2(5+a)−1}それぞれとアナログ入力電圧Vinとを比較し、その比較結果{(5+a)ビット}をバス切換スイッチ4に出力する。このとき、クロック制御信号Φcnt(反転クロック制御信号バーΦcnt)によってサブA/D変換器2内のゲイン可変プリアンプ群の増幅率は比較的高く設定される。
【0144】
バス切換スイッチ4は、クロック制御信号Φcntに基づき、上位比較期間においてサブA/D変換器2の比較結果を遅延回路5に出力し、下位比較期間においてサブA/D変換器2の比較結果をエラー補正回路6に出力する。
【0145】
エラー補正回路6はバス切換スイッチ4及び遅延回路5を介して得たサブA/D変換器2の上位比較結果とバス切換スイッチ4のみを介して得たサブA/D変換器2の下位比較結果とに基づき、aビットのエラー補正を行って10ビットのディジタル出力電圧Doutを出力する。
【0146】
実施の形態1のユニファイドサブレンジング型A/D変換回路では、分解能(5+a)ビットのサブA/D変換器2を繰り返し用いて、上位5ビット及び下位5ビットのA/D変換を行う。aビットはエラー補正用の冗長ビットである。
【0147】
<サブA/D変換器の内部構成>
図2は、図1のサブA/D変換器2の内部構成を示すブロック図である。同図に示すように、参照電圧群10より、N(≧2)個の参照電圧Vref1〜VrefNとアナログ入力電圧Vinとをゲイン可変プリアンプ群11が受け、参照電圧Vref1〜VrefNから抜粋されたJ(<N)個の参照電圧Vrr1〜VrrJとアナログ入力電圧Vinとをゲイン可変プリアンプ群21が受ける。
【0148】
ゲイン可変プリアンプ群11は参照電圧Vref1〜VrefNとアナログ入力電圧Vinとをそれぞれ増幅してフォールディングアンプ群12に出力する。同様に、ゲイン可変プリアンプ群21は参照電圧Vrr1〜VrrJとアナログ入力電圧Vinとを増幅してコンパレータ群24に出力する。
【0149】
ゲイン可変プリアンプ群11及びゲイン可変プリアンプ群21を構成する各プリアンプは後に詳述するが、クロック制御信号Φcnt(反転クロック制御信号バーΦcnt)に基づき、上位比較期間と下位比較期間とで増幅率が異なる値に設定される。
【0150】
フォールディングアンプ群12は、参照電圧Vref1〜VrefNに基づき、アナログ入力電圧Vinに対して、図29で示したフォールディングアンプ群72と同様な入出力特性のアナログ演算処理を行って得られる基準変換電圧群をインタポレーション回路13に出力する。
【0151】
インタポレーション回路13は基準変換電圧群に基づき、図29で示したインタポレーション回路73と同様なP倍のインタポレーション処理を行って複数のインタポレーション変換電圧をコンパレータ群14に出力する。
【0152】
コンパレータ群14のコンパレータCMPD1〜CMPDMは複数のインタポレーション変換電圧それぞれと固定値(0V等)とを比較して、その比較結果をプリエンコンーダ15に出力する。
【0153】
プリエンコンーダ15は、コンパレータ群14の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号を出力する。
【0154】
エンコーダ16はプリエンコードをエンコードしてディジタル出力電圧Doutの下位ビット群を出力する。
【0155】
コンパレータ群24のコンパレータCMPD1〜CMPDJは参照電圧Vrr1〜VrrJそれぞれとアナログ入力電圧Vinとを比較して比較結果を出力する。プリエンコンーダ25は、コンパレータ群24の比較結果に基づき図22のプリエンコーダ65と同様な処理を行ってプリエンコード信号を出力する。
【0156】
エラー補正回路27はエンコーダ16からの制御信号に基づきプリエンコード信号のエラー補正して補正済みエンコード信号を出力する。エンコーダ26は補正済みプリエンコード信号をエンコードしてのディジタル出力電圧Doutの上位ビット群を出力する。
【0157】
エンコーダ16より得られる下位ビット群とエンコーダ26より得られる上位ビット群とにより(5+a)ビットのディジタル出力電圧Doutが出力される。なお、プリエンコンーダ15から出力されるプリエンコード信号とエラー補正回路27から出力される補正済みエンコード信号が制御信号CCとなる。
【0158】
<動作>
以下、図1及び図2で示した実施の形態1のA/D変換回路の動作を図3を参照して説明する。図3で示すサンプリング期間SA、上位比較期間CC及び下位比較期間FCの各々の期間において、サンプリング動作、上位比較動作、及び下位比較動作を行うことにより1回のA/D変換処理が行われる。
【0159】
サンプリング期間SA中、実施の形態1のA/D変換回路は、アナログ入力電圧Vinを取り込み、サンプリング期間SAの最後に取り込んだアナログ信号の値を保持する。
【0160】
次に、上位比較期間CCでは、サブA/D変換器2により、保持したアナログ信号と上位参照電圧Vrci(i=1,2,…,{2(5+a)−1})との電圧レベルの比較を行い比較結果を出力する。上位比較期間CC中におけるゲイン可変プリアンプ群11及び21のゲインはクロック制御信号Φcnt(反転クロック制御信号バーΦcnt)によって図3に示すように低く抑えられる。
【0161】
このとき、バス切り替えスイッチ4はサブA/D変換器2の出力を遅延回路5に接続する。この比較結果は、上位5ビット分にaビットの冗長ビットが含まれたディジタルコードであるが、冗長ビットは無視されて上位5ビット分のディジタルコードが遅延回路5を伝播する。
【0162】
次の下位比較期間FCでは、サブA/D変換器2により、保持したアナログ信号と下位参照電圧Vrfj(j=1、2、…、2(5+a)−1)との電圧レベルの比較を行い、比較結果を出力する。下位比較期間FC中におけるゲイン可変プリアンプ群11及び12のゲインはクロック制御信号Φcntによって図3に示すように高く設定される。
【0163】
このとき、バス切り替えスイッチ4は、サブA/D変換器2の出力を直接エラー補正回路6に接続する。この比較結果は、下位5ビット分にエラー補正用のaビットの冗長ビットを含んだ下位比較結果となる。
【0164】
エラー補正回路6は、バス切換スイッチ4から直接得られる下位比較結果のaビットの冗長ビットの信号を用いて、遅延回路5を伝播して得られる5ビットの上位比較結果のエラー補正を行い、エラー補正を行った上位5ビットと下位比較結果の下位5ビット分のディジタルコードを同じタイミングでディジタル出力電圧Doutとして出力する。ディジタル出力電圧Doutが10ビットのディジタルコードとなる。
【0165】
<効果>
実施の形態1のA/D変換回路では、例えばa=1の時、要素回路数が最少になる組み合わせは、表4及び表5から、コンパレータ数は15個、ゲイン可変プリアンプ数は25個、フォールディングアンプ数は18個の時となり、差動増幅器相当要素回路数の総計は58個となる。
【0166】
図1のサブA/D変換器2を図38の回路構成で実現した従来構成のユニファイドサブレンジング型A/D変換器で構成した場合、コンパレータ数は63個であり、同アーキテクチャにおいてサブA/D変換器の分解能(5+a)のaを1以下の数値にした場合は63個以下となる。このため、単純に要素回路数で比較すると実施の形態1のA/D変換器は従来のユニファイドサブレンジング型A/D変換器との間で大きな差は生じない。しかしながら、実質的には下記に示すように大きな違いがある。
【0167】
従来のユニファイドサブレンジング型A/D変換器における図38のコンパレータ群98におけるコンパレータCMPi(i=1,2,…31)は、図4に示すように、3単位の差動増幅器(アンプ31,32及びラッチ33)から構成される。なぜならば、2入力の電位差に基づき“H”あるいは“L”を出力するラッチ33が正確に比較動作が行えるに十分レベルにすべく、ラッチ33の前段に2段のアンプ31,32を設ける必要があった。
【0168】
一方、図2で示した回路構成でサブA/D変換器2を実現した実施の形態1の場合、図5に示すように、ゲイン可変プリアンプ群11(21)内におけるゲイン可変プリアンプ34は1単位の差動増幅器によって構成され、フォールディングアンプ群12内におけるフォールディングアンプ35も1単位の差動増幅器によって構成される。
【0169】
また、コンパレータ群14(15)内におけるコンパレータCMPDi(i=1〜M(J))は図6に示すように1単位の差動増幅器(ラッチ36)によって構成されるか、図7に示すように2単位の差動増幅器(アンプ37,ラッチ38)によって構成するだけで十分とある。なぜならば、前段にゲイン可変プリアンプ群11及びフォールディングアンプ群12あるいはゲイン可変プリアンプ群21が存在するため、コンパレータCMPDiに入力する前段階で既にアナログ入力電圧Vinあるいは参照電圧Vrefが増幅されているからである。
【0170】
すなわち、1単位のゲイン可変プリアンプ群11、フォールディングアンプ群12及びコンパレータ群14の組合せは、差動増幅器3つ分あるいは4つ分の回路構成となる。
【0171】
このように、1単位のゲイン可変プリアンプ群11、フォールディングアンプ群12及びコンパレータ群14の組合せは、1単位のコンパレータ群98に比べて同等あるいは差動増幅器1つ追加した回路構成で実現可能である。
【0172】
したがって、実質的なレイアウト上の面積及び消費電力で比較すると、実施の形態1のA/D変換回路の要素回路の規模は、従来のユニファイドサブレンジング型A/D変換回路のコンパレータの規模に換算して、およそ15〜20個分に相当することになる。
【0173】
その結果、実施の形態1のA/D変換回路は、サブA/D変換器2の面積及び消費電力を従来のアーキテクチャのユニファイド型A/D変換回路よりも大幅に低減することが可能になる。
【0174】
この際、上位比較期間CCと下位比較期間FCとでゲイン可変プリアンプ群11及びゲイン可変プリアンプ群21の各プリアンプの増幅率を変えることにより、各比較期間FC,CCにおけるゲイン可変プリアンプのゲインを適切に調整することができる。
【0175】
<<実施の形態2>>
実施の形態2は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図8は実施の形態2の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0176】
同図に示すように、抵抗成分となるPMOSトランジスタM1及びM2のソースは共に電源VDDに接続され、ゲートにバイアス電圧VBias_pを共通に受ける。バイアス電圧VBias_pはPMOSトランジスタM1及びM2によって常時オン状態になるように設定される。
【0177】
そして、PMOSトランジスタM1のドレインは抵抗41(抵抗値R)を介してNMOSトランジスタM3のドレインに接続され、PMOSトランジスタM2のドレインは抵抗42(抵抗値R)を介してNMOSトランジスタM4のドレインに接続される。
【0178】
また、PMOSトランジスタM1のドレインとPMOSトランジスタM2のドレインとの間にスイッチSW1が設けられ、スイッチSW1はクロック制御信号Φcntを受け、クロック制御信号Φcntの“L”/“H”に基づきオン/オフする。
【0179】
出力制御トランジスタとなるNMOSトランジスタM3とNMOSトランジスタM4とは互いに差動対を構成し、NMOSトランジスタM3はゲートに入力電圧IN1を受け、ソースがNMOSトランジスタM5のドレインに接続される。一方、NMOSトランジスタM4はゲートに入力電圧IN2を受け、ソースがNMOSトランジスタM6のドレインに接続される。また、NMOSトランジスタM3及びNMOSトランジスタM4のソース間同士が短絡される。
【0180】
定電流供給部となるNMOSトランジスタM5及びM6はゲートにバイアス電圧VBias_nを共通に受け、ソースは共に接地される。バイアス電圧VBias_nはNMOSトランジスタM5及びM6が常時オン状態になるように設定される。なお、PMOSトランジスタM1及びM2とは同一トランジスタサイズで形成され、NMOSトランジスタM3及びM4は同一トランジスタサイズで形成される。
【0181】
このような構成の1単位のゲイン可変プリアンプは、入力電圧IN1と入力電圧IN2との電位差を増幅して、NMOSトランジスタM3及びM4のドレインより、互いに相補的な出力電圧OUT1及び出力電圧OUT2を出力する。
【0182】
例えば、実施の形態2のゲイン可変プリアンプがゲイン可変プリアンプ群11内に用いられる場合、アナログ入力電圧Vin及び参照電圧Vref1〜VrefNのうち一の電圧を入力電圧IN1として第1の入力端(NMOSトランジスタM3のゲート)に受け、固定電圧を入力電圧IN2として第2の入力端(NMOSトランジスタM4のゲート)に受け、第1あるいは第2の出力端(NMOSトランジスタM3あるいはM4のドレイン)から出力電圧OUT1あるいはOUT2を出力する。
【0183】
また、実施の形態2のゲイン可変プリアンプがゲイン可変プリアンプ群21内に用いられる場合、アナログ入力電圧Vin及び参照電圧Vrr1〜VrrJ1のうち一の電圧を入力電圧IN1として第1の入力端(NMOSトランジスタM3のゲート)に受け、固定電圧を入力電圧IN2として第2の入力端(NMOSトランジスタM4のゲート)に受け、第1あるいは第2の出力端(NMOSトランジスタM3あるいはM4のドレイン)から出力電圧OUT1あるいはOUT2を出力する。
【0184】
この際、図3のタイミング図に示したように、上位比較期間CCにおいては、クロック制御信号Φcntが”L”となって、スイッチSW1がオン状態となる。それによって、実施の形態2のゲイン可変プリアンプのゲインは、トランジスタM3、あるいはM4の相互コンダクタンスgmと、トランジスタM3あるいはM4のドレイン−ソース間抵抗値rと抵抗41あるいは抵抗42の抵抗値Rの並列接続による抵抗成分との積で表される。
【0185】
すなわち、上位比較期間CC期間における実施の形態2のゲイン可変プリアンプのゲインG1Cは、次の式1(式2)で決定する。
【0186】
【数1】
【0187】
【数2】
【0188】
一方、下位比較期間FCにおいては、クロック制御信号Φcntが”H”となって、スイッチSW1がオフ状態となる。それによって、実施の形態2のゲイン可変プリアンプのゲインは、「トランジスタM3、あるいはM4のドレイン−ソース間抵抗(抵抗値値r)」と「抵抗41、あるいは抵抗42(抵抗値R)とトランジスタM1、あるいはM2のドレイン−ソース間抵抗(抵抗値r′)との直列合成抵抗」との並列接続による抵抗成分とトランジスタM3、あるいはM4の相互コンダクタンスgmとの積で表される。
【0189】
すなわち、下位比較期間FC期間における実施の形態2のゲイン可変プリアンプのゲインG1Fは、次の式3(式4)で決定する。
【0190】
【数3】
【0191】
【数4】
【0192】
近似的には、上位比較期間CCのゲインG1Cはgm・R、下位比較期間FCのゲインG1Fはgm・(R+r′)となり、PMOSトランジスタM1及びM2の抵抗値r′の値を調整することによって、上位比較期間CCと下位比較期間FCにおけるゲイン可変プリアンプのゲインを適切に調整することができる。
【0193】
また、実施の形態2のゲイン可変プリアンプを有するゲイン可変プリアンプ群11及び21それぞれの後段の回路(フォールディングアンプ群12,インタポレーション回路13,コンパレータ群14,24)もアナログ信号処理を行う回路である。
【0194】
したがって、各比較期間において、ゲイン可変プリアンプの2つの入力電圧IN1と入力電圧IN2とが同じレベルの時の出力電圧OUT1及びOUT2の電圧レベル(以下、「コモンモード出力電圧」と称する)が同一であることが望ましい。実施の形態2におけるゲイン可変プリアンプのコモンモード出力電圧Ccmnは、下記の式5で表される。ただし、Vddは電源電圧であり、VdpはトランジスタM1あるいはM2のドレイン−ソース間電圧、Vdrは抵抗41、あるいは42の両端間の電圧である。
【0195】
【数5】
【0196】
ゲイン可変プリアンプの2つの入力が同じ(IN1=IN2)時には、トランジスタM1、及びM2、抵抗41、及び42を流れる電流が等しく、NMOSトランジスタM5及びM6が供給する定電流の定電流量は上位比較期間CC及び下位比較期間FCで変化しない。したがって、Vdp及びVdrの値は上位比較期間CCと下位比較期間FCの両比較期間において各々等しいため、出力電圧OUT1及び出力電圧OUT2のコモンモード出力電圧を同一に設定することができる。
【0197】
実施の形態2のゲイン可変プリアンプの持つ機能、すなわち上位比較期間CCと下位比較期間FCとにおけるゲインを可変にするためには、図9及び図10に示したようなアンプ組合せ回路でも実現可能である。
【0198】
図9に示した回路構成は、各々が入力電圧IN1及び入力電圧IN2を入力信号として受ける2つのアンプA1とアンプA2とから構成され、アンプA1のゲインを式1のG1Cと同じ値に設定し、アンプA2のゲインを式3のG1Fと同じ値に設定する。
【0199】
そして、セレクタSL1によって、上位比較期間CCには、アンプA1の出力を出力電圧OUT1及び出力電圧OUT2として後段の回路に出力し、下位比較期間FCには、アンプA2の出力を出力電圧OUT1及び出力電圧OUT2として後段の回路に出力する。
【0200】
もう一つの手法として、図10に示した回路構成が考えられる。同図に示すように、入力電圧IN1及び入力電圧IN2を受けるアンプA3とアンプA3の2出力を2入力に受けるアンプA4とから構成され、アンプA3のゲインを式1のG1Cと同じ値に設定し、アンプA4のゲインを式3G1Fを式1のG1Cで乗算したG1F/G1Cに設定する。
【0201】
そして、セレクタSL2によって、上位比較期間CCには、アンプA3の出力を出力電圧OUT1及び出力電圧OUT2として後段の回路に出力し、下位比較期間FCには、アンプA4の出力を出力電圧OUT1及び出力電圧OUT2として後段の回路に出力する。
【0202】
ただし、図9及び図10に示した構成は、2単位の差動増幅器を必要とする回路構成となるため、要素回路数が増加してしまうという問題点がある。
【0203】
また、各期間において、コモンモード出力電圧を等しくするためには、回路設計上、各アンプのトランジスタのサイズの最適化の際に、自由度を低減させてしまうという問題点がある。加えて、コモンモード出力電圧調整のために、別途、調整用回路を増設する必要が生じると、その分要素回路数が増加してしまうという問題点もある。
【0204】
このように、図9及び図10で示したようなアンプ組合せ回路構成では、少なくとも2単位の差動増幅器が必要なため要素回路数が増加する、コモンモード出力電圧調整のための回路設計上の自由度が低下する、コモンモード出力電圧調整用回路の増設により要素回路数が増加する等の問題点を有している。
【0205】
一方、実施の形態2のゲイン可変プリアンプでは、1単位の差動増幅器でゲインの調整が可能であるため要素回路数を削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能となるとともに、回路設計上の自由度を低下させることもない。
【0206】
<<実施の形態3>>
実施の形態3は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図11は実施の形態3の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0207】
同図に示すように、NMOSトランジスタM3のソースとNMOSトランジスタM4のソースとの間にNMOSトランジスタQSWが介挿され、NMOSトランジスタQSWのゲートに制御電圧Vcntが印加される。なお、他の構成(M1〜M6)は図8で示した実施の形態2と同様である。
【0208】
このような構成の実施の形態3のゲイン可変プリアンプは、NMOSトランジスタQSWのオン,オフによってゲインを調整する。NMOSトランジスタQSWのオン抵抗値rsとし、図11の回路をAC等価回路として表した場合の回路方程式を説くことにより、実施の形態3のゲイン可変プリアンプのゲインG2は、下記の式6で決定する。
【0209】
【数6】
【0210】
したがって、図3のタイミング図に示した上位比較期間CCと下位比較期間FCにおいて、制御電圧Vcntの値を調整することによって、NMOSトランジスタQSWの抵抗値rsを変化させ、各比較期間におけるゲイン可変プリアンプのゲインを適切に調整することができる。
【0211】
また、実施の形態3のゲイン可変プリアンプのコモンモード出力電圧Ccmn′は、下記の式7で決定し、NMOSトランジスタM5及びM6が供給する定電流の定電流量は上位比較期間CC及び下位比較期間FCで変化しないため、コモンモード出力電圧Ccmn′は、各比較期間で等しい値をとる。
【0212】
【数7】
【0213】
このような構成の実施の形態3のゲイン可変プリアンプは、実施の形態2のゲイン可変プリアンプと同様、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0214】
<<実施の形態4>>
実施の形態4は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図12は実施の形態4の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0215】
同図に示すように、NMOSトランジスタM3のソースとNMOSトランジスタM4のソースとの間に、抵抗43、スイッチSW2及び抵抗44と抵抗45、スイッチSW3及び抵抗46とを並列に接続している。
【0216】
抵抗43及び抵抗44の抵抗値はrs′であり、抵抗45及び抵抗46の抵抗値はrs′′である。また、スイッチSW2はクロック制御信号Φcntの“L”/“H”でオン/オフし、スイッチSW3は反転クロック制御信号バーΦcntの“L”/“H”でオン/オフする。なお、他の構成(M1〜M6)は図8で示した実施の形態2と同様である。
【0217】
このような構成の実施の形態4のゲイン可変プリアンプは、スイッチSW2及びSW3のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW2がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW3がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW3がオン状態になり、スイッチSW2がオフ状態になる。
【0218】
したがって、実施の形態4のゲイン可変プリアンプの上位比較期間CCにおけるゲインG3Cは下記の式8で決定する。
【0219】
【数8】
【0220】
一方、実施の形態4のゲイン可変プリアンプの下位比較期間FCにおけるゲインG3Fは下記の式9で決定する。
【0221】
【数9】
【0222】
したがって、実施の形態4のゲイン可変プリアンプは、抵抗43及び44の抵抗値rs′、及び抵抗45及び46の抵抗値rs′′を調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【0223】
また、実施の形態4のゲイン可変プリアンプのコモンモード出力電圧Ccmn′は、実施の形態3の式7と同等であり、各比較期間で等しい。
【0224】
このような構成の実施の形態4のゲイン可変プリアンプは、実施の形態2及び実施の形態3のゲイン可変プリアンプと同様、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0225】
<<実施の形態5>>
実施の形態5は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図13は実施の形態5の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0226】
同図に示すように、NMOSトランジスタM3のソースはスイッチSW4を介して第1の定電流供給部であるNMOSトランジスタM7のドレインに接続され、NMOSトランジスタM4のソースはスイッチSW5を介して第2の定電流供給部であるNMOSトランジスタM8のドレインに接続される。
【0227】
NMOSトランジスタM7はゲートにバイアス電圧VBias_cを受け、ソースは接地される。NMOSトランジスタM8はゲートにバイアス電圧VBias_fを受け、ソースは接地される。
【0228】
また、スイッチSW4はクロック制御信号Φcntの“L”/“H”でオン/オフし、スイッチSW5は反転クロック制御信号バーΦcntの“L”/“H”でオン/オフする。なお、他の構成(M1〜M4)は図8で示した実施の形態2と同様である。
【0229】
このような構成の実施の形態5のゲイン可変プリアンプは、スイッチSW4及びSW5のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW4がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW5がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW5がオン状態になり、スイッチSW4がオフ状態になる。
【0230】
したがって、実施の形態5のゲイン可変プリアンプのゲインG4は下記の式10で決定する。
【0231】
【数10】
【0232】
しかしながら、NMOSトランジスタM3及びM4の相互コンダクタンスgmは、トランジスタM7を流れる電流Ic、あるいはトランジスタM8を流れる電流Ifによって変化する。すなわち、実施の形態5のゲイン可変プリアンプ上位比較期間CCにおける相互コンダクタンスgmcは、下記の式11で決定する。なお、βは、トランジスタM7あるいはM8のゲート電極の形状で決まるパラメータである。正確には{β=Cox・μ0・(W/L)(Cox:ゲート容量、μ0:キャリア移動度、W:ゲート幅、L:ゲート長)}で決定する。
【0233】
【数11】
【0234】
一方、実施の形態5のゲイン可変プリアンプの下位比較期間FCにおける相互コンダクタンスgmfは下記の式12で決定する。
【0235】
【数12】
【0236】
したがって、実施の形態5のゲイン可変プリアンプは、NMOSトランジスタM7及びM8それぞれのバイアス電圧VBias_c及びバイアス電圧VBias_fを調整することにより、各比較期間で同アンプのゲインを電流Ic及びIfによって最適値に調整できる。
【0237】
このような構成の実施の形態5のゲイン可変プリアンプは、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減できるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるという効果を奏する。
【0238】
<<実施の形態6>>
実施の形態6は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図14は実施の形態6の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0239】
同図に示すように、PMOSトランジスタM1,NMOSトランジスタM3間にPMOSトランジスタM9が介挿され、PMOSトランジスタM2,NMOSトランジスタM4間にPMOSトランジスタM10が介挿される。
【0240】
PMOSトランジスタM9のソースはスイッチSW6を介してインバータ(反転増幅器)52の入力に接続され、ゲートはスイッチSW8を介してインバータ52の出力に接続される共にスイッチSW10を介してバイアス電圧VBias_p2を受ける。
【0241】
一方、PMOSトランジスタM10のソースはスイッチSW7を介してインバータ(反転増幅器)53の入力に接続され、ゲートはスイッチSW9を介してインバータ53の出力に接続される共にスイッチSW11を介してバイアス電圧VBias_p2を受ける。なお。バイアス電圧VBias_p2は印加時にPMOSトランジスタM9及びM10がオンするレベルに設定される。
【0242】
なお、トランジスタM9あるいはM10の相互コンダクタンスgm′、ドレイン−ソース間抵抗値r′′、インバータ52及び53のゲインをGAとする。
【0243】
スイッチSW10及びSW11はクロック制御信号Φcntの“L”/“H”でそれぞれオン/オフし、スイッチSW6〜SW9は反転クロック制御信号バーΦcntの“L”/“H”でそれぞれオン/オフする。なお、他の構成(M1〜M6)は図8で示した実施の形態2と同様である。
【0244】
このような構成の実施の形態6のゲイン可変プリアンプは、スイッチSW6〜SW11のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW10及びSW11がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW6〜SW9がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW10及びSW11がオフ状態になり、スイッチSW6〜SW9がオン状態になる。
【0245】
したがって、実施の形態6のゲイン可変プリアンプの上位比較期間CCにおけるゲインG5Cは下記の式13で決定する。
【0246】
【数13】
【0247】
一方、実施の形態6のゲイン可変プリアンプの下位比較期間FCにおけるゲインG5Fは下記の式14(式15)で決定する。
【0248】
【数14】
【0249】
【数15】
【0250】
したがって、実施の形態6のゲイン可変プリアンプは、バイアス電圧VBias_p2並びにインバータ52及び53のゲインGAを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【0251】
また、実施の形態6のゲイン可変プリアンプのコモンモード出力電圧Ccmn′は、実施の形態3の式7と同等であり、各比較期間で等しい。
【0252】
このような構成の実施の形態6のゲイン可変プリアンプは、実施の形態2〜実施の形態4のゲイン可変プリアンプと同様、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0253】
<<実施の形態7>>
実施の形態7は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図15は実施の形態7の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0254】
同図に示すように、電源VDDに抵抗47(抵抗値R7)の一端が接続され、抵抗47の他端が抵抗48(抵抗値R89)及び抵抗49(抵抗値R89)の一端に接続される。抵抗48の他端はNMOSトランジスタM3のドレインに接続され、抵抗49の他端はNMOSトランジスタM4のドレインに接続される。
【0255】
NMOSトランジスタM3とNMOSトランジスタM4とは互いに差動対を構成し、NMOSトランジスタM3はゲートに入力電圧IN1を受け、ソースがNMOSトランジスタM7のドレインに接続される。一方、NMOSトランジスタM4はゲートに入力電圧IN2を受け、ソースがスイッチSW12を介してNMOSトランジスタM8のドレインに接続される。また、NMOSトランジスタM3及びNMOSトランジスタM4のソース間同士が短絡される。
【0256】
NMOSトランジスタM7はゲートにバイアス電圧VBias_cを受け、ソースは接地される。NMOSトランジスタM8はゲートにバイアス電圧VBias_fを受け、ソースは接地される。さらに、抵抗47の他端とNMOSトランジスタM8のドレインとがスイッチSW13を介して接続される。
【0257】
また、スイッチSW12は反転クロック制御信号バーΦcntの“L”/“H”でオン/オフし、スイッチSW13はクロック制御信号Φcntの“L”/“H”でオン/オフする。
【0258】
このような構成の実施の形態7のゲイン可変プリアンプは、入力電圧IN1と入力電圧IN2との電位差を増幅して、NMOSトランジスタM3及びM4のドレインより出力電圧OUT1及び出力電圧OUT2を出力する。
【0259】
この際、スイッチSW12及びSW13のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW13がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW12がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW12がオン状態になり、スイッチSW13がオフ状態になる。
【0260】
したがって、実施の形態7のゲイン可変プリアンプのゲインG6は下記の式16で決定する。
【0261】
【数16】
【0262】
しかしながら、NMOSトランジスタM3及びM4の相互コンダクタンスgmは、トランジスタM7を流れる電流Ic、あるいはトランジスタM8を流れる電流Ifの組合せによって変化する。すなわち、実施の形態7のゲイン可変プリアンプ上位比較期間CCにおける相互コンダクタンスgmcは、実施の形態5で示した式11と同じ下記の式17で決定する。
【0263】
【数17】
【0264】
一方、実施の形態7のゲイン可変プリアンプの下位比較期間FCにおける相互コンダクタンスgmf′は下記の式18で決定する。
【0265】
【数18】
【0266】
したがって、実施の形態7のゲイン可変プリアンプは、NMOSトランジスタM7及びバイアス電圧VBias_c及びバイアス電圧VBias_fを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【0267】
また、実施の形態7のゲイン可変プリアンプにおけるコモンモード出力電圧Ccmn2は、下記の式19で決定する。ただし、Vddは電源電圧であり、Iは上位比較期間CCにおいてはIc/2となり、下位比較期間FCにおいては(Ic+If)/2となる。
【0268】
【数19】
【0269】
したがって、抵抗47の抵抗値R7を抵抗48及び49の抵抗値R89に比べて大きくとることにより、各比較期間でのコモンモード出力電圧Ccmn2の変化を低減できる。また、コモンモード出力電圧Ccmn2の変化の低減用に用いた構成要素は抵抗47とスイッチSW13とだけである。
【0270】
このような構成の実施の形態7のゲイン可変プリアンプは、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力はほぼ同一レベルに抑えることができるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0271】
<<実施の形態8>>
実施の形態8は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図16は実施の形態8の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0272】
同図に示すように、定電流供給部の一つであるNMOSトランジスタM11のドレインはNMOSトランジスタM3のソースに接続され、ソースが接地される。定電流供給部の他の一つであるNMOSトランジスタM12のドレインがNMOSトランジスタM4のソースに接続され、ソースが接地される。
【0273】
そして、NMOSトランジスタM11及びM12のゲートがスイッチSW14を介してバイアス電圧VBias_cを受けるともに、スイッチSW15を介してバイアス電圧VBias_fを受ける。なお、NMOSトランジスタM11及びM12のトランジスタサイズは同一である。
【0274】
また、スイッチSW14はクロック制御信号Φcntの“L”/“H”でオン/オフし、スイッチSW15は反転クロック制御信号バーΦcntの“L”/“H”でオン/オフする。なお、他の構成(M1〜M4)は図8で示した実施の形態2と同様である。
【0275】
このような構成の実施の形態8のゲイン可変プリアンプは、スイッチSW14及びSW15のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW14がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW15がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW15がオン状態になり、スイッチSW14がオフ状態になる。
【0276】
したがって、実施の形態8のゲイン可変プリアンプのゲインG7は下記の式20で決定する。
【0277】
【数20】
【0278】
NMOSトランジスタM3及びM4の相互コンダクタンスgmは、トランジスタM11及びM12それぞれに流れる電流Iによって変化する。実施の形態8のゲイン可変プリアンプの相互コンダクタンスgmは、下記の式21で決定する。なお、βは、前述したようにトランジスタM11あるいはM12のゲート電極の形状で決まるパラメータである。
【0279】
【数21】
【0280】
この際、バイアス電圧VBias_c印加時のNMOSトランジスタM11及びM12それぞれを流れる電流IはIcとなり、バイアス電圧VBias_f印加時のNMOSトランジスタM11及びM12それぞれを流れる電流IはIfとなる。
【0281】
したがって、実施の形態8のゲイン可変プリアンプは、NMOSトランジスタM11及びM12のバイアス電圧VBias_c及びバイアス電圧VBias_fを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【0282】
このような構成の実施の形態8のゲイン可変プリアンプは、実施の形態5と同様、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減できるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるという効果を奏する。
【0283】
<<実施の形態9>>
実施の形態9は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図17は実施の形態9の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0284】
同図に示すように、電源VDDとNMOSトランジスタM3のドレインとの間にPMOSトランジスタM13及びM15が直列に接続され、電源VDDとNMOSトランジスタM4のドレインとの間にPMOSトランジスタM14及びM16が直列に接続される。
【0285】
PMOSトランジスタM13及びM14のゲートはスイッチSW16を介してバイアス電圧VBias_pcを受けるともにスイッチSW17を介してバイアス電圧VBias_pfを受ける。また、PMOSトランジスタM15及びM16のゲートはバイアス電圧VBias_p2を共通に受ける。なお、PMOSトランジスタM13及びM14のトランジスタサイズは同一であり、PMOSトランジスタM15及びM16のトランジスタサイズは同一である。
【0286】
また、スイッチSW16はクロック制御信号Φcntの“L”/“H”でオン/オフし、スイッチSW17は反転クロック制御信号バーΦcntの“L”/“H”でオン/オフする。なお、他の構成(M3〜M6)は図8で示した実施の形態2と同様である。
【0287】
このような構成の実施の形態9のゲイン可変プリアンプは、スイッチSW16及びSW17のオン,オフによってゲインを調整する。図3のタイミング図に示した上位比較期間CCにおいて、クロック制御信号ΦcntによってスイッチSW16がオン状態になり、反転クロック制御信号バーΦcntによってスイッチSW17がオフ状態になる。そして、下位比較期間FCにおいて、スイッチSW17がオン状態になり、スイッチSW16がオフ状態になる。
【0288】
したがって、トランジスタM13あるいはM14のドレイン−ソース間抵抗値r′、トランジスタM15あるいはM16の相互コンダクタンスgm′、ドレイン−ソース間抵抗値r′′とし、図17の回路をAC等価回路で表した場合の回路方程式を解くことにより、実施の形態9のゲイン可変プリアンプのゲインG8は下記の式22で決定する。
【0289】
【数22】
【0290】
したがって、上位比較期間CC及び下位比較期間FCそれぞれにおいて、バイアス電圧VBias_pc及びバイアス電圧VBias_pfによってNMOSトランジスタM13及びM14の抵抗値r′を調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【0291】
また、実施の形態9のゲイン可変プリアンプのコモンモード出力電圧Ccmn3は、バイアス電圧VBias_nによって決まるトランジスタM5あるいはM6を流れる電流Iによって、下記の式23で決定する。
【0292】
【数23】
【0293】
したがって、トランジスタM15及びM16のドレイン−ソース間抵抗値r′′をトランジスタM13あるいはM14のドレイン−ソース間抵抗値r′に比べて大きくとることにより、各比較期間での抵抗値r′の変化によるコモンモード出力電圧Ccmn3への影響を低減できる。式23から判るように、実施の形態9のゲイン可変プリアンプでは、抵抗値r′の変化が小さくても、ゲインG8に及ぼす影響は、(1+gm′・r′′)倍されるので十分に各比較期間に最適なゲインが確保可能である。
【0294】
このような構成の実施の形態9のゲイン可変プリアンプは、実施の形態7と同様、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力はほぼ同一レベルに抑えることができるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0295】
<<実施の形態10>>
実施の形態10は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図18は実施の形態10の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0296】
同図に示すように、抵抗50及び51(共に抵抗値R)の一端は電源VDDに接続され、抵抗50の他端はNMOSトランジスタM23のドレインに接続され、抵抗51の他端はNMOSトランジスタM24のドレインに接続される。
【0297】
出力制御トランジスタであるNMOSトランジスタM23とNMOSトランジスタM24とは差動対を構成し、NMOSトランジスタM23はゲートに入力電圧IN1を受け、ソースがNMOSトランジスタM25のドレインに接続される。一方、NMOSトランジスタM24はゲートに入力電圧IN2を受け、ソースがNMOSトランジスタM26のドレインに接続される。また、NMOSトランジスタM23及びNMOSトランジスタM24のソース間同士が短絡される。
【0298】
NMOSトランジスタM23に並列にトランジスタ群39が接続される。トランジスタ群39はNMOSトランジスタQ1〜Qk(k≧1)からなり、トランジスタ群39のNMOSトランジスタQ1〜Qkのゲートは共通にスイッチSW18を介して入力電圧IN1を受けるとともに、スイッチSW19を介してバイアス電圧VBias_n2を受ける。
【0299】
NMOSトランジスタM24に並列にトランジスタ群40が接続される。トランジスタ群40は、トランジスタ群39と同様にNMOSトランジスタQ1〜Qkからなり、トランジスタ群40のNMOSトランジスタQ1〜Qkのゲートは共通にスイッチSW20を介して入力電圧IN2を受けるとともに、スイッチSW21を介してバイアス電圧VBias_n2を受ける。
【0300】
なお、バイアス電圧VBias_n2は、印加時にトランジスタ群39及び40それぞれのNMOSトランジスタQ1〜Qkがオフ状態となるように設定される。
【0301】
定電流供給部であるNMOSトランジスタM25及びM26はゲートにバイアス電圧VBias_nを共通に受け、ソースは共に接地される。なお、NMOSトランジスタM23及びM24は同一サイズで形成される。なお、バイアス電圧VBias_nはトランジスタM25及びM26が常時オン状態となるように設定される。
【0302】
また、スイッチSW19及びSW21はクロック制御信号Φcntの“L”/“H”に基づきオン/オフし、スイッチSW18及びSW20は反転クロック制御信号バーΦcntの“L”/“H”に基づきオン/オフする。
【0303】
このような構成の実施の形態10のゲイン可変プリアンプは、上位比較期間CCにスイッチSW19及びSW20がオンし、スイッチSW18及びSW20がオフするため、NMOSトランジスタM23及びM24の相互コンダクタンスをgm、ドレイン−ソース間抵抗値rとすると、ゲインG9Cは下記の式24で決定する。
【0304】
【数24】
【0305】
一方、実施の形態10のゲイン可変プリアンプは、下位比較期間FCにスイッチSW18及びSW20がオンし、スイッチSW19及びSW21がオフするため、トランジスタ群39及び40のNMOSトランジスタQ1〜Qkによる合成相互コンダクタンスをgm′′′,合成ドレイン−ソース間抵抗値をr′′′とすると、下記の式25で決定する。
【0306】
【数25】
【0307】
したがって、図3のタイミング図に示した上位比較期間CCと下位比較期間FCにおいて、NMOSトランジスタM23及びM24の相互コンダクタンスgmと、トランジスタ群39及び40の合成相互コンダクタンスgm′′′の値を調整することによって、各比較期間におけるゲイン可変プリアンプのゲインを適切に調整することができる。
【0308】
また、実施の形態10のゲイン可変プリアンプのコモンモード出力電圧Ccmn4は、下記の式26で決定し、NMOSトランジスタM25及びM26が供給する定電流の定電流量Iは上位比較期間CC及び下位比較期間FCで変化しないため、コモンモード出力電圧Ccmn4は、各比較期間で等しい値をとる。
【0309】
【数26】
【0310】
このような構成の実施の形態10のゲイン可変プリアンプは、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0311】
<<実施の形態11>>
実施の形態11は実施の形態1のA/D変換器のゲイン可変プリアンプ群11(21)に用いられる1単位のゲイン可変プリアンプを対象としている。図19は実施の形態11の1単位のゲイン可変プリアンプの構成を示す回路図である。
【0312】
同図に示すように、NMOSトランジスタM23に対応してトランジスタ群54が設けられる。トランジスタ群54はNMOSトランジスタQ1〜Qm(m≧2)からなり、トランジスタ群54を構成するNMOSトランジスタQ1〜Qmのゲートは共通に入力電圧IN1を受け、ドレインは共通にNMOSトランジスタM23のドレインに接続され、ソースは共通にNMOSトランジスタM27のドレインに接続される。
【0313】
NMOSトランジスタM24に対応してトランジスタ群55が設けられる。トランジスタ群55はトランジスタ群54と同様にNMOSトランジスタQ1〜Qmからなり、トランジスタ群55のNMOSトランジスタQ1〜Qmのゲートは共通に入力電圧IN2を受け、ドレインは共通にNMOSトランジスタM24に接続され、ソースは共通にNMOSトランジスタM28のドレインに接続される。
【0314】
NMOSトランジスタM27及びM28はゲートは共通にスイッチSW22を介してバイアス電圧VBias_n2cを受けるとともに、スイッチSW23を介してバイアス電圧VBias_n2fを受け、ソースは共通にNMOSトランジスタM25及びM26のドレインに接続される。
【0315】
また、スイッチSW22はクロック制御信号Φcntの“L”/“H”に基づきオン/オフし、スイッチSW23は反転クロック制御信号バーΦcntの“L”/“H”に基づきオン/オフする。なお、他の構成は図18で示した実施の形態10と同様である。
【0316】
このような構成の実施の形態11のゲイン可変プリアンプは、上位比較期間CCにスイッチSW22がオンし、スイッチSW23がオフするため、NMOSトランジスタM23及びM24の相互コンダクタンスをgm、ドレイン−ソース間抵抗値r、トランジスタ群54及び55のNMOSトランジスタQ1〜Qmによる合成相互コンダクタンスをgm′′′、合成ドレイン−ソース間抵抗値をr′′′、NMOSトランジスタM27及びM28のドレイン−ソース間抵抗値をr′とし、図18の回路をAC等価回路で表した場合の回路方程式を解くことにより、ゲインG11は下記の式27(式28,式29)で決定する。
【0317】
【数27】
【0318】
【数28】
【0319】
【数29】
【0320】
したがって、図3のタイミング図に示した上位比較期間CCと下位比較期間FCにおいて、バイアス電圧VBias_n2c及びバイアス電圧VBias_n2fの値を調整することによって、各比較期間におけるゲイン可変プリアンプのゲインを抵抗値r′によって適切に調整することができる。
【0321】
また、実施の形態11のゲイン可変プリアンプのコモンモード出力電圧Ccmn4も、前述した式26で決定しNMOSトランジスタM25及びM26が供給する定電流の定電流量Iは上位比較期間CC及び下位比較期間FCで変化しないため、コモンモード出力電圧Ccmn4は、各比較期間で等しい値をとる。
【0322】
このような構成の実施の形態19のゲイン可変プリアンプは、1単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、A/D変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【0323】
【発明の効果】
以上説明したように、この発明における請求項1記載のA/D変換回路において、サブA/D変換器は、第1の期間において、第1の数の参照電圧を複数の参照電圧として受けるともに、制御信号に基づき第1及び第2の増幅部の増幅率が第1の増幅率に設定され、第2の期間において、第2の数の参照電圧を複数の参照電圧として受けるともに、制御信号に第1及び第2の増幅部の増幅率が第1の増幅率よりも大きい第2の増幅率に設定される。
したがって、第1及び第2の増幅部は、比較的粗い第1の電圧間隔で選択された第1の数の参照電圧を入力する第1の期間(上位ビット比較期間)は比較的低い第1の増幅率で増幅動作を行い、比較的細かい第2の電圧間隔で選択された第2の数の参照電圧を入力する第2の期間(下位ビット比較期間)は比較的高い第2の増幅率で増幅動作を行うことができるため、第1及び第2の期間それぞれに適した増幅率で増幅動作を行うことにより精度のよいA/D変換処理が行える。
また、下位ビット群A/D変換用に第1の増幅部、入力電圧変換部及び下位ビット群データ出力部を用い、上位ビット群A/D変換用に第2の増幅部及び上位ビット群データ出力部を用いることにより、アナログ入力電圧を一括してA/D変換する構成に比べて2つの電圧の比較動作を行う比較器の個数を大幅に減少することができ、回路構成の簡略化及び低消費電力化を図ることができる。
加えて、1回のA/D変換処理にサブA/D変換器を第1の期間と第2の期間とで2度利用する構成にすることにより、さらなる回路構成の簡略化を図ることができる。
さらに、サブA/D変換器は、アナログ入力電圧、複数の参照電圧(所定数の参照電圧を含む)を増幅する第1及び第2の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されるため、A/D変換対象のレンジに応じて最適な増幅率に設定することができ、精度のよいA/D変換処理が行える。
【0324】
また、サブA/D変換器において、下位ビット群A/D変換用に第1の増幅部、入力電圧変換部及び下位ビット群データ出力部を用い、上位ビット群A/D変換用に第2の増幅部及び上位ビット群データ出力部を用いることにより、アナログ入力電圧を一括してA/D変換する構成に比べて2つの電圧の比較動作を行う比較器の個数を大幅に減少することができ、回路構成の簡略化及び低消費電力化を図ることができる。
【0325】
請求項2記載のA/D変換回路のサブA/D変換器の入力電圧変換部は、アナログ入力電圧を複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して複数の変換電圧を出力する中間電圧生成部とを備えている。
【0326】
したがって、基準変換電圧出力部から出力される基準変換電圧の所定の変換数は、中間電圧生成部が無い場合に比べて1/(所定倍数)で済ますことができるため、基準変換電圧出力部の回路構成を簡略化することにより、サブA/D変換器全体の回路構成の大幅な簡略化を図ることができる。
【0327】
請求項3記載のA/D変換回路におけるサブA/D変換器の第1及び第2の増幅部はそれぞれ複数の第1及び第2の増幅器を有し、複数の第1及び第2の増幅器はそれぞれ、制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部を備えている。
【0328】
したがって、制御信号をスイッチ部に付与することにより、複数の第1及び第2の増幅器の増幅率を所望の増幅率に設定することができる。
【0329】
請求項4記載のA/D変換回路における抵抗値選択スイッチ部は、その導通状態によって第1及び第2の抵抗成分を共に異なる抵抗値に設定するため、抵抗値選択スイッチの導通状態によって第1及び第2の抵抗成分の抵抗値を共に変化させることにより、複数の第1及び第2の差動増幅器それぞれの増幅率を変化させることができる。
【0330】
また、制御信号によって定電流供給部が供給する定電流の電流量は変化しないため、第1及び第2の入力端に付与される電圧が同一の場合における第1及び第2の出力端の電圧を同一に設定することができる。
【0331】
請求項5記載のA/D変換回路における抵抗値選択スイッチ部は、第1,第2の部分抵抗成分間のノードと、第3,第4の部分抵抗成分間のノードとの間に介挿され、制御信号に基づきオン,オフ状態となる。
【0332】
したがって、抵抗値選択スイッチ部がオン状態の時、第1の抵抗成分の抵抗値は第2の部分抵抗成分の抵抗値、第2の抵抗成分の抵抗値は第4の部分抵抗値の抵抗値となり、オフ状態の時、第1の抵抗成分の抵抗値は第1及び第2の部分抵抗成分の抵抗値の和、第2の抵抗成分の抵抗値は第3及び第4の部分抵抗値の抵抗値の和となるため、オン状態時とオフ状態時とで第1及び第2の抵抗成分の抵抗値を変化させることができる。
【0333】
請求項6記載のA/D変換回路における第1及び第2の部分スイッチは、制御信号に基づき同時にオン,オフ状態となり、第1及び第2の抵抗成分にそれぞれ含まれる第2及び第4の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定することにより、オン状態時とオフ状態時とで第1及び第2の抵抗成分の抵抗値を変化させることができる。
【0334】
請求項7記載のA/D変換回路における第1及び第2の部分スイッチは、第1及び第2の抵抗成分それぞれに含まれる第1及び第3の部分抵抗成分に対して共通に設けられ、制御信号に基づき第1及び第2の部分スイッチの一方がオン状態、他方がオフ状態となり、第1の部分スイッチのオン状態時と第2の部分スイッチのオン状態とで第1及び第3の部分抵抗成分の抵抗値を異なる値に設定することにより、第1の部分スイッチがオン状態の時と第2の部分スイッチがオン状態時とで第1及び第2の抵抗成分の抵抗値を変化させることができる。
【0335】
請求項8記載のA/D変換回路におけるスイッチ部は、制御信号によって導通状態が制御され、第1及び第2の出力制御トランジスタの制御電極間に介挿されるトランジスタ接続抵抗成分をその導通状態によって異なる値に設定するため、スイッチ部の導通状態によって第1及び第2の出力制御トランジスタの他方電極側の抵抗値を変化させることにより、複数の第1及び第2の差動増幅器それぞれの増幅率を変化させることができる。
【0336】
また、制御信号によって定電流供給部が供給する定電流の電流量は変化しないため、第1及び第2の入力端に付与される電圧が同一の場合における第1及び第2の出力端の電圧を同一に設定することができる。
【0337】
請求項9記載のA/D変換回路におけるトランジスタ接続抵抗用トランジスタは、一方電極が第1の出力制御トランジスタの他方電極に接続され、他方電極が第2の出力制御トランジスタの他方電極に接続されされ、制御電極に制御信号を受け、制御信号に基づきオン抵抗値が異なる値に設定されるため、制御信号に基づき第1及び第2の出力制御トランジスタの他方電極側の抵抗値を変化させることができる。
【0338】
請求項10記載のA/D変換回路における第1及び第2の部分スイッチは互いに異なる抵抗値を有する第1及び第2の部分トランジスタ接続抵抗成分それぞれの有効/無効をオン/オフによって指示し、第1及び第2の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となるため、第1及び第2の部分スイッチのオン,オフ状態によって、第1及び第2の出力制御トランジスタの他方電極側の抵抗値を第1あるいは第2の部分トランジスタ接続抵抗成分の抵抗値に変化させることができる。
【0339】
請求項11記載のA/D変換回路における定電流選択スイッチは、制御信号によって導通状態が制御され、定電流供給部が供給する定電流の電流量をその導通状態によって異なる値に設定することにより、複数の第1及び第2の差動増幅器それぞれの増幅率を変化させることができる。
【0340】
請求項12記載のA/D変換回路における第1及び第2のスイッチ部は第1及び第2の電流量で定電流を供給する第1及び第2の部分定電流供給部それぞれの選択/非選択をオン/オフによって決定し、制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0341】
したがって、第1及び第2の部分スイッチのオン,オフ状態によって、定電流供給部が供給する定電流の電流量を第1あるいは第2の電流量に変化させることができる。
【0342】
請求項13記載のA/D変換回路のスイッチ部は、第1及び第2の出力制御トランジスタの他方電極と第2の部分定電流供給部の一端との間に設けられた第1の部分スイッチと、共通部分抵抗成分と第1及び第2の部分抵抗成分との間のノードと第2の部分定電流供給部の一端との間に設けられた第2の部分スイッチとを有し、第1及び第2の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0343】
したがって、第1の部分スイッチのオン,オフ状態によって、定電流供給部が供給する定電流の電流量を第1の電流量あるいは第1及び第2の電流量の和に変化させることができる。
【0344】
また、第1及び第2の部分スイッチのうち一方は必ずオン状態となるため、第1及び第2の部分抵抗成分より抵抗値が大きい共通部分抵抗成分を流れる電流量は制御信号に関係なく第1及び第2の電流量の和で一定となるため、第1及び第2の入力端に付与される電圧が同一の場合における第1及び第2の出力端の電圧をほぼ同一に設定することができる。
【0345】
請求項14記載のA/D変換回路における第1の部分スイッチのオン状態時に定電流供給部の定電流の電流量を第1の電流量に決定し、第2の部分スイッチのオン状態時に定電流供給部の定電流の電流量を第2の電流量に決定し、第1及び第2の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0346】
したがって、第1及び第2の部分スイッチのオン,オフ状態によって、定電流供給部が供給する定電流の電流量を第1あるいは第2の電流量に変化させることができる。
【0347】
請求項15記載のA/D変換回路のサブA/D変換器は、は第1及び第2の出力制御トランジスタにそれぞれ並列に接続される第1及び第2の補助トランジスタをさらに備え、第1及び第2の補助トランジスタの制御電極と第1及び第2の入力端とのそれぞれの接続/非接続をオン/オフで制御する第1の部分スイッチと、第1及び第2の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続/非接続をオン/オフで制御する第2の部分スイッチとを有し、固定制御電圧は印加時に第1及び第2の補助トランジスタそれぞれをオフ状態とする電圧を含み、第1及び第2の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0348】
したがって、第1及び第2の部分スイッチのオン,オフ状態によって、第1及び第2の入力端を制御電極に受けるトランジスタの構成を、第1及び第2の出力制御トランジスタのみの構成あるいは第1及び第2の出力制御トランジスタに第1及び第2の補助トランジスタを加えた構成に変化させることにより、複数の第1及び第2の差動増幅器の増幅率を変化させることができる。
【0349】
請求項16記載のA/D変換回路のサブA/D変換器は、各々の一方電極が第1及び第2の出力端に接続され、各々の制御電極が第1及び第2の入力端に接続される第1及び第2の補助トランジスタと、各々の一端が第1及び第2の補助トランジスタの他方電極に接続され、各々の他端が第1及び第2の出力制御トランジスタの他方電極に接続される第1及び第2の並列接続抵抗成分とをさらに備え、第1及び第2の並列接続抵抗成分に対して共通に設けられる第1及び第2の部分スイッチを有し、第1の部分スイッチのオン状態時に第1及び第2の並列接続抵抗成分の抵抗値を第1の抵抗値に決定し、第2の部分スイッチのオン状態時に第1及び第2の並列接続抵抗成分の抵抗値を第2の抵抗値に決定し、第1及び第2の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【0350】
したがって、第1及び第2の部分スイッチのオン,オフ状態によって、第1及び第2の並列接続抵抗成分の抵抗値を変化させることにより、複数の第1及び第2の差動増幅器の増幅率を変化させることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1であるA/D変換器の構成を示すブロック図である。
【図2】 図1のサブA/D変換器の内部構成を示すブロック図である。
【図3】 実施の形態1のA/D変換器の動作を示すタイミング図である。
【図4】 フラッシュ型A/D変換器における1単位のコンパレータの構成を示す説明図である。
【図5】 実施の形態1のA/D変換器における1単位のプリアンプ及びフォールディングアンプの構成を示す説明図である。
【図6】 実施の形態1のA/D変換器における1単位のコンパレータ(その1)の構成を示す説明図である。
【図7】 実施の形態1のA/D変換器における1単位のコンパレータ(その2)の構成を示す説明図である。
【図8】 実施の形態2のプリアンプの構成を示す回路図である。
【図9】 実施の形態2の効果説明用の回路図である。
【図10】 実施の形態2の効果説明用の回路図である。
【図11】 実施の形態3のプリアンプの構成を示す回路図である。
【図12】 実施の形態4のプリアンプの構成を示す回路図である。
【図13】 実施の形態5のプリアンプの構成を示す回路図である。
【図14】 実施の形態6のプリアンプの構成を示す回路図である。
【図15】 実施の形態7のプリアンプの構成を示す回路図である。
【図16】 実施の形態8のプリアンプの構成を示す回路図である。
【図17】 実施の形態9のプリアンプの構成を示す回路図である。
【図18】 実施の形態10のプリアンプの構成を示す回路図である。
【図19】 実施の形態11のプリアンプの構成を示す回路図である。
【図20】 従来のフラッシュ型A/D変換器の構成を示すブロック図である。
【図21】 図20のA/D変換器において分解能が10ビットの内部構成を示すブロック図である。
【図22】 図20のA/D変換器において分解能が3ビットの内部構成を示すブロック図である。
【図23】 図22のプリエンコーダの内部構成を示す回路図である。
【図24】 基本的のフォールディング型A/D変換器の内部構成を示すブロック図である。
【図25】 図24におけるフォールディング回路の動作を示すグラフである。
【図26】 改良型フォールディング型A/D変換器の内部構成を示すブロック図である。
【図27】 図26におけるフォールディングアンプ群の動作を示すグラフである。
【図28】 図26におけるフォールディングアンプ群の一部構成を示す回路図である。
【図29】 フォールディング&インタポレーション型A/D変換器の内部構成を示すブロック図である。
【図30】 図29におけるフォールディングアンプ群の動作を示すグラフである。
【図31】 図29におけるフォールディングアンプ群の一部構成を示す回路図である。
【図32】 図29のインタポレーション回路の内部構成を示す回路図である。
【図33】 図29のインタポレーション回路の動作を示すグラフである。
【図34】 フォールディング&インタポレーション型A/D変換器の内部構成を示すブロック図である。
【図35】 プリアンプ付フォールディング&インタポレーション型A/D変換器の内部構成を示すブロック図である。
【図36】 図34及び図35のインタポレーション回路の内部構成を示す回路図である。
【図37】 サブレンジ型型A/D変換器の全体構成を示すブロック図である。
【図38】 図37のサブA/D変換器の内部構成を示すブロック図である。
【図39】 図37のサブA/D変換器にフォールディング&インタポレーション型A/D変換器を用いた場合の構成を示すブロック図である。
【図40】 図37のサブA/D変換器にプリアンプ付フォールディング&インタポレーション型A/D変換器を用いた場合の構成を示すブロック図である。
【図41】 ユニファイド型A/D変換器の全体構成を示すブロック図である。
【図42】 システムLSIの内部構成例を示す説明図である。
【符号の説明】
2 サブA/D変換器、11,21 ゲイン可変プリアンプ群、12 フォールディングアンプ群、13 インタポレーション回路、14,24 コンパレータ群、15 プリエンコンーダ、16,26 エンコーダ、27 エラー補正回路、39,40,54,55 トランジスタ群、41〜51 抵抗、M1,M2,M13〜M16 PMOSトランジスタ、M3〜M8,M11,M12,M23〜M28,QSW NMOSトランジスタ、SW1〜SW23 スイッチ。
Claims (16)
- 外部より入力された外部アナログ入力電圧をA/D変換して外部ディジタル出力電圧を外部に出力するA/D変換回路であって、
第1の期間に第1の電圧間隔で選択された第1の数の参照電圧を出力し、第2の期間にA/D変換制御信号に基づき前記第1の電圧間隔より小さい第2の電圧間隔で選択された第2の数の参照電圧を供給する参照電圧供給部と、
前記第1の期間に前記第1の数の参照電圧をA/D変換して上位部分ディジタル出力電圧を出力するとともに、A/D変換結果に関連した前記A/D変換制御信号を出力し、前記第2の期間に前記第2の数の参照電圧をA/D変換して下位部分ディジタル出力電圧を出力するサブA/D変換器と、
前記上位部分ディジタル電圧と前記下位部分ディジタル信号とを合成して前記外部ディジタル出力電圧を出力するディジタル出力電圧出力部とを備え、
前記サブA/D変換器は
前記アナログ入力電圧と複数の参照電圧とを受け、前記アナログ入力電圧と前記複数の参照電圧とをそれぞれ増幅する第1の増幅部と、
前記第1の増幅部で増幅された前記アナログ入力電圧と前記複数の参照電圧とを受け、前記複数の参照電圧に基づき前記アナログ入力電圧を変換して複数の変換電圧を出力する入力電圧変換部と、
前記複数の変換電圧それぞれと固定値との比較結果に基づき、第1のビット数の部分ディジタル出力電圧を出力する下位ビット群データ出力部と、
前記アナログ入力電圧と前記複数の参照電圧から抜粋された所定数の参照電圧とを受け、前記アナログ入力電圧と前記所定数の参照電圧とをそれぞれ増幅する第2の増幅部と、
前記第2の増幅部で増幅された前記アナログ入力電圧と前記所定数の参照電圧それぞれとの比較結果に基づき、第2のビット数の部分ディジタル出力電圧を出力する上位ビット群データ出力部とを備え、前記第2のビット数の部分ディジタル出力電圧を上位ビット群とし、前記第1のビット数の部分ディジタル出力電圧を下位ビット群とした電圧が前記ディジタル出力電圧であり、
前記第1及び第2の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されることを特徴とし、
前記サブA/D変換器は、
前記第1の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第1の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第1及び第2の増幅部の増幅率が第1の増幅率に設定され、前記ディジタル出力電圧を前記上位部分ディジタル出力電圧として出力し、
前記第2の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第2の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第1及び第2の増幅部の増幅率が前記第1の増幅率よりも大きい第2の増幅率に設定され、前記ディジタル出力電圧を前記下位部分ディジタル出力電圧として出力する、
A/D変換回路。 - 前記サブA/D変換器の前記入力電圧変換部は、
前記アナログ入力電圧を前記複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、
前記所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して前記複数の変換電圧を出力する中間電圧生成部とを備える、
請求項1記載のA/D変換回路。 - 前記サブA/D変換器の前記第1の増幅部は複数の第1の差動増幅器を含み、前記複数の第1の差動増幅器はそれぞれ前記アナログ入力電圧及び前記複数の参照電圧のうち一の電圧を第1の差動入力電圧として第1の入力端に受け、固定電圧を第2の入力端に受け、第1あるいは第2の出力端から前記第1の差動入力電圧を増幅した電圧を出力し、
前記サブA/D変換器の前記第2の増幅部は複数の第2の差動増幅器を含み、前記複数の第2の差動増幅器はそれぞれ前記アナログ入力電圧及び前記所定数の参照電圧のうち一の電圧を第2の差動入力電圧として第1の入力端に受け、固定電圧を第2の入力端に受け、第1あるいは第2の出力端から前記第2の差動入力電圧を増幅した電圧を出力し、
前記複数の第1及び第2の差動増幅器はそれぞれ、
一端が第1の電源に接続され、他端が前記第1の出力端となり、前記第1の電源から前記第1の出力端に向けて第1の負荷電流を供給する第1の抵抗成分と、
一端が第1の電源に接続され、他端が前記第2の出力端となり、前記第1の電源から前記第2の出力端に向けて第2の負荷電流を供給する第2の抵抗成分と、
一方電極が前記第1の出力端に接続され、制御電極が前記第1の入力端となる第1の出力制御トランジスタと、
一方電極が前記第2の出力端に接続され、制御電極が前記第2の入力端となる第2の出力制御トランジスタと、
一端が前記第1及び第2の出力制御トランジスタの他方電極に接続され、他端が前記第2の電源に接続され、前記第2の電源に向けて定電流を供給する定電流供給部と、
前記制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部とを備える、
請求項1あるいは請求項2記載のA/D変換回路。 - 前記スイッチ部は、前記制御信号によって導通状態が制御され、その導通状態によって前記第1及び第2の抵抗成分を共に異なる抵抗値に設定する抵抗値選択スイッチを含む、
請求項3記載のA/D変換回路。 - 前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、
前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第1,第2の部分抵抗成分間のノードと、前記第3,第4の部分抵抗成分間のノードとの間に介挿され、前記制御信号に基づきオン,オフ状態となるスイッチを含む、
請求項4記載のA/D変換回路。 - 前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、
前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第2の部分抵抗成分に対応して設けられる第1の部分スイッチと、前記第4の部分抵抗成分に対応して設けられる第2の部分スイッチとを含み、前記第1及び第2の部分スイッチは前記制御信号に基づき同時にオン,オフ状態となり、それぞれ前記第2及び第4の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定する
請求項4記載のA/D変換回路。 - 前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた第1及び第2の部分抵抗成分を含み、
前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた第3及び第4の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第1及び第3の部分抵抗成分に対して共通に設けられる第1及び第2の部分スイッチとを含み、前記制御信号に基づき第1及び第2の部分スイッチの一方がオン状態、他方がオフ状態となり、前記第1の部分スイッチのオン状態時と前記第2の部分スイッチのオン状態とで前記第1及び第3の部分抵抗成分の抵抗値を異なる値に設定する、
請求項4記載のA/D変換回路。 - 前記サブA/D変換器は、前記第1及び第2の出力制御トランジスタの他方電極間に介挿されたトランジスタ接続抵抗成分をさらに備え、
前記スイッチ部は、制御信号によって導通状態が制御され、前記トランジスタ接続抵抗成分をその導通状態によって異なる値に設定するスイッチを含む、
請求項3記載のA/D変換回路。 - 前記トランジスタ接続抵抗成分及び前記スイッチ部は一体形成され、
前記トランジスタ接続抵抗成分及び前記スイッチ部は、一方電極が前記第1の出力制御トランジスタの他方電極に接続され、他方電極が前記第2の出力制御トランジスタの他方電極に接続され、制御電極に前記制御信号を受け、前記制御信号に基づきオン抵抗値が異なる値に設定されるトランジスタ接続抵抗用トランジスタを含む、
請求項8記載のA/D変換回路。 - 前記トランジスタ接続抵抗成分は、互いに異なる抵抗値を有する第1及び第2の部分トランジスタ接続抵抗成分を含み、
前記スイッチ部は、各々がオン/オフにより前記第1及び第2の部分トランジスタ接続抵抗成分の有効/無効を指示する第1及び第2の部分スイッチを含み、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項8記載のA/D変換回路。 - 前記スイッチ部は、制御信号によって導通状態が制御され、前記定電流供給部が供給する前記定電流の電流量をその導通状態によって異なる値に設定する定電流選択スイッチを含む、
請求項3記載のA/D変換回路。 - 前記定電流供給部は、選択時に第1の電流量で前記定電流を供給する第1の部分定電流供給部と、選択時に前記第1の電流量と異なる第2の電流量で前記定電流を供給する第2の部分定電流供給部とを含み、
前記スイッチ部は、各々がオン/オフにより前記第1及び第2の部分定電流供給部の選択/非選択をそれぞれ決定する第1及び第2の部分スイッチを含み、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項11記載のA/D変換回路。 - 前記第1の抵抗成分は、前記第1の電源から前記第1の出力端にかけて直列に設けられた共通部分抵抗成分及び第1の部分抵抗成分を含み、
前記第2の抵抗成分は、前記第1の電源から前記第2の出力端にかけて直列に設けられた前記共通抵抗成分及び第2の部分抵抗成分を含み、前記共通部分抵抗成分の抵抗値は前記第1及び第2の部分抵抗成分の抵抗値より大きく設定され、
前記定電流供給部は、第1の電流量で前記第2の電源に向けて電流を供給する第1の部分定電流供給部と、第2の電流量で前記第2の電源に向けて電流を供給する第2の部分定電流供給部とを含み、前記第1の部分定電流供給部の一端は前記第1及び第2の出力制御トランジスタの他方電極に直接接続され、
前記スイッチ部は、前記第1及び第2の出力制御トランジスタの他方電極と前記第2の部分定電流供給部の一端との間に設けられた第1の部分スイッチと、前記共通部分抵抗成分と前記第1及び第2の部分抵抗成分との間のノードと前記第2の部分定電流供給部の一端との間に設けられた第2の部分スイッチとを有し、前記第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項11記載のA/D変換回路。 - 前記スイッチ部は、前記定電流供給部に対応して設けられる第1及び第2の部分スイッチを含み、前記第1の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第1の電流量に決定し、前記第2の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第2の電流量に決定し、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項11記載のA/D変換回路。 - 前記サブA/D変換器は、
前記第1の出力制御トランジスタに並列に接続される第1の補助トランジスタと、
前記第2の出力制御トランジスタに並列に接続される第2の補助トランジスタとをさらに備え、
前記スイッチ部は、前記第1及び第2の補助トランジスタの制御電極と前記第1及び第2の入力端とのそれぞれの接続/非接続をオン/オフで制御する第1の部分スイッチと、前記第1及び第2の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続/非接続をオン/オフで制御する第2の部分スイッチとを含み、前記固定制御電圧は印加時に前記第1及び第2の補助トランジスタそれぞれをオフ状態とする電圧を含み、前記第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項3記載のA/D変換回路。 - 前記サブA/D変換器は、
一方電極が前記第1の出力端に接続され、制御電極が前記第1の入力端に接続される第1の補助トランジスタと、
一方電極が前記第2の出力端に接続され、制御電極が前記第2の入力端に接続される第2の補助トランジスタと、
一端が前記第1の補助トランジスタの他方電極に接続され、他端が前記第1の出力制御トランジスタの他方電極に接続される第1の並列接続抵抗成分と、
一端が前記第2の補助トランジスタの他方電極に接続され、他端が前記第2の出力制御トランジスタの他方電極に接続される第2の並列接続抵抗成分とさらに備え、
前記スイッチ部は、前記第1及び第2の並列接続抵抗成分に対して共通に設けられる第1及び第2の部分スイッチを含み、前記第1の部分スイッチのオン状態時に前記第1及び第2の並列接続抵抗成分の抵抗値を第1の抵抗値に決定し、前記第2の部分スイッチのオン状態時に前記第1及び第2の並列接続抵抗成分の抵抗値を第2の抵抗値に決定し、第1及び第2の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項3記載のA/D変換回路。
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