JP3555956B2 - 折返し段及び折返し式アナログ−ディジタル変換器 - Google Patents
折返し段及び折返し式アナログ−ディジタル変換器 Download PDFInfo
- Publication number
- JP3555956B2 JP3555956B2 JP50421296A JP50421296A JP3555956B2 JP 3555956 B2 JP3555956 B2 JP 3555956B2 JP 50421296 A JP50421296 A JP 50421296A JP 50421296 A JP50421296 A JP 50421296A JP 3555956 B2 JP3555956 B2 JP 3555956B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- coupled
- output
- folding
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 7
- 230000001174 ascending effect Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000007781 pre-processing Methods 0.000 description 3
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/203—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit
- H03M1/204—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators
- H03M1/205—Increasing resolution using an n bit system to obtain n + m bits by interpolation using an analogue interpolation circuit in which one or more virtual intermediate reference signals are generated between adjacent original reference signals, e.g. by connecting pre-amplifier outputs to multiple comparators using resistor strings for redistribution of the original reference signals or signals derived therefrom
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/141—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in which at least one step is of the folding type; Folding stages therefore
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明は、折返し式アナログ−ディジタル変換器用の折返し段であって、当該折返し段が：
− 折返すべき入力電圧を受電するための入力端子と；
− 複数の連続基準端子を有し、上昇的に異なる基準電圧を供給する基準手段と；
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合させた第１主電極及び入力端子に結合させた制御電極と有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極が第１加算ノード及び第２加算ノードに１つ置きに接続され、且つ関連する第２トランジスタの第２主電極が第２加算ノード及び第１加算ノードに１つ置きに接続された複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１出力ノードに結合されて、第１出力電圧を供給する第１抵抗を具えており、且つ第１加算ノードに結合させた入力端子を有する電流−電圧変換手段と；
を具えている折返し段に関するものである。
本発明は斯種の折返し段を複数具えているアナログ−ディジタル（A/D）変換器にも関するものである。斯種の折返し段は米国特許第4,386,339号から既知である。
A/D変換器を設計するにあたり考慮すべき重要な事柄は、変換速度、構成素子の総数及び分解能である。フルフラッシュ変換器は比較的簡単なアーキテクチャを有している。アナログ入力電圧をＮビットのディジタル出力コードに変換するのにフルフラッシュ変換器は、入力電圧を2N−１個の対応する基準電圧と比較するために2N−１個の入力比較器を用いるのが普通である。フラッシュ変換器の主たる欠点は、入力比較器が多数となるために構成素子の総数が多くなることにある。構成素子の数を減らすために幾つかの案が提案されている。
折返し技法は構成素子の総数を減らすための１つの方法である。折返しアーキテクチャは極めて高速のバイポーラA/D変換器にて首尾良く実施されている。なお、これについてはR.van de Grift外１名による論文「“An 8−bit video ADC Incorporating and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,NO.6,（1987年12月），第944〜953頁」参照。又、R.van dePlasshe外１名の論文「“An 8−bit 100−MHz Full−Nyqist Analog−to Digital Converter",IEEE Journal of Solid−State Circuits,Vol.23,NO.6,（1988年12月）第1334〜1344頁」も参照。これらの参考文献には折返しアーキテクチャの基本原理が広範囲にわたって説明されている。折返し式のA/D変換器は多数の折返し段を具えており、これらの各段は入力電圧及び対応する組の基準電圧に応答する一組の差動対を具えている。
差動対の出力端子は、１つ以上のシングルエンド形折返し信号か、又は反復性の丸味を帯びた三角形又は正弦波状の相補折返し信号対を入力電圧の関数として発生するように結合させる。折返し段の折返し信号は、これらの折返し信号をディジタル出力コードの一群の最下位ビットに変換する一群のサンプルラッチの各ラッチに供給する。最上位ビットは別のチャネルを通る入力電圧で作動する一群の粗比較器によって供給する。このようにして、ラッチの個数をかなり減らすことができる。ラッチの個数は入力信号を折返し段で折返す回数だけ減少する。しかし、各ラッチはそれ固有の折返し信号を必要とし、しかも各折返し段は信号を折返した回数と同数の差動対を必要とする。従って、ラッチを用いることの有効性は、折返し段での差動対の数が増えることによって相殺される。前述したIEEEの参考文献からも既知のように、折返し段の折返し信号間にて補間をとることによって、多くの折返し段を必要とせずに追加の折返し信号を発生させることにより折返し段の個数を減らすことができる。このように、補間は補間係数だけ折返し段の数を減らす。折返しと補間とを組合わせたアーキテクチャにより、コンパクトな低電力A/D変換器となる。
米国特許第4,386,339号から既知の折返し段を補間兼折返し式のA/D変換器のアーキテクチャに用いる場合には或る問題が生じる。この既知の折返し段では、連続する差動トランジスタ対のコレクタを２つの加算ノードに交差結合して接続する。各加算ノードを流れる電流はバイポーラ加算トランジスタから成る電流−電圧変換器によって出力電圧に変換され、前記加算トランジスタのベースは一定のバイアス電圧に接続され、エミッタは低インピーダンスの電流入力端子を形成するために加算ノードに接続され、コレクタは出力電圧を供給するために負荷抵抗を介して供給電圧に接続されている。補間をとる場合には、インピーダンス素子、好ましくは抵抗のストリングを２つの連続する折返し段のコレクタ間に接続する必要がある。補間は補間信号の振幅を低減させるから、加算トランジスタのコレクタにおける出力電圧は十分高くすべきであり、従って負荷抵抗の抵抗値も同様に十分に高くすべきである。補間抵抗ストリングの総抵抗値は負荷抵抗を強度に短絡させないために負荷抵抗に対して大きくすべきである。高い抵抗値は、これらの抵抗が集積回路にて大きな面積を必要とし、しかも寄生キャパシタンスに対する感度が増大するために最大作動速度を低下させるので不所望である。
本発明の目的は、補間素子の分路作用に殆ど感応しない折返し式のアナログ−ディジタル変換器に使用する折返し段を提供することにある。
この目的のために本発明は、冒頭にて記載したような折返し段において、
− 前記第１抵抗が第１加算ノードと第１出力ノードとの間に接続され；且つ
− 前記電流−電圧変換手段が、前記第１加算ノードに結合させた反転入力端子及び前記第１出力ノードに結合させた出力端子を有する相互コンダクタンス段を具えている；ことを特徴とする。
第１出力ノードにおける出力電圧は第１抵抗の抵抗値Ｒに比例する。相互コンダクタンス段の入力インピーダンスは1/gmに等しく、gmは相互コンダクタンスである。相互コンダクタンス段の出力インピーダンスも1/gmである。大きな相互コンダクタンスは出力インピーダンスを低くし、大きな抵抗値Ｒは出力電圧を大きくする。従来の電流−電圧変換手段とは異なり、第１抵抗の抵抗値及び相互コンダクタンス段の相互コンダクタンスgmの値を適当な値に選択することにより出力電圧及び出力インピーダンスを別々に設計することができる。このようにして、補間折返し信号の電圧を低下させることなく補間ネットワークのインピーダンスを下げることができる。補間ネットワークのインピーダンスを下げることにより寄生キャパシタンスに殆ど感応しなくなり、従って動作速度を高くすることができる。
折返し段の２つの加算ノードはバイアス電流を必要とする。２つのバイアス電流の不整合は折返し段の出力電流にオフセットを生ぜしめる。このオフセットは折返し式のA/D変換器に非直線性の誤差をまねくことになるので、できるだけなくす必要がある。バイアス電流の不整合を低減するために、本発明による折返し段の好適例では、折返し段が、第１出力ノードに結合されて第１抵抗を介して第１加算ノードに第１バイアス電流を供給する第１バイアス電流源も具えるようにする。
バイアス電流源を加算ノードから出力ノードへ移すことにより、バイアス電流が第１抵抗を流れ、バイアス電流の誤差は1/gm R1（R1は第１抵抗の抵抗値）以下となる。従って、不整合による影響をかなり低減させることができる。gm＝4mA/V、R1＝4kΩで誤差は1/16になる。
折返し段の出力電圧はシングルエンド形とすることができる。差動出力を有する折返し段は、
− 前記折返し段が第２出力ノードも具え；
− 前記電流−電圧変換手段が、第２出力ノードと第２加算ノードとの間に接続されて、第２出力電圧を供給する第２抵抗も具え；且つ
− 前記相互コンダクタンス段が、第２加算ノードに結合された非反転入力端子及び第２出力ノードに結合された反転出力端子を有する；
ことを特徴とする。
高速用途にとって、差分信号を発生させることが好適であり、これはディジタル環境に対応する雑音のある状態下にて折返し式A/D変換器の信頼度及び頑強性を大いに改善するからである。
相互コンダクタンス段は任意の適当な方法にて実現することができる。部品数が少なくて済む簡単な差動相互コンダクタンス段は、前記相互コンダクタンス段が、共通電流源に結合された第１主電極、第１出力ノード及び第２出力ノードにそれぞれ結合された第２主電極及び第１加算ノード及び第２加算ノードにそれぞれ結合された制御電極をそれぞれ有している第１トランジスタと第２トランジスタとを具えていることを特徴とする。
この差動相互タンダクタンス段はさらに、前記相互コンダクタンス段が第１出力ノードと第２加算ノードとの間に接続した第３抵抗及び第２出力ノードと第１加算ノードとの間に接続した第４抵抗も具えていることを特徴とする。
第３及び第４抵抗は交差結合させて、加算ノードと出力ノードとの間の直流電圧降下を低くすると共に、差分信号を同じ増幅度に維持する。共通モードの信号（バイアス電流）に対しては、第１及び第３抵抗が並列に見え、第２及び第４抵抗も同様に並列に見える。差分モードの信号（信号電流）に対しては第１及び第３抵抗が並列に見えるも、第３抵抗の符号が負となり、これにより実際には並列抵抗が増大することになり、これと同じことが第２及び第４抵抗についても云える。
前述したように、本発明による折返し段は補間を伴う折返し式A/D変換器に使用するのが極めて好適である。本発明による折返し式のアナログ−ディジタル変換器は、
− 変換すべき入力電圧を受電する入力端子と；
− 上昇的に異なる基準電圧を供給する複数の連続基準端子を有している基準手段と；
− 複数の折返し段と；
を具えている折返し式アナログ−ディジタル変換器であって、前記各折返し段が：
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合した第１主電極及び入力端子に結合させた制御電極を有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準電圧端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極を第１加算ノード及び第２加算ノードに１つ置きに接続し、且つ関連する第２トランジスタの第２主電極を第２加算ノード及び第１加算ノードに１つ置きに接続した複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１加算ノードと第１出力ノードとの間に接続されて、第１出力電圧を供給する第１抵抗を具え、且つ第１加算ノードに結合させた入力端子を有しており、さらに第１加算ノードに結合させた反転入力端子及び第１出力端子に結合させた出力端子を有している相互コンダクタンス段を具えている電流−電圧変換手段と；
− 主ストリングノードに相互接続したインピーダンス素子のストリングを具え、主ストリングノードが折返し段の各第１出力ノードに接続され、前記インピーダンス素子の各々が、サブストリングノードに相互接続されて第１出力ノードに補間した態様の電圧を供給するインピーダンス素子のサブストリングで構成されるようにした第１補間ネットワークと；
を具えていることを特徴とする。
個々の折返し段はシングルエンド形又は差動出力端子を有することができる。後者の場合におけるアナログ−ディジタル変換器においては、前記第１補間ネットワークが、他の主ストリングノードに相互接続した他のインピーダンス素子から成る他のストリングを具え、前記他の主ストリングノードを折返し段の各第２出力ノードに接続し、前記他のインピーダンス素子の各々が、他のサブストリングノードに相互接続されて第２出力ノードに補間した態様の電圧を供給する他のインピーダンス素子から成る他のサブストリングで構成されるようにしたことを特徴とする。
このようにして、雑音のあるディジタル環境にて性能の優れた差動補間システムが得られる。
本発明の上述した以外の特徴及び利点は、添付図面を参照しての本発明の実施例についての下記の説明から明らかにする。
図１はフラッシュ及び折返し式のA/D変換器アーキテクチャにおける入力信号の変換法を示す線図である；
図２は二重折返し式のA/D変換器アーキテクチャでの対をなす折返し信号の生成法を示す線図である；
図３は本発明による折返し式A/D変換器にて発生する32個の８回折返し信号の波形を示す；
図４は本発明による折返し式A/D変換器のアーキテクチャブロック図を示す；
図５は本発明による折返し式A/D変換器に用いる折返し段のブロック図及びこれに関連する折返し信号を示す；
図６は本発明による折返し式A/D変換器に用いる４つの折返し段及び関連する折返し信号を示す；
図７は補間により発生させるミッシング折返し信号を示す波形図である；
図８は本発明によるA/D変換器に用いる２段補間システムのブロック図を示す；
図９は２段補間システムで発生させるミッシング折返し信号を示す波形図である；
図10は本発明による折返し段の第１実施例の回路図を示す；
図11はバイアス電流の不整合による折返し段の出力信号の波形図を示す；
図12は本発明による折返し段の第２実施例の回路図を示す；
図13A及び図13Bは本発明による折返し段の第１及び第２実施例の一部を詳細に示した回路図である；
図14は本発明による折返し段に使用する電流−電圧変換器の回路図を示す；
図15は本発明による折返し式A/D変換器用の２回補間ネットワークの具体例を示す；
図16は本発明による折返し式A/D変換器に使用する４回補間ネットワークの具体例を示す；
図17は図16の補間ネットワークでの折返し信号の偏差を示す；
図18は図８の２段補間システムに用いる増幅器の回路図を示す。
図面及び好適実施例の説明では、同じか、又は極めて類似しているアイテムを表わすのに同様な参照記号を用いている。
一例として、８ビットの折返し兼補間アナログ−ディジタル（A/D）変換器の機能を説明する。この変換器はアナログ入力信号Vinを256レベルのディジタル（２進）出力コードに変換する。フラッシュ変換器の場合、この256レベルの出力コードは、入力信号を256の基準レベルと比較することにより生成される。従って、フラッシュA/D変換器のアーキテクチャでは256個の比較器を必要とする。図１を参照するに、フラッシュ変換器でのディジタル出力コードへの変換は、256個の比較器に入力させる入力信号を対応する数の基準レベルと比較することにより行われる。折返しアーキテクチャは全く異なる方法で出力コードを生成する。入力電圧Vinを破線で示すように折返し段にて折返す。この折返した入力信号は４つの上向き縁と、４つの下向き縁とを含んでおり、折返し信号の振幅範囲は元の入力信号の振幅範囲の1/8に低減される。この折返し信号を８回折返し信号と称する。折返し信号の折返し率は、例えば2,4又は16のような値とし得ることは明らかである。
どの折返し縁が入力信号と一致するかを登録しておくものとする。この情報は８レベルで、３ビットの粗ディジタル出力コードに変換することができる。そこで、折返し信号では32レベルの出力コードを識別して、出力のコード化を終了させなければならない。これは僅か32個のラッチ又は比較器で行なうことができる。これまでのフラッシュアーキテクチャと比較するに、折返しアーキテクチャの主たる利点は、ラッチ／比較器の総数が減ることにあり、フラッシュアーキテクチャで256個の比較器から、折返しアーキテクチャでは32個の比較器に減少する。この折返し方式の欠点は、折返し信号の周波数が入力信号の多数倍に大きくなるということにある。図１の８回折返し信号の場合には、信号の最高周波数が入力信号の８＊（π/2）倍となる。これでは、所望される高速ビデオ動作にて、三角形状の折返し信号における頂部が丸められることになる。二重折返し方式は、このような丸めに対する問題を解決することができる。
図２は二重折返し方式のブロック図を示す。折返し信号F1及びF2の頂部付近の情報は見捨てることができる。その理由は、任意の入力信号レベルに対し、これら２つの折返し信号の一方はその信号の直線領域内にあるからである。選択ロジックSLは粗ビット情報ユニットCBIに応答して正しい折返し信号を選択し、この選択した折返し信号の直線領域における16個のレベルだけを識別する必要がある。識別すべきレベル数を減らすために折返し信号を付加するこの方法は繰り返すことができる。最終的には32個の折返し信号を伴うシステムを構成することができる。32個の折返し信号では各折返し信号から１つのレベルを識別するだけで済む。収集しなければならない情報は、折返し信号が正であるのか、負であるのかどうかということだけであり、従って折返し信号のゼロ交差だけが重要である。
図３は32個の８回折返し信号を示す。折返し信号F0の太い曲線は、この信号F0が最小と最大の入力信号Vinをマークすることからして、９つのゼロ交差を有する。他の31個の折返し信号は８つのゼロ交差を有する。32個の折返し信号の場合には、８＊32＝256個のゼロ交差をマークすることができる。
図４は折返し式A/D変換器にて８個の所望する出力コードビットを如何にして得るかを示している。粗ビット生成兼符号化ブロックCBEはMSB（最上位）ビットとMSB−１ビットを生成し、アナログ式の折返し事前処理兼細密符号化ブロックAFEは第３粗ビットMSB−２を生成する。他の５つの細密ビットB0〜B4は32個の折返し信号から導出する。B0は最下位ビット（LSB）である。図３からの折返し信号F0のゼロ交差はMSB−２ビットの遷移部をマークする。この32個の折返し信号方式を図１の折返し原理にリンクさせるために、折返し信号F0のゼロ交差を図１の破線にて示した三角形状の折返し信号における底部と頂部に対応させる。各縁の32レベルのコードは他の31個の折返し信号からの31個の等距離ゼロ交差から取出される。各ゼロ交差は入力電圧Vinにおける単一のLSBの増加を規定する。アナログ式の折返し事前処理により得られる５つの細密ビットのアナログコントリビューションを図３に信号DFにて示してある。
前述したように、折返し信号の実際の形状は重要でなく、折返し信号の情報はその絶対値に過ぎない。折返し信号がゼロ交差付近の領域にて冒されていない限り、折返しA/D変換器の性能は影響を受けない。従って、折返し信号の丸めが高速動作にてシステムの性能を損なうことはない。
１つの折返し信号は８個のゼロ交差を含み、従って折返し信号をそれらのディジタル表現に変換するのに僅か32個の比較器又はラッチを必要とするだけで済む。32個の各折返し信号は８つのゼロ交差を発生する。しかし、16,64又は128個の折返し信号を発生することにより、16,4又は２の折返し率に基づくアーキテクチャを採用することもできる。アナログ式の折返し事前処理部における最大内部周波数Ｆint,maxは次の通りである。
Ｆint,max＝（π/2）＊Ｆint,max＊FR （１）
Ｆint,maxは入力電圧Vinにおける最大入力周波数であり、FRはシステムの折返し率である。実際の内部周波数は入力周波数と入力信号Vinの振幅との双方に関連する。８回折返しシステムは入力周波数Ｆint,max＝10MHzにて、４回折返しシステムの帯域幅の２倍である125MHzの帯域幅を必要とする。
比較器又はラッチの個数（NC）は折返し率に直接依存する。
NC＝256/FR （２）
４回折返しシステムの場合には64個の比較器を必要とする。８回折返しの場合には半分の数の比較器を必要とするだけで済み、従って電力消費量及びチップダイの寸法がかなり低減する。折返し率が２の場合には128個の比較器／ラッチを必要とし、この場合にはかなり電力を消費する。16回折返しシステムでは電力消費電量はかなり低減するも、実際のCMOSを実現するのに内部周波数が高くなり過ぎる。
図５は前述した折返し信号F0を発生する折返し段FB−０を示す。折返し信号F0は差分出力電流Fa0及びFb0によって表わされる。
F0＝Fa0−Fb0 （３）
高速A/D変換の場合には差分信号を発生するのが好適である。A/D変換器を、例えば雑音のあるディジタル信号プロセッサ内に組込む場合には、差動動作が信頼性及び強固性を大いに改善する。折返し信号F0は入力電圧Vinの値で次のようなゼロ交差Ziを有する。即ち、
Zi＝ｉ＊（Vrng/8）;i＝０……８ （４）
Vrngは入力電圧の範囲である。図１からの三角形状の折返し信号は実際の折返し段では正弦波状に実現される。しかし、前述したように、折返し信号の頂部は重要な情報を含んでいない。
図６は並列に作動する４つの折返し段FB−0,FB−1,FB−２及びFB−３を示す。折返し段FB−０に３つの折返し段FB−1,FB−２及びFB−３を加えることにより、折返し段FB−0,FB−1,FB−２及びFB−３から４つの折返し信号F0,F1,F2及びF3をそれぞれ得ることができる。折返し信号F1のゼロ交差はVinの軸線に沿って、折返し信号F0のゼロ交差に対して距離−（1/32）Vrngにわたってシフトされている。同様に、折返し信号F2のゼロ交差は距離−（2/32）Vrngにわたってシフトされており、又折返し信号F3のゼロ交差は距離−（3/32）Vrngにわたってシフトされている。所望される28個の他の折返し信号は抵抗性の補間によって発生させる。
32個の必要な折返し信号は32個の折返し段を並列に用いることによって発生させることができるが、折返しシステムの複雑さはフルフラッシュ変換器の複雑さほどではない。補間法は４つの有効折返し信号から28個のミッシング信号を発生させるのに好都合な方法である。
図７は２つの有効な折返し信号間で補間をとることによって２つの有効折返し信号（実線曲線）からミッシング折返し信号（破線曲線）を発生させる原理を示す。補間は抵抗によって行なうのが好適であり、これは電力を追加消費せず、しかも抵抗によって占められるチップ面積は、特に容量性の補間と比較した場合に小さくて済むからである。
図８は補間システムのブロック図を示す。これは２段補間システムであり、４つの電流−電圧変換器IVCONV−0,IVCONV−1,IVCONV−２及びIVCONV−３のグループと、第１の２回補間ネットワークINTERPOL−１と、８個の増幅器AMP−０〜AMP−７のグループと、第２の４回補間ネットワークINTERPOL−２とを継続接続して構成する。電流−電圧変換器は折返し段FB−０〜FB−３からの差分折返し電流Fa0−Fb0,Fa1−Fb1,Fa2−Fb2及びFa3−Fb3を差分電圧対Va0−Vb0,Va2−Vb2,Va4−Vb4及びVa6−Vb6にそれぞれ変換する。２回補間ネットワークINTERPOL−１は８つの差分電圧対Va0−Vb0,Va1−Vb1,Va2−Vb2及びVa3−Vb3,Va4−Vb4,Va5−Vb5,Va6−Vb6及びVa7−Vb7を発生し、これらは８個の増幅器によって増幅されて、８個の増幅差動電圧対Sa0−Sb0,Sa4−Sb4,Sa8−Sb8,Sa12−Vb12,Va16−Vb16,Sa20−Sb20,Sa24−Sb24及びSa28−Sb28となる。増幅は次段での１−０判定を確実にするためである。４回補間ネットワークINTERPOL−２は所望される32個の差分折返し信号Sa0−Sb0,……Sa31−Sb31を発生する。
補間を２個縦続接続した補間ネットワークにて分けて行なうのが好適であり、関連する信号波形を図９に示してある。電流−電圧変換器からの信号が実線曲線に対応し、第１補間ネットワークからの信号がダッシュ曲線のようになり、第２補間ネットワークからの信号が点線曲線のようになる。
32個の折返し信号の処理及び符号化は、例えば前述したIEEEの参考文献から既知のような任意の通常の方法にて行なうことができる。
図10はユニポーラMOSトランジスタでの８回折返し段FBを示す。しかし、バイポーラトランジスタを同じように用いることもできる。制御電極、第１主電極及び第２主電極はユニポーラトランジスタのゲート、ソース及びドレインにそれぞれ相当し、バイポーラトランジスタではベース、エミッタ及びコレクタにそれぞれ相当する。折返し段FBは入力電圧Vinを受電する入力端子ITを有している。基準手段には11個の基準端子RT1…RT11を設け、これらの端子には上昇的に異なる基準電圧を与える。４つの折返し段FB−０〜FB−３があるから、基準手段は４＊11＝44個の異なる基準電圧を発生する。折返し段は図６に示したような態様にて基準電圧に接続され、即ち折返し段FB−１の全部で11個の基準電圧は−（1/32）Vrngづつシフトさせる。この目的には通常の抵抗ラダー回路を用いることができる。折返し段FBは第１加算ノードSNa、第２加算ノードSNb、11個の差動結合させたトランジスタ対及び第１ダミートランジスタDTAと第２ダミートランジスタDTBとから成るダミー構体も有している。各差動対は、ゲートが入力端子ITに結合された第１トランジスタTAiと、ゲートが連続基準端子の内の各１つの端子RTiに結合された第２トランジスタTBiとを具えている。連続するトランジスタ対の第１トランジスタTAiの主電流通路は１つ置きに第１加算ノードSNa及び第２加算ノードSNbに結合させる。トランジスタ対の他方のトランジスタTBiの主電流通路は０つ置きに第２加算ノードSNb及び第１加算ノードSNaに結合させる。全０の差動トランジスタ対では、第１及び第２トランジスタのソースを相互接続して、電流源に結合させる。第１ダミートランジスタDTAのゲート、ドレイン及びソースは、それぞれ入力端子IT、第１加算ノードSNa及び差動トランジスタ対の電流源と同様な電流源に接続する。第２ダミートランジスタDTBのゲート、ドレイン及びソースはそれぞれ適当な固定バイアス電圧を受電するバイアス電圧端子BT、第２加算ノードSNb及び差動トランジスタ対の電流源と同様な電流源に接続する。
折返し段は11個の差動トランジスタ対と、ダミー構体によって８回折返し信号を発生する。折返し段FB−０の場合及び折返し段FB−1,FB−２及びFB−３の場合には、前記式４からのゼロ交差Ziを発生させるのに９つ及び８つの差動トランジスタ対をそれぞれ必要とする。他の２つ及び３つの差動トランジスタ対は任意であり、これらは省くことができる。２つ及び３つの差動トランジスタ対は入力電圧Vinの範囲外の（1/8）＊Vrngに無効のゼロ交差を発生する。このように入力電圧の範囲外に折返し構体を拡張することによって、全ての有効差動トランジスタ対の伝達特性が、これらに隣接する差動トランジスタ対の伝達特性によって均等に影響され、折返しシステムの精度が改善される。ダミー構体も任意に設けることができ、省くこともできる。このダミー構体は、ゲート−ソースキャパシタンスと、差動トランジスタ対におけるトランジスタの共通ソースノードの接合キャパシタンスとによって差分出力電流Ia−Ib中に生ずる容量性の誤差電流を低減し、折返しシステムの精度を向上させる。
折返し段FBの高速起動は不都合な影響をもたらす。前述したようにフルスウィングの10MHzの正弦波入力信号Vinは出力電流Ia及びIbに125MHzの内部周波数をもたらす。差動対のトランジスタTAi及びTBiの寄生キャパシタンスは出力電流Ia−Ibを劣化させる。寄生キャパシタンスを流れる電流は差分電流のスウィングに比べて比較的大きくなり得、精度を真の８ビットパフォーマンス以下に低下させる。従って、加算ノードSNa及びSNbにおける電圧スウィングをできるだけ小さくして、寄生キャパシタンスを流れる容量性の電流を受取らないようにするのが有利である。このために、電流−電圧変換器IVCONVを加算ノードSNa及びSNbに接続する。この電流−電圧変換器IVCONVは平衡相互コンダクタンス段２であり、これは第１加算ノードSNaに接続した反転入力端子４と、第２加算ノードSNbに接続した非反転入力端子６と、第１出力ノードONaに接続した非反転出力端子８と、第２出力ノードONbに接続した反転出力端子10とを有している。第１加算ノードSNaと第１出力ノードONaとの間には第１抵抗12を接続し、第２加算ノードSNaと第２出力ノードONbとの間には第２抵抗14を接続する。相互コンダクタンス段２は相互コンダクタンスgmを有し、これは出力端子８及び10に流れる差分出力電流と、入力端子４及び６における差分入力電圧との比がgmに等しくなることを意味している。電流−電圧変換器IVCONVの入力インピーダンス及び出力インピーダンスは共に1/gmに等しい。電流−電圧変換器IVCONVの電圧利得は第１及び第２抵抗12と14の抵抗値に比例し、出力電圧Va及びVbは出力ノードONa及びONbに供給される。前述し、且つ図８にも示したように、補間用のインピーダンス素子、好ましくは抵抗のストリングは２つの連続する折返し段の対応する出力ノード間に接続すべきである。補間は補間信号の振幅を低減させるから、出力ノードの出力電圧は十分に高くすべきである。電流−電圧変換器IVCONVは、第１及び第２抵抗12,14の抵抗値Ｒと、相互コンダクタンス段２の相互コンダクタンスgmの値を適当な値に選択することによって出力ノードSNa及びSNbの出力電圧スウィング及び出力インピーダンスを別個に制御することができる。こうすることにより補間ネットワークのインピーダンスは補間折返し信号の電圧を低下させることなく低い値に保つことができる。補間ネットワークのインピーダンスが低いと寄生キャパシタンスに殆ど感応せず、従って高速作動が可能である。
なお、電流−電圧変換器IVCONVはシングルエンド形のものとすることもできる。この場合には、例えば抵抗14及び反転出力端子10を省いて、非反転入力端子６を適当なバイアス電圧に結合させる。
折返し段FBの差動トランジスタ対はDCバイアス電流を必要とする。この目的のために２つのバイアス電流源を設ける。第１バイアス電流源16は第１加算ノードSNaに接続し、第２バイアス電流源18は第２加算ノードSNbに接続する。しかし、これら２つのバイアス電流源が不整合の場合には、折返し段FBの出力電流に偏差を生じ、A/D変換に非線形誤差をもたらす。図11はVa及びVbの信号波形における斯かる偏差の影響を示している。このような不整合による影響はバイアス電流源を図12に示すように加算ノードSNa,SNbから出力ノードONa及びONbへと移すことによって低減させることができる。これを便宜上シングルエンド形の回路を図示している図13A及び図13Bにて説明する。信号電流isは折返し段から電流−電圧変換器へと流れる。図13Aのバイアス電流源16のバイアス電流Ibが、その公称値Ｉb,nomに対して或る所定量δIbだけ不整合しているものとする。
Ib＝Ｉb,nom＋δIb （５）
この場合、出力ノードONaにおける出力電圧Ｖa,Aは次のように表わすことができる。
Ｖa,A＝−isR−δIbR＝Ｖa,nom＋δＶa,A （６）
Ｖa,nomは公称出力電圧であり、Ｒは抵抗12の抵抗値である。そこで、バイアス電流源16を加算ノードSNaから出力ノードONaに移した図13Bの場合について考えると、折返し段FB用のバイアス電流は抵抗12を経て流れる。電流源16の電流Ibの不整合は相互コンダクタンス段２の偏差電圧となり、これが公称出力電圧Ｖa,nomに加えられる。
Ｖa,B＝−iR−（δIb）/gm＝Ｖa,nom＋δＶa,B（７）
式６と７を比較すると、バイアス電流Ibの誤差δIbが図13Bの回路構成では1/gm Rに小さくなることが明らかである。
図14は電流−電圧変換器IVCONVの実際の例を示す。差動対は、ソースが共通バイアス電流源24を介して接地された第１及び第２のＮチャネルトランジスタN1,N2を有している。トランジスタN1のゲートは非反転入力端子４であり、これは第１加算ノードSNaに接続され、トランジスタN2のゲートは反転入力端子６であり、これは第２加算ノードSNbに接続され、トランジスタN1のドレインは非反転出力端子８であり、これは第１出力ノードONaに接続され、トランジスタN2のドレインは反転出力端子10であり、これは第２出力ノードONbに接続される。ＰチャネルトランジスタP1のドレインはトランジスタN1のドレインに接続されて、バイアス電流をトランジスタN1に与えると共に抵抗12を介して折返し段の加算ノードSNaに与える。同様に、ＰチャネルトランジスタP2はバイアス電流をトランジスタN2に与えると共に抵抗14を介して折返し段の加算ノードSNbに与える。トランジスタP1及びP2のソースは適当な正の供給電圧に接続するが、ゲートは適当なバイアス電圧Vbiasに接続する。随意２個の交差結合抵抗を付加することができる。第１交差結合抵抗20はトランジスタN1のドレインとトランジスタN2のゲートとの間に接続する。第２交差結合抵抗22はトランジスタN2のドレインとトランジスタN1のゲートとの間に接続する。このようにすることの利点は、出力ノードONa,ONbと加算ノードSNa,SNbとの間の直流電圧降下が低くなるも、差分信号の増幅度が維持されることにある。共通モードの信号（バイアス電流）に対しては抵抗12と22が並列に見え、抵抗14と20も並列に見え、次のような関係が成立する。
共通モード:Rpar＝（R1R2）／（R1＋R2） （８）
R1は抵抗12及び14の抵抗値であり、R2は抵抗20及び22の抵抗値である。差分モードの信号（信号電流）に対しては、それぞれの抵抗が並列に見えるも、この場合には交差結合抵抗20,22の符号が負となり、次のような関係が成立する。
差動モード:Rpar＝−（R1R2）／（R1−R2） （９）
このようにして、低い共通モード利得及び高い差動モード利得を得ることができる。
図15は図８の第１−２回補間ネットワークINTERPOL−１の具体例を示す。これは図示したように接続した抵抗値の等しい抵抗ストリングで構成する。信号名は図８の場合と同じである。折返し信号Vai,Vbi,i＝1,3,5及び７は抵抗補間によって発生される。
Vai＝（Va(i-1)＋Va(i+1)）/2 （10）
及び
Vbi＝（Vb(i-1)＋Vb(i+1)）/2 （11）
しかし、折返し信号Va7及びVb7は信号Vao及びVboと交差リンクされる信号Va6とVb6の補間によって得られる。このことは補間ネットワークが閉リンクであり、各折返し信号が２つの隣接折返し信号を有することを意味する。
図17は図８の第２−４回補間ネットワークの具体例を示す。このネットワークは前記R.van de Grift外１名による論文「“An 8−bit Video ADC Incorporating Folding and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,No.6,1987年12月、第944−953頁」の第IX章に記載されているように機能する。この改良補間ネットワークにおける補間抵抗の数は、INTERPOL−１のネットワークのような通常の補間ネットワークと比較した場合に1/2に低減する。
16個の折返し信号Si（ｉは偶数）は次式に従って発生される。
Si＝Sai−Sbi（ｉ＝0,2,4,……26,28,30） （12）
Siは増幅器AMP−0,……AMP−７（図８）の出力信号である。ｉ＝2,6,10,14,18,22,26,30に対するSiが補間信号である。残りの16個の折返し信号Si（ｉは奇数）は図17に示したようなINTERPOL−２のネットワークから得られる。これらの折返し信号は次式を満足する。
Si＝Sa(i+1)−Sb(i-1)（ｉ＝1,3,5,……27,29） （13）
及び
S31＝Sb0−Sb30 （14）
図８の増幅器AMP−0,……AMP−７は例えば図18に示すように設計することができる。この増幅器は差動Ｎチャネルトランジスタ対Ｎ10,N11を有しており、これらのトランジスタのソースは相互接続し、ドレインはそれぞれドレイン抵抗に接続する。ドレインの出力電圧はソースホロワN12及びN13によってバッファする。
− 折返すべき入力電圧を受電するための入力端子と；
− 複数の連続基準端子を有し、上昇的に異なる基準電圧を供給する基準手段と；
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合させた第１主電極及び入力端子に結合させた制御電極と有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極が第１加算ノード及び第２加算ノードに１つ置きに接続され、且つ関連する第２トランジスタの第２主電極が第２加算ノード及び第１加算ノードに１つ置きに接続された複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１出力ノードに結合されて、第１出力電圧を供給する第１抵抗を具えており、且つ第１加算ノードに結合させた入力端子を有する電流−電圧変換手段と；
を具えている折返し段に関するものである。
本発明は斯種の折返し段を複数具えているアナログ−ディジタル（A/D）変換器にも関するものである。斯種の折返し段は米国特許第4,386,339号から既知である。
A/D変換器を設計するにあたり考慮すべき重要な事柄は、変換速度、構成素子の総数及び分解能である。フルフラッシュ変換器は比較的簡単なアーキテクチャを有している。アナログ入力電圧をＮビットのディジタル出力コードに変換するのにフルフラッシュ変換器は、入力電圧を2N−１個の対応する基準電圧と比較するために2N−１個の入力比較器を用いるのが普通である。フラッシュ変換器の主たる欠点は、入力比較器が多数となるために構成素子の総数が多くなることにある。構成素子の数を減らすために幾つかの案が提案されている。
折返し技法は構成素子の総数を減らすための１つの方法である。折返しアーキテクチャは極めて高速のバイポーラA/D変換器にて首尾良く実施されている。なお、これについてはR.van de Grift外１名による論文「“An 8−bit video ADC Incorporating and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,NO.6,（1987年12月），第944〜953頁」参照。又、R.van dePlasshe外１名の論文「“An 8−bit 100−MHz Full−Nyqist Analog−to Digital Converter",IEEE Journal of Solid−State Circuits,Vol.23,NO.6,（1988年12月）第1334〜1344頁」も参照。これらの参考文献には折返しアーキテクチャの基本原理が広範囲にわたって説明されている。折返し式のA/D変換器は多数の折返し段を具えており、これらの各段は入力電圧及び対応する組の基準電圧に応答する一組の差動対を具えている。
差動対の出力端子は、１つ以上のシングルエンド形折返し信号か、又は反復性の丸味を帯びた三角形又は正弦波状の相補折返し信号対を入力電圧の関数として発生するように結合させる。折返し段の折返し信号は、これらの折返し信号をディジタル出力コードの一群の最下位ビットに変換する一群のサンプルラッチの各ラッチに供給する。最上位ビットは別のチャネルを通る入力電圧で作動する一群の粗比較器によって供給する。このようにして、ラッチの個数をかなり減らすことができる。ラッチの個数は入力信号を折返し段で折返す回数だけ減少する。しかし、各ラッチはそれ固有の折返し信号を必要とし、しかも各折返し段は信号を折返した回数と同数の差動対を必要とする。従って、ラッチを用いることの有効性は、折返し段での差動対の数が増えることによって相殺される。前述したIEEEの参考文献からも既知のように、折返し段の折返し信号間にて補間をとることによって、多くの折返し段を必要とせずに追加の折返し信号を発生させることにより折返し段の個数を減らすことができる。このように、補間は補間係数だけ折返し段の数を減らす。折返しと補間とを組合わせたアーキテクチャにより、コンパクトな低電力A/D変換器となる。
米国特許第4,386,339号から既知の折返し段を補間兼折返し式のA/D変換器のアーキテクチャに用いる場合には或る問題が生じる。この既知の折返し段では、連続する差動トランジスタ対のコレクタを２つの加算ノードに交差結合して接続する。各加算ノードを流れる電流はバイポーラ加算トランジスタから成る電流−電圧変換器によって出力電圧に変換され、前記加算トランジスタのベースは一定のバイアス電圧に接続され、エミッタは低インピーダンスの電流入力端子を形成するために加算ノードに接続され、コレクタは出力電圧を供給するために負荷抵抗を介して供給電圧に接続されている。補間をとる場合には、インピーダンス素子、好ましくは抵抗のストリングを２つの連続する折返し段のコレクタ間に接続する必要がある。補間は補間信号の振幅を低減させるから、加算トランジスタのコレクタにおける出力電圧は十分高くすべきであり、従って負荷抵抗の抵抗値も同様に十分に高くすべきである。補間抵抗ストリングの総抵抗値は負荷抵抗を強度に短絡させないために負荷抵抗に対して大きくすべきである。高い抵抗値は、これらの抵抗が集積回路にて大きな面積を必要とし、しかも寄生キャパシタンスに対する感度が増大するために最大作動速度を低下させるので不所望である。
本発明の目的は、補間素子の分路作用に殆ど感応しない折返し式のアナログ−ディジタル変換器に使用する折返し段を提供することにある。
この目的のために本発明は、冒頭にて記載したような折返し段において、
− 前記第１抵抗が第１加算ノードと第１出力ノードとの間に接続され；且つ
− 前記電流−電圧変換手段が、前記第１加算ノードに結合させた反転入力端子及び前記第１出力ノードに結合させた出力端子を有する相互コンダクタンス段を具えている；ことを特徴とする。
第１出力ノードにおける出力電圧は第１抵抗の抵抗値Ｒに比例する。相互コンダクタンス段の入力インピーダンスは1/gmに等しく、gmは相互コンダクタンスである。相互コンダクタンス段の出力インピーダンスも1/gmである。大きな相互コンダクタンスは出力インピーダンスを低くし、大きな抵抗値Ｒは出力電圧を大きくする。従来の電流−電圧変換手段とは異なり、第１抵抗の抵抗値及び相互コンダクタンス段の相互コンダクタンスgmの値を適当な値に選択することにより出力電圧及び出力インピーダンスを別々に設計することができる。このようにして、補間折返し信号の電圧を低下させることなく補間ネットワークのインピーダンスを下げることができる。補間ネットワークのインピーダンスを下げることにより寄生キャパシタンスに殆ど感応しなくなり、従って動作速度を高くすることができる。
折返し段の２つの加算ノードはバイアス電流を必要とする。２つのバイアス電流の不整合は折返し段の出力電流にオフセットを生ぜしめる。このオフセットは折返し式のA/D変換器に非直線性の誤差をまねくことになるので、できるだけなくす必要がある。バイアス電流の不整合を低減するために、本発明による折返し段の好適例では、折返し段が、第１出力ノードに結合されて第１抵抗を介して第１加算ノードに第１バイアス電流を供給する第１バイアス電流源も具えるようにする。
バイアス電流源を加算ノードから出力ノードへ移すことにより、バイアス電流が第１抵抗を流れ、バイアス電流の誤差は1/gm R1（R1は第１抵抗の抵抗値）以下となる。従って、不整合による影響をかなり低減させることができる。gm＝4mA/V、R1＝4kΩで誤差は1/16になる。
折返し段の出力電圧はシングルエンド形とすることができる。差動出力を有する折返し段は、
− 前記折返し段が第２出力ノードも具え；
− 前記電流−電圧変換手段が、第２出力ノードと第２加算ノードとの間に接続されて、第２出力電圧を供給する第２抵抗も具え；且つ
− 前記相互コンダクタンス段が、第２加算ノードに結合された非反転入力端子及び第２出力ノードに結合された反転出力端子を有する；
ことを特徴とする。
高速用途にとって、差分信号を発生させることが好適であり、これはディジタル環境に対応する雑音のある状態下にて折返し式A/D変換器の信頼度及び頑強性を大いに改善するからである。
相互コンダクタンス段は任意の適当な方法にて実現することができる。部品数が少なくて済む簡単な差動相互コンダクタンス段は、前記相互コンダクタンス段が、共通電流源に結合された第１主電極、第１出力ノード及び第２出力ノードにそれぞれ結合された第２主電極及び第１加算ノード及び第２加算ノードにそれぞれ結合された制御電極をそれぞれ有している第１トランジスタと第２トランジスタとを具えていることを特徴とする。
この差動相互タンダクタンス段はさらに、前記相互コンダクタンス段が第１出力ノードと第２加算ノードとの間に接続した第３抵抗及び第２出力ノードと第１加算ノードとの間に接続した第４抵抗も具えていることを特徴とする。
第３及び第４抵抗は交差結合させて、加算ノードと出力ノードとの間の直流電圧降下を低くすると共に、差分信号を同じ増幅度に維持する。共通モードの信号（バイアス電流）に対しては、第１及び第３抵抗が並列に見え、第２及び第４抵抗も同様に並列に見える。差分モードの信号（信号電流）に対しては第１及び第３抵抗が並列に見えるも、第３抵抗の符号が負となり、これにより実際には並列抵抗が増大することになり、これと同じことが第２及び第４抵抗についても云える。
前述したように、本発明による折返し段は補間を伴う折返し式A/D変換器に使用するのが極めて好適である。本発明による折返し式のアナログ−ディジタル変換器は、
− 変換すべき入力電圧を受電する入力端子と；
− 上昇的に異なる基準電圧を供給する複数の連続基準端子を有している基準手段と；
− 複数の折返し段と；
を具えている折返し式アナログ−ディジタル変換器であって、前記各折返し段が：
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合した第１主電極及び入力端子に結合させた制御電極を有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準電圧端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極を第１加算ノード及び第２加算ノードに１つ置きに接続し、且つ関連する第２トランジスタの第２主電極を第２加算ノード及び第１加算ノードに１つ置きに接続した複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１加算ノードと第１出力ノードとの間に接続されて、第１出力電圧を供給する第１抵抗を具え、且つ第１加算ノードに結合させた入力端子を有しており、さらに第１加算ノードに結合させた反転入力端子及び第１出力端子に結合させた出力端子を有している相互コンダクタンス段を具えている電流−電圧変換手段と；
− 主ストリングノードに相互接続したインピーダンス素子のストリングを具え、主ストリングノードが折返し段の各第１出力ノードに接続され、前記インピーダンス素子の各々が、サブストリングノードに相互接続されて第１出力ノードに補間した態様の電圧を供給するインピーダンス素子のサブストリングで構成されるようにした第１補間ネットワークと；
を具えていることを特徴とする。
個々の折返し段はシングルエンド形又は差動出力端子を有することができる。後者の場合におけるアナログ−ディジタル変換器においては、前記第１補間ネットワークが、他の主ストリングノードに相互接続した他のインピーダンス素子から成る他のストリングを具え、前記他の主ストリングノードを折返し段の各第２出力ノードに接続し、前記他のインピーダンス素子の各々が、他のサブストリングノードに相互接続されて第２出力ノードに補間した態様の電圧を供給する他のインピーダンス素子から成る他のサブストリングで構成されるようにしたことを特徴とする。
このようにして、雑音のあるディジタル環境にて性能の優れた差動補間システムが得られる。
本発明の上述した以外の特徴及び利点は、添付図面を参照しての本発明の実施例についての下記の説明から明らかにする。
図１はフラッシュ及び折返し式のA/D変換器アーキテクチャにおける入力信号の変換法を示す線図である；
図２は二重折返し式のA/D変換器アーキテクチャでの対をなす折返し信号の生成法を示す線図である；
図３は本発明による折返し式A/D変換器にて発生する32個の８回折返し信号の波形を示す；
図４は本発明による折返し式A/D変換器のアーキテクチャブロック図を示す；
図５は本発明による折返し式A/D変換器に用いる折返し段のブロック図及びこれに関連する折返し信号を示す；
図６は本発明による折返し式A/D変換器に用いる４つの折返し段及び関連する折返し信号を示す；
図７は補間により発生させるミッシング折返し信号を示す波形図である；
図８は本発明によるA/D変換器に用いる２段補間システムのブロック図を示す；
図９は２段補間システムで発生させるミッシング折返し信号を示す波形図である；
図10は本発明による折返し段の第１実施例の回路図を示す；
図11はバイアス電流の不整合による折返し段の出力信号の波形図を示す；
図12は本発明による折返し段の第２実施例の回路図を示す；
図13A及び図13Bは本発明による折返し段の第１及び第２実施例の一部を詳細に示した回路図である；
図14は本発明による折返し段に使用する電流−電圧変換器の回路図を示す；
図15は本発明による折返し式A/D変換器用の２回補間ネットワークの具体例を示す；
図16は本発明による折返し式A/D変換器に使用する４回補間ネットワークの具体例を示す；
図17は図16の補間ネットワークでの折返し信号の偏差を示す；
図18は図８の２段補間システムに用いる増幅器の回路図を示す。
図面及び好適実施例の説明では、同じか、又は極めて類似しているアイテムを表わすのに同様な参照記号を用いている。
一例として、８ビットの折返し兼補間アナログ−ディジタル（A/D）変換器の機能を説明する。この変換器はアナログ入力信号Vinを256レベルのディジタル（２進）出力コードに変換する。フラッシュ変換器の場合、この256レベルの出力コードは、入力信号を256の基準レベルと比較することにより生成される。従って、フラッシュA/D変換器のアーキテクチャでは256個の比較器を必要とする。図１を参照するに、フラッシュ変換器でのディジタル出力コードへの変換は、256個の比較器に入力させる入力信号を対応する数の基準レベルと比較することにより行われる。折返しアーキテクチャは全く異なる方法で出力コードを生成する。入力電圧Vinを破線で示すように折返し段にて折返す。この折返した入力信号は４つの上向き縁と、４つの下向き縁とを含んでおり、折返し信号の振幅範囲は元の入力信号の振幅範囲の1/8に低減される。この折返し信号を８回折返し信号と称する。折返し信号の折返し率は、例えば2,4又は16のような値とし得ることは明らかである。
どの折返し縁が入力信号と一致するかを登録しておくものとする。この情報は８レベルで、３ビットの粗ディジタル出力コードに変換することができる。そこで、折返し信号では32レベルの出力コードを識別して、出力のコード化を終了させなければならない。これは僅か32個のラッチ又は比較器で行なうことができる。これまでのフラッシュアーキテクチャと比較するに、折返しアーキテクチャの主たる利点は、ラッチ／比較器の総数が減ることにあり、フラッシュアーキテクチャで256個の比較器から、折返しアーキテクチャでは32個の比較器に減少する。この折返し方式の欠点は、折返し信号の周波数が入力信号の多数倍に大きくなるということにある。図１の８回折返し信号の場合には、信号の最高周波数が入力信号の８＊（π/2）倍となる。これでは、所望される高速ビデオ動作にて、三角形状の折返し信号における頂部が丸められることになる。二重折返し方式は、このような丸めに対する問題を解決することができる。
図２は二重折返し方式のブロック図を示す。折返し信号F1及びF2の頂部付近の情報は見捨てることができる。その理由は、任意の入力信号レベルに対し、これら２つの折返し信号の一方はその信号の直線領域内にあるからである。選択ロジックSLは粗ビット情報ユニットCBIに応答して正しい折返し信号を選択し、この選択した折返し信号の直線領域における16個のレベルだけを識別する必要がある。識別すべきレベル数を減らすために折返し信号を付加するこの方法は繰り返すことができる。最終的には32個の折返し信号を伴うシステムを構成することができる。32個の折返し信号では各折返し信号から１つのレベルを識別するだけで済む。収集しなければならない情報は、折返し信号が正であるのか、負であるのかどうかということだけであり、従って折返し信号のゼロ交差だけが重要である。
図３は32個の８回折返し信号を示す。折返し信号F0の太い曲線は、この信号F0が最小と最大の入力信号Vinをマークすることからして、９つのゼロ交差を有する。他の31個の折返し信号は８つのゼロ交差を有する。32個の折返し信号の場合には、８＊32＝256個のゼロ交差をマークすることができる。
図４は折返し式A/D変換器にて８個の所望する出力コードビットを如何にして得るかを示している。粗ビット生成兼符号化ブロックCBEはMSB（最上位）ビットとMSB−１ビットを生成し、アナログ式の折返し事前処理兼細密符号化ブロックAFEは第３粗ビットMSB−２を生成する。他の５つの細密ビットB0〜B4は32個の折返し信号から導出する。B0は最下位ビット（LSB）である。図３からの折返し信号F0のゼロ交差はMSB−２ビットの遷移部をマークする。この32個の折返し信号方式を図１の折返し原理にリンクさせるために、折返し信号F0のゼロ交差を図１の破線にて示した三角形状の折返し信号における底部と頂部に対応させる。各縁の32レベルのコードは他の31個の折返し信号からの31個の等距離ゼロ交差から取出される。各ゼロ交差は入力電圧Vinにおける単一のLSBの増加を規定する。アナログ式の折返し事前処理により得られる５つの細密ビットのアナログコントリビューションを図３に信号DFにて示してある。
前述したように、折返し信号の実際の形状は重要でなく、折返し信号の情報はその絶対値に過ぎない。折返し信号がゼロ交差付近の領域にて冒されていない限り、折返しA/D変換器の性能は影響を受けない。従って、折返し信号の丸めが高速動作にてシステムの性能を損なうことはない。
１つの折返し信号は８個のゼロ交差を含み、従って折返し信号をそれらのディジタル表現に変換するのに僅か32個の比較器又はラッチを必要とするだけで済む。32個の各折返し信号は８つのゼロ交差を発生する。しかし、16,64又は128個の折返し信号を発生することにより、16,4又は２の折返し率に基づくアーキテクチャを採用することもできる。アナログ式の折返し事前処理部における最大内部周波数Ｆint,maxは次の通りである。
Ｆint,max＝（π/2）＊Ｆint,max＊FR （１）
Ｆint,maxは入力電圧Vinにおける最大入力周波数であり、FRはシステムの折返し率である。実際の内部周波数は入力周波数と入力信号Vinの振幅との双方に関連する。８回折返しシステムは入力周波数Ｆint,max＝10MHzにて、４回折返しシステムの帯域幅の２倍である125MHzの帯域幅を必要とする。
比較器又はラッチの個数（NC）は折返し率に直接依存する。
NC＝256/FR （２）
４回折返しシステムの場合には64個の比較器を必要とする。８回折返しの場合には半分の数の比較器を必要とするだけで済み、従って電力消費量及びチップダイの寸法がかなり低減する。折返し率が２の場合には128個の比較器／ラッチを必要とし、この場合にはかなり電力を消費する。16回折返しシステムでは電力消費電量はかなり低減するも、実際のCMOSを実現するのに内部周波数が高くなり過ぎる。
図５は前述した折返し信号F0を発生する折返し段FB−０を示す。折返し信号F0は差分出力電流Fa0及びFb0によって表わされる。
F0＝Fa0−Fb0 （３）
高速A/D変換の場合には差分信号を発生するのが好適である。A/D変換器を、例えば雑音のあるディジタル信号プロセッサ内に組込む場合には、差動動作が信頼性及び強固性を大いに改善する。折返し信号F0は入力電圧Vinの値で次のようなゼロ交差Ziを有する。即ち、
Zi＝ｉ＊（Vrng/8）;i＝０……８ （４）
Vrngは入力電圧の範囲である。図１からの三角形状の折返し信号は実際の折返し段では正弦波状に実現される。しかし、前述したように、折返し信号の頂部は重要な情報を含んでいない。
図６は並列に作動する４つの折返し段FB−0,FB−1,FB−２及びFB−３を示す。折返し段FB−０に３つの折返し段FB−1,FB−２及びFB−３を加えることにより、折返し段FB−0,FB−1,FB−２及びFB−３から４つの折返し信号F0,F1,F2及びF3をそれぞれ得ることができる。折返し信号F1のゼロ交差はVinの軸線に沿って、折返し信号F0のゼロ交差に対して距離−（1/32）Vrngにわたってシフトされている。同様に、折返し信号F2のゼロ交差は距離−（2/32）Vrngにわたってシフトされており、又折返し信号F3のゼロ交差は距離−（3/32）Vrngにわたってシフトされている。所望される28個の他の折返し信号は抵抗性の補間によって発生させる。
32個の必要な折返し信号は32個の折返し段を並列に用いることによって発生させることができるが、折返しシステムの複雑さはフルフラッシュ変換器の複雑さほどではない。補間法は４つの有効折返し信号から28個のミッシング信号を発生させるのに好都合な方法である。
図７は２つの有効な折返し信号間で補間をとることによって２つの有効折返し信号（実線曲線）からミッシング折返し信号（破線曲線）を発生させる原理を示す。補間は抵抗によって行なうのが好適であり、これは電力を追加消費せず、しかも抵抗によって占められるチップ面積は、特に容量性の補間と比較した場合に小さくて済むからである。
図８は補間システムのブロック図を示す。これは２段補間システムであり、４つの電流−電圧変換器IVCONV−0,IVCONV−1,IVCONV−２及びIVCONV−３のグループと、第１の２回補間ネットワークINTERPOL−１と、８個の増幅器AMP−０〜AMP−７のグループと、第２の４回補間ネットワークINTERPOL−２とを継続接続して構成する。電流−電圧変換器は折返し段FB−０〜FB−３からの差分折返し電流Fa0−Fb0,Fa1−Fb1,Fa2−Fb2及びFa3−Fb3を差分電圧対Va0−Vb0,Va2−Vb2,Va4−Vb4及びVa6−Vb6にそれぞれ変換する。２回補間ネットワークINTERPOL−１は８つの差分電圧対Va0−Vb0,Va1−Vb1,Va2−Vb2及びVa3−Vb3,Va4−Vb4,Va5−Vb5,Va6−Vb6及びVa7−Vb7を発生し、これらは８個の増幅器によって増幅されて、８個の増幅差動電圧対Sa0−Sb0,Sa4−Sb4,Sa8−Sb8,Sa12−Vb12,Va16−Vb16,Sa20−Sb20,Sa24−Sb24及びSa28−Sb28となる。増幅は次段での１−０判定を確実にするためである。４回補間ネットワークINTERPOL−２は所望される32個の差分折返し信号Sa0−Sb0,……Sa31−Sb31を発生する。
補間を２個縦続接続した補間ネットワークにて分けて行なうのが好適であり、関連する信号波形を図９に示してある。電流−電圧変換器からの信号が実線曲線に対応し、第１補間ネットワークからの信号がダッシュ曲線のようになり、第２補間ネットワークからの信号が点線曲線のようになる。
32個の折返し信号の処理及び符号化は、例えば前述したIEEEの参考文献から既知のような任意の通常の方法にて行なうことができる。
図10はユニポーラMOSトランジスタでの８回折返し段FBを示す。しかし、バイポーラトランジスタを同じように用いることもできる。制御電極、第１主電極及び第２主電極はユニポーラトランジスタのゲート、ソース及びドレインにそれぞれ相当し、バイポーラトランジスタではベース、エミッタ及びコレクタにそれぞれ相当する。折返し段FBは入力電圧Vinを受電する入力端子ITを有している。基準手段には11個の基準端子RT1…RT11を設け、これらの端子には上昇的に異なる基準電圧を与える。４つの折返し段FB−０〜FB−３があるから、基準手段は４＊11＝44個の異なる基準電圧を発生する。折返し段は図６に示したような態様にて基準電圧に接続され、即ち折返し段FB−１の全部で11個の基準電圧は−（1/32）Vrngづつシフトさせる。この目的には通常の抵抗ラダー回路を用いることができる。折返し段FBは第１加算ノードSNa、第２加算ノードSNb、11個の差動結合させたトランジスタ対及び第１ダミートランジスタDTAと第２ダミートランジスタDTBとから成るダミー構体も有している。各差動対は、ゲートが入力端子ITに結合された第１トランジスタTAiと、ゲートが連続基準端子の内の各１つの端子RTiに結合された第２トランジスタTBiとを具えている。連続するトランジスタ対の第１トランジスタTAiの主電流通路は１つ置きに第１加算ノードSNa及び第２加算ノードSNbに結合させる。トランジスタ対の他方のトランジスタTBiの主電流通路は０つ置きに第２加算ノードSNb及び第１加算ノードSNaに結合させる。全０の差動トランジスタ対では、第１及び第２トランジスタのソースを相互接続して、電流源に結合させる。第１ダミートランジスタDTAのゲート、ドレイン及びソースは、それぞれ入力端子IT、第１加算ノードSNa及び差動トランジスタ対の電流源と同様な電流源に接続する。第２ダミートランジスタDTBのゲート、ドレイン及びソースはそれぞれ適当な固定バイアス電圧を受電するバイアス電圧端子BT、第２加算ノードSNb及び差動トランジスタ対の電流源と同様な電流源に接続する。
折返し段は11個の差動トランジスタ対と、ダミー構体によって８回折返し信号を発生する。折返し段FB−０の場合及び折返し段FB−1,FB−２及びFB−３の場合には、前記式４からのゼロ交差Ziを発生させるのに９つ及び８つの差動トランジスタ対をそれぞれ必要とする。他の２つ及び３つの差動トランジスタ対は任意であり、これらは省くことができる。２つ及び３つの差動トランジスタ対は入力電圧Vinの範囲外の（1/8）＊Vrngに無効のゼロ交差を発生する。このように入力電圧の範囲外に折返し構体を拡張することによって、全ての有効差動トランジスタ対の伝達特性が、これらに隣接する差動トランジスタ対の伝達特性によって均等に影響され、折返しシステムの精度が改善される。ダミー構体も任意に設けることができ、省くこともできる。このダミー構体は、ゲート−ソースキャパシタンスと、差動トランジスタ対におけるトランジスタの共通ソースノードの接合キャパシタンスとによって差分出力電流Ia−Ib中に生ずる容量性の誤差電流を低減し、折返しシステムの精度を向上させる。
折返し段FBの高速起動は不都合な影響をもたらす。前述したようにフルスウィングの10MHzの正弦波入力信号Vinは出力電流Ia及びIbに125MHzの内部周波数をもたらす。差動対のトランジスタTAi及びTBiの寄生キャパシタンスは出力電流Ia−Ibを劣化させる。寄生キャパシタンスを流れる電流は差分電流のスウィングに比べて比較的大きくなり得、精度を真の８ビットパフォーマンス以下に低下させる。従って、加算ノードSNa及びSNbにおける電圧スウィングをできるだけ小さくして、寄生キャパシタンスを流れる容量性の電流を受取らないようにするのが有利である。このために、電流−電圧変換器IVCONVを加算ノードSNa及びSNbに接続する。この電流−電圧変換器IVCONVは平衡相互コンダクタンス段２であり、これは第１加算ノードSNaに接続した反転入力端子４と、第２加算ノードSNbに接続した非反転入力端子６と、第１出力ノードONaに接続した非反転出力端子８と、第２出力ノードONbに接続した反転出力端子10とを有している。第１加算ノードSNaと第１出力ノードONaとの間には第１抵抗12を接続し、第２加算ノードSNaと第２出力ノードONbとの間には第２抵抗14を接続する。相互コンダクタンス段２は相互コンダクタンスgmを有し、これは出力端子８及び10に流れる差分出力電流と、入力端子４及び６における差分入力電圧との比がgmに等しくなることを意味している。電流−電圧変換器IVCONVの入力インピーダンス及び出力インピーダンスは共に1/gmに等しい。電流−電圧変換器IVCONVの電圧利得は第１及び第２抵抗12と14の抵抗値に比例し、出力電圧Va及びVbは出力ノードONa及びONbに供給される。前述し、且つ図８にも示したように、補間用のインピーダンス素子、好ましくは抵抗のストリングは２つの連続する折返し段の対応する出力ノード間に接続すべきである。補間は補間信号の振幅を低減させるから、出力ノードの出力電圧は十分に高くすべきである。電流−電圧変換器IVCONVは、第１及び第２抵抗12,14の抵抗値Ｒと、相互コンダクタンス段２の相互コンダクタンスgmの値を適当な値に選択することによって出力ノードSNa及びSNbの出力電圧スウィング及び出力インピーダンスを別個に制御することができる。こうすることにより補間ネットワークのインピーダンスは補間折返し信号の電圧を低下させることなく低い値に保つことができる。補間ネットワークのインピーダンスが低いと寄生キャパシタンスに殆ど感応せず、従って高速作動が可能である。
なお、電流−電圧変換器IVCONVはシングルエンド形のものとすることもできる。この場合には、例えば抵抗14及び反転出力端子10を省いて、非反転入力端子６を適当なバイアス電圧に結合させる。
折返し段FBの差動トランジスタ対はDCバイアス電流を必要とする。この目的のために２つのバイアス電流源を設ける。第１バイアス電流源16は第１加算ノードSNaに接続し、第２バイアス電流源18は第２加算ノードSNbに接続する。しかし、これら２つのバイアス電流源が不整合の場合には、折返し段FBの出力電流に偏差を生じ、A/D変換に非線形誤差をもたらす。図11はVa及びVbの信号波形における斯かる偏差の影響を示している。このような不整合による影響はバイアス電流源を図12に示すように加算ノードSNa,SNbから出力ノードONa及びONbへと移すことによって低減させることができる。これを便宜上シングルエンド形の回路を図示している図13A及び図13Bにて説明する。信号電流isは折返し段から電流−電圧変換器へと流れる。図13Aのバイアス電流源16のバイアス電流Ibが、その公称値Ｉb,nomに対して或る所定量δIbだけ不整合しているものとする。
Ib＝Ｉb,nom＋δIb （５）
この場合、出力ノードONaにおける出力電圧Ｖa,Aは次のように表わすことができる。
Ｖa,A＝−isR−δIbR＝Ｖa,nom＋δＶa,A （６）
Ｖa,nomは公称出力電圧であり、Ｒは抵抗12の抵抗値である。そこで、バイアス電流源16を加算ノードSNaから出力ノードONaに移した図13Bの場合について考えると、折返し段FB用のバイアス電流は抵抗12を経て流れる。電流源16の電流Ibの不整合は相互コンダクタンス段２の偏差電圧となり、これが公称出力電圧Ｖa,nomに加えられる。
Ｖa,B＝−iR−（δIb）/gm＝Ｖa,nom＋δＶa,B（７）
式６と７を比較すると、バイアス電流Ibの誤差δIbが図13Bの回路構成では1/gm Rに小さくなることが明らかである。
図14は電流−電圧変換器IVCONVの実際の例を示す。差動対は、ソースが共通バイアス電流源24を介して接地された第１及び第２のＮチャネルトランジスタN1,N2を有している。トランジスタN1のゲートは非反転入力端子４であり、これは第１加算ノードSNaに接続され、トランジスタN2のゲートは反転入力端子６であり、これは第２加算ノードSNbに接続され、トランジスタN1のドレインは非反転出力端子８であり、これは第１出力ノードONaに接続され、トランジスタN2のドレインは反転出力端子10であり、これは第２出力ノードONbに接続される。ＰチャネルトランジスタP1のドレインはトランジスタN1のドレインに接続されて、バイアス電流をトランジスタN1に与えると共に抵抗12を介して折返し段の加算ノードSNaに与える。同様に、ＰチャネルトランジスタP2はバイアス電流をトランジスタN2に与えると共に抵抗14を介して折返し段の加算ノードSNbに与える。トランジスタP1及びP2のソースは適当な正の供給電圧に接続するが、ゲートは適当なバイアス電圧Vbiasに接続する。随意２個の交差結合抵抗を付加することができる。第１交差結合抵抗20はトランジスタN1のドレインとトランジスタN2のゲートとの間に接続する。第２交差結合抵抗22はトランジスタN2のドレインとトランジスタN1のゲートとの間に接続する。このようにすることの利点は、出力ノードONa,ONbと加算ノードSNa,SNbとの間の直流電圧降下が低くなるも、差分信号の増幅度が維持されることにある。共通モードの信号（バイアス電流）に対しては抵抗12と22が並列に見え、抵抗14と20も並列に見え、次のような関係が成立する。
共通モード:Rpar＝（R1R2）／（R1＋R2） （８）
R1は抵抗12及び14の抵抗値であり、R2は抵抗20及び22の抵抗値である。差分モードの信号（信号電流）に対しては、それぞれの抵抗が並列に見えるも、この場合には交差結合抵抗20,22の符号が負となり、次のような関係が成立する。
差動モード:Rpar＝−（R1R2）／（R1−R2） （９）
このようにして、低い共通モード利得及び高い差動モード利得を得ることができる。
図15は図８の第１−２回補間ネットワークINTERPOL−１の具体例を示す。これは図示したように接続した抵抗値の等しい抵抗ストリングで構成する。信号名は図８の場合と同じである。折返し信号Vai,Vbi,i＝1,3,5及び７は抵抗補間によって発生される。
Vai＝（Va(i-1)＋Va(i+1)）/2 （10）
及び
Vbi＝（Vb(i-1)＋Vb(i+1)）/2 （11）
しかし、折返し信号Va7及びVb7は信号Vao及びVboと交差リンクされる信号Va6とVb6の補間によって得られる。このことは補間ネットワークが閉リンクであり、各折返し信号が２つの隣接折返し信号を有することを意味する。
図17は図８の第２−４回補間ネットワークの具体例を示す。このネットワークは前記R.van de Grift外１名による論文「“An 8−bit Video ADC Incorporating Folding and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,No.6,1987年12月、第944−953頁」の第IX章に記載されているように機能する。この改良補間ネットワークにおける補間抵抗の数は、INTERPOL−１のネットワークのような通常の補間ネットワークと比較した場合に1/2に低減する。
16個の折返し信号Si（ｉは偶数）は次式に従って発生される。
Si＝Sai−Sbi（ｉ＝0,2,4,……26,28,30） （12）
Siは増幅器AMP−0,……AMP−７（図８）の出力信号である。ｉ＝2,6,10,14,18,22,26,30に対するSiが補間信号である。残りの16個の折返し信号Si（ｉは奇数）は図17に示したようなINTERPOL−２のネットワークから得られる。これらの折返し信号は次式を満足する。
Si＝Sa(i+1)−Sb(i-1)（ｉ＝1,3,5,……27,29） （13）
及び
S31＝Sb0−Sb30 （14）
図８の増幅器AMP−0,……AMP−７は例えば図18に示すように設計することができる。この増幅器は差動Ｎチャネルトランジスタ対Ｎ10,N11を有しており、これらのトランジスタのソースは相互接続し、ドレインはそれぞれドレイン抵抗に接続する。ドレインの出力電圧はソースホロワN12及びN13によってバッファする。
Claims (19)
- 折返し式アナログ−ディジタル変換用の折返し段であって、当該折返し段が：
− 折返すべき入力電圧を受電するための入力端子と；
− 複数の連続基準端子を有し、上昇的に異なる基準電圧を供給する基準手段と；
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合させた第１主電極及び入力端子に結合させた制御電極を有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極が第１加算ノード及び第２加算ノードに１つ置きに接続され、且つ関連する第２トランジスタの第２主電極が第２加算ノード及び第１加算ノードに１つ置きに接続された複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１出力ノードに結合されて、第１出力電圧を供給する第１抵抗を具えており、且つ第１加算ノードに結合させた入力端子を有する電流−電圧変換手段と；
を具えている折返し段において、
− 前記第１抵抗が第１加算ノードと第１出力ノードとの間に接続され；且つ
− 前記電流−電圧変換手段が、前記第１加算ノードに結合させた反転入力端子及び前記第１出力ノードに結合させた出力端子を有する相互コンダクタンス段を具えている；
ことを特徴とする折返し段。 - 前記折返し段が、第１出力ノードに結合されて、第１抵抗を介して第１バイアス電流を第１加算ノードに供給する第１バイアス電流源も具えていることを特徴とする請求項１に記載の折返し段。
- − 前記折返し段が第２出力ノードも具え；
− 前記電流−電圧変換手段が、第２出力ノードと第２加算ノードとの間に接続されて、第２出力電圧を供給する第２抵抗も具え；且つ
− 前記相互コンダクタンス段が、第２加算ノードに結合された非反転入力端子及び第２出力ノードに結合された反転出力端子を有する；
ことを特徴とする請求項１又は２に記載の折返し段。 - 前記折返し段が、第２出力ノードに結合されて、第２抵抗を介して第２バイアス電流を第２加算ノードに供給する第２バイアス電流源も具えていることを特徴とする請求項３に記載の折返し段。
- 前記相互コンダクタンス段が、共通電流源に結合された第１主電極、第１出力ノード及び第２出力ノードにそれぞれ結合された第２主電極及び第１加算ノード及び第２加算ノードにそれぞれ結合された制御電極をそれぞれ有している第１トランジスタと第２トランジスタとを具えていることを特徴とする請求項４に記載の折返し段。
- 前記相互コンダクタンス段が第１出力ノードと第２加算ノードとの間に接続した第３抵抗及び第２出力ノードと第１加算ノードとの間に接続した第４抵抗も具えていることを特徴とする請求項５に記載の折返し段。
- 前記折返し段がダミー構体も具え、該ダミー構体が、第１電流源と、入力端子に結合させた制御電極、第１電流源に接続した第１主電極及び第１と第２加算ノードのうちの一方のノードに結合させた第２主電極を有している第１ダミートランジスタと、第２電流源と、バイアス電圧端子に結合させた制御電極、第２電流源に接続した第１主電極及び第１と第２加算ノードのうちの他方のノードに結合させた第２主電極を有する第２ダミートランジスタとを具えていることを特徴とする請求項1,2,3,4,5又は６に記載の折返し段。
- 複数の差動結合させたトランジスタ対のうち少なくとも２つのトランジスタ対における第２トランジスタの制御電極を、折返すべき入力電圧の電圧範囲以外にある基準電圧を供給する基準端子に結合させたことを特徴とする請求項1,2,3,4,5,6又は７に記載の折返し段。
- − 変換すべき入力電圧を受電する入力端子と；
− 上昇的に異なる基準電圧を供給する複数の連続基準端子を有している基準手段と；
− 複数の折返し段と；
を具えている折返し式アナログ−ディジタル変換器であって、前記各折返し段が：
− 第１加算ノード及び第２加算ノードと；
− 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、該電流源に結合した第１主電極及び入力端子に結合させた制御電極を有している第１トランジスタと、電流源に結合させた第１主電極及び連続する基準電圧端子の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続するトランジスタ対の各第１トランジスタの第２主電極を第１加算ノード及び第２加算ノードに１つ置きに接続し、且つ関連する第２トランジスタの第２主電極を第２加算ノード及び第１加算ノードに１つ置きに接続した複数の差動結合トランジスタ対と；
− 第１出力ノードと；
− 第１加算ノードと第１出力ノードとの間に接続されて、第１出力電圧を供給する第１抵抗を具え、且つ第１加算ノードに結合させた入力端子を有しており、さらに第１加算ノードに結合させた反転入力端子及び第１出力端子に結合させた出力端子を有している相互コンダクタンス段を具えている電流−電圧変換手段と；
− 主ストリングノードに相互接続したインピーダンス素子のストリングを具え、主ストリングノードが折返し段の各第１出力ノードに接続され、前記インピーダンス素子の各々が、サブストリングノードに相互接続されて第１出力ノードに補間した態様の電圧を供給するインピーダンス素子のサブストリングで構成されるようにした第１補間ネットワークと；
を具えていることを特徴とする折返し式アナログ−ディジタル変換器。 - 前記折返し段が、第１出力ノードに結合されて、第１抵抗を経て第１バイアス電流を第１加算ノードに供給する第１バイアス電流源も具えていることを特徴とする請求項９に記載の折返し式アナログ−ディジタル変換器。
- − 前記折返し段が第２出力ノードも具え；
− 前記電流−電圧変換手段が、第２出力ノードと第２加算ノードとの間に接続されて第２出力電圧を供給する第２抵抗も具え；且つ
− 前記相互コンダクタンス段が第２加算ノードに結合させた非反転入力端子と、第２出力ノードに結合させた反転出力端子とを有している；
ことを特徴とする請求項９又は10に記載の折返し式アナログ−ディジタル変換器。 - 前記折返し段が、第２出力ノードに結合されて第２バイアス電流を第２抵抗を経て第２加算ノードに供給する第２バイアス電流源も具えていることを特徴とする請求項11に記載の折返し式アナログ−ディジタル変換器。
- 前記第１補間ネットワークが、他の主ストリングノードに相互接続した他のインピーダンス素子から成る他のストリングを具え、前記他の主ストリングノードを折返し段の各第２出力ノードに接続し、前記他のインピーダンス素子の各々が、他のサブストリングノードに相互接続されて第２出力ノードに補間した態様の電圧を供給する他のインピーダンス素子から成る他のサブストリングで構成されるようにしたことを特徴とする請求項11又は12に記載の折返し式アナログ−ディジタル変換器。
- 前記相互コンダクタンス段が、共通の電流源に結合した第１主電極と、第１出力ノード及び第２出力ノードにそれぞれ結合した第２主電極と、第１加算ノード及び第２加算ノードにそれぞれ結合した制御電極とを有している第１トランジスタ及び第２トランジスタを具えていることを特徴とする請求項11,12又は13に記載の折返し式アナログ−ディジタル変換器。
- 前記相互コンダクタンス段が、第１出力ノードと第２加算ノードとの間に接続した第３抵抗及び第２出力ノードと第１加算ノードとの間に接続した第４抵抗も具えていることを特徴とする請求項14に記載の折返し式アナログ−ディジタル変換器。
- 主ノードに相互接続したインピーダンス素子のストリングを具え、主ノードの各々が、第１及び第２出力ノードにおける電圧のうちの選択した一方の電圧及び第１と第２出力ノードの補間した態様の電圧を受電すべく接続され、且つ各インピーダンス素子が、サブストリングノードに相互接続されて第２補間ネットワークの主電極にて受電した電圧の、補間した態様の電圧を供給するインピーダンス素子のサブストリングで構成されるようにした第２補間ネットワークも具えていることを特徴とする請求項13に記載の折返し式アナログ−ディジタル変換器。
- 前記電圧のうちの選択した電圧を第２補間ネットワークの主ノードに結合させるバッファ増幅器も具えていることを特徴とする請求項16に記載の折返し式アナログ−ディジタル変換器。
- 前記折返し段がダミー構体も具え、該ダミー構体が、第１電流源と、入力端子に結合させた制御電極、第１電流源に接続した第１主電極及び第１と第２加算ノードのうちの一方のノードに結合させた第２主電極を有している第１ダミートランジスタと、第２電流源と、バイアス電圧端子に結合させた制御電極、第２電流源に接続した第１主電極及び第１と第２加算ノードのうちの他方のノードに結合させた第２主電極を有する第２ダミートランジスタとを具えていることを特徴とする請求項９〜17のいずれか一項に記載の折返し段。
- 複数の差動結合させたトランジスタ対のうちの少なくとも２つのトランジスタ対における第２トランジスタの制御電極を、折返すべき入力電圧の電圧範囲以外にある基準電圧を供給する基準端子に結合させたことを特徴とする請求項９〜18のいずれか一項に記載の折返し段。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94201957 | 1994-07-07 | ||
| EP94201957.1 | 1994-07-07 | ||
| PCT/IB1995/000520 WO1996002088A1 (en) | 1994-07-07 | 1995-06-27 | Folding stage and folding analog-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09502856A JPH09502856A (ja) | 1997-03-18 |
| JP3555956B2 true JP3555956B2 (ja) | 2004-08-18 |
Family
ID=8217017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50421296A Expired - Fee Related JP3555956B2 (ja) | 1994-07-07 | 1995-06-27 | 折返し段及び折返し式アナログ−ディジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5640163A (ja) |
| EP (1) | EP0722633A1 (ja) |
| JP (1) | JP3555956B2 (ja) |
| KR (1) | KR960705409A (ja) |
| WO (1) | WO1996002088A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69618165D1 (de) * | 1995-09-08 | 2002-01-31 | Koninkl Philips Electronics Nv | Signalverarbeitung mit abtastung |
| EP0791248A2 (en) * | 1995-09-08 | 1997-08-27 | Koninklijke Philips Electronics N.V. | A/d conversion with folding and interpolation |
| SG71140A1 (en) * | 1997-08-15 | 2000-03-21 | Texas Instruments Inc | Differential pair-based folding interpolator circuit for an analog-to-digital converter |
| JP4674307B2 (ja) * | 2000-02-14 | 2011-04-20 | エスティー‐エリクソン、ソシエテ、アノニム | 利得が制御可能な電流／電圧変換器及びこのような変換器を有する信号処理回路 |
| US7009547B2 (en) * | 2001-12-17 | 2006-03-07 | University Of Utah Research Foundation | Current steering folding circuit |
| US6762706B2 (en) * | 2002-06-12 | 2004-07-13 | Freescale Semiconductor, Inc. | Reduced power analog-to-digital converter and method thereof |
| US7620116B2 (en) * | 2003-02-28 | 2009-11-17 | Rambus Inc. | Technique for determining an optimal transition-limiting code for use in a multi-level signaling system |
| US6917312B2 (en) * | 2003-11-10 | 2005-07-12 | Rambus Inc. | Technique for improving the quality of digital signals in a multi-level signaling system |
| US7236115B1 (en) * | 2004-01-22 | 2007-06-26 | National Semiconductor Corporation | Distributed current sources for folding ADC amplifier stages |
| US20060126751A1 (en) * | 2004-12-10 | 2006-06-15 | Anthony Bessios | Technique for disparity bounding coding in a multi-level signaling system |
| TWI346451B (en) * | 2008-02-20 | 2011-08-01 | Novatek Microelectronics Corp | Amplification circuits with function of voltage interpolation |
| CN101527549B (zh) * | 2008-03-04 | 2011-04-13 | 联咏科技股份有限公司 | 具电压内插功能的放大器电路 |
| FR2929777B1 (fr) * | 2008-04-04 | 2010-04-23 | E2V Semiconductors | Convertisseur analogique-numerique rapide a structure de repliement de signal amelioree par reduction du nombre de cellules elementaires |
| US7839317B1 (en) | 2009-07-13 | 2010-11-23 | Don Roy Sauer | Folding comparator compatible with level-crossing sampling |
| CN102714502B (zh) | 2010-01-22 | 2015-11-25 | 日本电气株式会社 | A/d转换电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4386339A (en) * | 1980-03-31 | 1983-05-31 | Hewlett-Packard Company | Direct flash analog-to-digital converter and method |
| US5126742A (en) * | 1990-11-06 | 1992-06-30 | Signal Processing Technologies, Inc. | Analog to digital converter with double folding interpolation circuitry |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| US5376937A (en) * | 1993-02-22 | 1994-12-27 | The Regents Of The University Of California | Folding circuit |
-
1995
- 1995-06-27 JP JP50421296A patent/JP3555956B2/ja not_active Expired - Fee Related
- 1995-06-27 WO PCT/IB1995/000520 patent/WO1996002088A1/en not_active Application Discontinuation
- 1995-06-27 EP EP95921102A patent/EP0722633A1/en not_active Withdrawn
- 1995-06-27 KR KR1019960701105A patent/KR960705409A/ko not_active Application Discontinuation
- 1995-07-05 US US08/498,074 patent/US5640163A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960705409A (ko) | 1996-10-09 |
| EP0722633A1 (en) | 1996-07-24 |
| US5640163A (en) | 1997-06-17 |
| JPH09502856A (ja) | 1997-03-18 |
| WO1996002088A1 (en) | 1996-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3555956B2 (ja) | 折返し段及び折返し式アナログ−ディジタル変換器 | |
| Bult et al. | An embedded 240-mW 10-b 50-MS/s CMOS ADC in 1-mm/sup 2 | |
| Venes et al. | An 80-MHz, 80-mW, 8-b CMOS folding A/D converter with distributed track-and-hold preprocessing | |
| US5272481A (en) | Successive approximation analog to digital converter employing plural feedback digital to analog converters | |
| Flynn et al. | CMOS folding A/D converters with current-mode interpolation | |
| JP3920443B2 (ja) | Ａ／ｄ変換回路 | |
| WO1991004609A1 (en) | Parallel analog-to-digital converter using 2(n-1) comparators | |
| US5210537A (en) | Multi-stage A/D converter | |
| JPS62155620A (ja) | アナログデジタル変換器 | |
| EP0319097B1 (en) | Complementary voltage interpolation circuit with transmission delay compensation | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| US20040046605A1 (en) | Transconductance amplifiers | |
| JPH01136420A (ja) | 平衡入力を有するフラッシュコンバータによるサブレンジングａ／ｄコンバータ | |
| KR100799683B1 (ko) | 종속형 폴딩 인터폴레이팅 방식의 아날로그 디지털 변환기 | |
| US20010040522A1 (en) | Analog-to-digital converter | |
| Roovers et al. | A 175 ms/s, 6 b, 160 mw, 3.3 v cmos a/d converter | |
| Nagaraj | Efficient circuit configurations for algorithmic analog to digital converters | |
| JPH0774635A (ja) | アナログ・デジタル変換装置 | |
| JP3555955B2 (ja) | 折返しアナログ−ディジタル変換器のための折返し段 | |
| US6614379B2 (en) | Precise differential voltage interpolation analog-to-digital converter having double interpolation using nonlinear resistors | |
| CN110176930B (zh) | 测量传输曲线跳变高度的多位分辨率子流水线结构 | |
| US7030801B2 (en) | Device and method for low non-linearity analog-to-digital converter | |
| US5298814A (en) | Active analog averaging circuit and ADC using same | |
| CN100511978C (zh) | 差分放大器、模数转换器及其操作方法、电流产生方法 | |
| JPH02268521A (ja) | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040511 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |