JPH09502856A - 折返し段及び折返し式アナログ−ディジタル変換器 - Google Patents

Abstract

(57)【要約】 折返し式アナログ−ディジタル変換器用の折返し段（ＦＢ）は：上昇的に異なる基準電圧を供給するための複数の連続する基準端子（ＲＴ₁----ＲＴ₁₁）を有している基準手段と；第１加算ノード（ＳＮ_a）、第２加算ノード（ＳＮ_b）及び第１出力ノード（ＯＮ_a）と；各対が主電流通路を有し、且つ折返すべき入力電圧を受電するために入力端子（ＩＴ）に結合させた制御電極を有している第１トランジスタ（Ｔ_Ai）と、主電流通路を有し、且つ連続する基準端子のうちの各１つ（ＲＴ_i）に結合させた制御電極を有している第２トランジスタ（Ｔ_Bi）とを具えており、連続するトランジスタ対の第１トランジスタ（Ｔ_Ai）の主電流通路が１つ置きに第１加算ノード（ＳＮ_a）と第２加算ノード（ＳＮ_b）とに結合され、且つ関連する第２トランジスタ（Ｔ_Bi）の主電流通路が１つ置きに第２加算ノード（ＳＮ_b）と第１加算ノード（ＳＮ_a）とに結合された複数個の差動結合トランジスタ対（Ｔ_Ai／Ｔ_Bi）と；第１出力ノード（ＯＮ_a）と第１加算ノード（ＳＮ_a）との間に接続されて第１出力電圧（Ｖ_a）を供給する第１抵抗（１２）と、第１加算ノード（ＳＮ_a）に結合された反転入力端子（４）及び第１出力ノード（ＯＮ_a）に結合させた出力端子（８）を有する相互コンダクタンス段（２）とを具えている電流−電圧変換手段（ＩＶＣＯＮＶ）と；を具えている。電流−電圧変換手段（ＩＶＣＯＮＶ）の低入力インピーダンスは加算ノードにおける高い電圧スウィングを止めて、容量性の信号電流が流れるのを低減させる。電流−電圧変換主段（ＩＶＣＯＮＶ）はさらに、低オームの補間ネットワークを装備するにも拘らず出力電圧スウィングを高くする。

Description

【発明の詳細な説明】 折返し段及び折返し式アナログ−ディジタル変換器 本発明は、折返し式アナログ−ディジタル変換器用の折返し段であって、当該 折返し段が： − 折返すべき入力電圧を受電するための入力端子と； − 複数の連続基準端子を有し、上昇的に異なる基準電圧を供給する基準手段と ； − 第１加算ノード及び第２加算ノードと； − 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、 該電流源に結合させた第１主電極及び入力端子に結合させた制御電極を有してい る第１トランジスタと、電流源に結合させた第１主電極及び連続する基準端子の 各端子に結合させた制御電極を有している第２トランジスタとを具え、連続する トランジスタ対の各第１トランジスタの第２主電極が第１加算ノード及び第２加 算ノードに１つ置きに接続され、且つ関連する第２トランジスタの第２主電極が 第２加算ノード及び第１加算ノードに１つ置きに接続された複数の差動結合トラ ンジスタ対と； − 第１出力カノードと； − 第１出力カノードに結合されて、第１出力電圧を供給する第１抵抗を具えて おり、且つ第１加算ノードに結合させた入力端子を有する電流−電圧変換手段と ； を具えている折返し段に関するものである。 本発明は斯種の折返し段を複数具えているアナログ−ディジタル（Ａ／Ｄ）変 換器にも関するものである。斯種の折返し段は米国特許第 4,386,339号から既知 である。 Ａ／Ｄ変換器を設計するにあたり考慮すべき重要な事柄は、変換速度、構成素 子の総数及び分解能である。フルフラッシュ変換器は比較的簡単なアーキテクチ ャを有している。アナログ入力電圧をＮビットのディジタル出力コードに変換す るのにフルフラッシュ変換器は、入力電圧を２^N−１個の対応する基準電圧と比 較するために２^N−１個の入力比較器を用いるのが普通である。フラッシュ変換 器の主たる欠点は、入力比較器が多数となるために構成素子の総数が多くなるこ とにある。構成素子の数を減らすために幾つかの案が提案されている。 折返し技法は構成素子の総数を減らすための１つの方法である。折返しアーキ テクチャは極めて高速のバイポーラＡ／Ｄ変換器にて首尾良く実施されている。 なお、これについてはR.van de Grift外１名による論文「“An 8-bit video ADC Incorporating and Interpolating Techniques”,ＩＥＥＥ Journal of Solid- State Circuits，Vol．SC-22，No.6,(1987年12月)，第 944〜953 頁」参照。又 、R.van dePlasshe 外１名の論文「“An 8-bit 100-MHz Full-Nyqist Analog-to Digital Converter”，ＩＥＥＥ Journal of Solid-State Circuits，Vol.23， NO.6,(1988年12月)第1334〜1344頁」も参照。これらの参考文献には折返しアー キテクチャの基本原理が広範囲にわたって説明されている。折返し式のＡ／Ｄ変 換器は多数の折返し段を具えており、これらの各段は入力電圧及び対応する組の 基準電圧に応答する一組の差動対を具えている。 差動対の出力端子は、１つ以上のシングルエンド形折返し信号か、又は反復性 の丸味を帯びた三角形又は正弦波状の相補折返し信号対を入力電圧の関数として 発生するように結合させる。折返し段の折返し信号は、これらの折返し信号をデ ィジタル出力コードの一群の最下位ビットに変換する一群のサンプルラッチの各 ラッチに供給する。最上位ビットは別のチャネルを通る入力電圧で作動する一群 の粗比較器によって供給する。このようにして、ラッチの個数をかなり減らすこ とができる。ラッチの個数は入力信号を折返し段で折返す回数だけ減少する。し かし、各ラッチはそれ固有の折返し信号を必要とし、しかも各折返し段は信号を 折返した回数と同数の差動対を必要とする。従って、ラッチを用いることの有効 性は、折返し段での差動対の数が増えることによって相殺される。前述したＩＥ ＥＥの参考文献からも既知のように、折返し段の折返し信号間にて補間をとるこ とによって、多くの折返し段を必要とせずに追加の折返し信号を発生させること により折返し段の個数を減らすことができる。このように、補間は補間係数だけ 折返し段の数を減らす。折返しと補間とを組合わせたアーキテクチャにより、コ ンパクトな低電力Ａ／Ｄ変換器となる。 米国特許第 4,386,339号から既知の折返し段を補間兼折返し式のＡ／Ｄ変換器 のアーキテクチャに用いる場合には或る問題が生じる。この既知の折返し段では 、連続する差動トランジスタ対のコレクタを２つの加算ノードに交差結合して接 続する。各加算ノードを流れる電流はバイポーラ加算トランジスタから成る電流 −電圧変換器によって出力電圧に変換され、前記加算トランジスタのベースは一 定のバイアス電圧に接続され、エミッタは低インピーダンスの電流入力端子を形 成するために加算ノードに接続され、コレクタは出力電圧を供給するために負荷 抵抗を介して供給電圧に接続されている。補間をとる場合には、インピーダンス 素子、好ましくは抵抗のストリングを２つの連続する折返し段のコレクタ間に接 続する必要がある。補間は補間信号の振幅を低減させるから、加算トランジスタ のコレクタにおける出力電圧は十分高くすべきであり、従って負荷抵抗の抵抗値 も同様に十分に高くすべきである。補間抵抗ストリングの総抵抗値は負荷抵抗を 強度に短絡させないために負荷抵抗に対して大きくすべきである。高い抵抗値は 、これらの抵抗が集積回路にて大きな面積を必要とし、しかも寄生キャパシタン スに対する感度が増大するために最大作動速度を低下させるので不所望である。 本発明の目的は、補間素子の分路作用に殆ど感応しない折返し式のアナログ− ディジタル変換器に使用する折返し段を提供することにある。 この目的のために本発明は、冒頭にて記載したような折返し段において、 − 前記第１抵抗が第１加算ノードと第１出力ノードとの間に接続され；且つ − 前記電流−電圧変換手段が、前記第１加算ノードに結合させた反転入力端子 及び前記第１出力ノードに結合させた出力端子を有する相互コンダクタンス段を 具えている；ことを特徴とする。 第１出力ノードにおける出力電圧は第１抵抗の抵抗値Ｒに比例する。相互コン ダクタンス段の入力インピーダンスは１／ｇ_mに等しく、ｇ_mは相互コンダクタン スである。相互コンダクタンス段の出力インピーダンスも１／ｇ_mである。大き な相互コンダクタンスは出力インピーダンスを低くし、大きな抵抗値Ｒは出力電 圧を大きくする。従来の電流−電圧変換手段とは異なり、第１抵抗の抵抗値及び 相互コンダクタンス段の相互コンダクタンスｇ_mの値を適当な値に選択すること により出力電圧及び出力インピーダンスを別々に設計することができる。この ようにして、補間折返し信号の電圧を低下させることなく補間ネットワークのイ ンピーダンスを下げることができる。補間ネットワークのインピーダンスを下げ ることにより寄生キャパシタンスに殆ど感応しなくなり、従って動作速度を高く することができる。 折返し段の２つの加算ノードはバイアス電流を必要とする。２つのバイアス電 流間の不整合は折返し段の出力電流にオフセットを生ぜしめる。このオフセット は折返し式のＡ／Ｄ変換器に非直線性の誤差をまねくことになるので、できるだ けなくす必要がある。バイアス電流の不整合を低減するために、本発明による折 返し段の好適例では、折返し段が、第１出力ノードに結合されて第１抵抗を介し て第１加算ノードに第１バイアス電流を供給する第１バイアス電流源も具えるよ うにする。 バイアス電流源を加算ノードから出力ノードへ移すことにより、バイアス電流 が第１抵抗を流れ、バイアス電流の誤差は１／ｇ_mＲ₁（Ｒ₁は第１抵抗の抵抗値 ）以下となる。従って、不整合による影響をかなり低減させることができる。ｇ_m ＝４ｍＡ／Ｖ、Ｒ₁＝４ｋΩで誤差は１／１６になる。 折返し段の出力電圧はシングルエンド形とすることができる。差動出力を有す る折返し段は、 − 前記折返し段が第２出力ノードも具え； − 前記電流−電圧変換手段が、第２出力ノードと第２加算ノードとの間に接続 されて、第２出力電圧を供給する第２抵抗も具え；且つ − 前記相互コンダクタンス段が、第２加算ノードに結合された非反転入力端子 及び第２出力ノードに結合された反転出力端子を有する； ことを特徴とする。 高速用途にとって、差分信号を発生させるのが好適であり、これはディジタル 環境に対応する雑音のある状態下にて折返し式Ａ／Ｄ変換器の信頼度及び頑強性 を大いに改善するからである。 相互コンダクタンス段は任意の適当な方法にて実現することができる。部品数 が少なくして済む簡単な差動相互コンダクタンス段は、前記相互コンダクタンス 段が、共通電流源に結合された第１主電極、第１出力ノード及び第２出力ノード にそれぞれ結合された第２主電極及び第１加算ノード及び第２加算ノードにそれ ぞれ結合された制御電極をそれぞれ有している第１トランジスタと第２トランジ スタとを具えていることを特徴とする。 この差動相互タンダクタンス段はさらに、前記相互コンダクタンス段が第１出 力ノードと第２加算ノードとの間に接続した第３抵抗及び第２出力ノードと第１ 加算ノードとの間に接続した第４抵抗も具えていることを特徴とする。 第３及び第４抵抗は交差結合させて、加算ノードと出力ノードとの間の直流電 圧降下を低くすると共に、差分信号を同じ増幅度に維持する。共通モードの信号 （バイアス電流）に対しては、第１及び第３抵抗が並列に見え、第２及び第４抵 抗も同様に並列に見える。差分モードの信号（信号電流）に対しては第１及び第 ３抵抗が並列に見えるも、第３抵抗の符号が負となり、これにより実際には並列 抵抗が増大することになり、これと同じことが第２及び第４抵抗についても云え る。 前述したように、本発明による折返し段は補間を伴う折返し式のＡ／Ｄ変換器 に使用するのが極めて好適である。本発明による折返し式のアナログ−ディジタ ル変換器は、 − 変換すべき入力電圧を受電する入力端子と； − 上昇的に異なる基準電圧を供給する複数の連続基準端子を有している基準手 段と； − 複数の折返し段と； を具えている折返し式アナログ−ディジタル変換器であって、前記各折返し段が ： − 第１加算ノード及び第２加算ノードと； − 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と、 該電流源に結合した第１主電極及び入力端子に結合させた制御電極を有している 第１トランジスタと、電流源に結合させた第１主電極及び連続する基準電圧端子 の各端子に結合させた制御電極を有している第２トランジスタとを具え、連続す るトランジスタ対の各第１トランジスタの第２主電極を第１加算ノード及び第２ 加算ノードに１つ置きに接続し、且つ関連する第２トランジスタの第２主電極を 第２加算ノード及び第１加算ノードに１つ置きに接続 した複数の差動結合トランジスタ対と； − 第１出力ノードと； − 第１加算ノードと第１出力ノードとの間に接続されて、第１出力電圧を供給 する第１抵抗を具え、且つ第１加算ノードに結合させた入力端子を有しており、 さらに第１加算ノードに結合させた反転入力端子及び第１出力端子に結合させた 出力端子を有している相互コンダクタンス段を具えいている電流−電圧変換手段 と； − 主ストリングノードに相互接続したインピーダンス素子のストリングを具え 、主ストリングノードが折返し段の各第１出力ノードに接続され、前記インピー ダンス素子の各々が、サブストリングノードに相互接続されて第１出力ノードに 補間した態様の電圧を供給するインピーダンス素子のサブストリングで構成され るようにした第１補間ネットワークと； を具えていることを特徴とする。 個々の折返し段はシングルエンド形又は差動出力端子を有することができる。 後者の場合におけるアナログ−ディジタル変換器においては、前記第１補間ネッ トワークが、他の主ストリングノードに相互接続した他のインピーダンス素子か ら成る他のストリングを具え、前記他の主ストリングノードを折返し段の各第２ 出力ノードに接続し、前記他のインピーダンス素子の各々が、他のサブストリン グノードに相互接続されて第２出力ノードに補間した態様の電圧を供給する他の インピーダンス素子から成る他のサブストリングで構成されるようにしたことを 特徴とする。 このようにして、雑音のあるディジタル環境にて性能の優れた差動補間システ ムが得られる。 本発明の上述した以外の特徴及び利点は、添付図面を参照しての本発明の実施 例についての下記の説明から明らかにする。 図１はフラッシュ及び折返し式のＡ／Ｄ変換器アーキテクチャにおける入力信 号の変換法を示す線図である； 図２は二重折返し式のＡ／Ｄ変換器アーキテクチャでの対をなす折返し信号の 生成法を示す線図である； 図３は本発明による折返し式Ａ／Ｄ変換器にて発生する３２個の８回折返し信 号の波形を示す； 図４は本発明による折返し式Ａ／Ｄ変換器のアーキテクチャブロック図を示す ； 図５は本発明による折返し式Ａ／Ｄ変換器に用いる折返し段のブロック図及び これに関連する折返し信号を示す； 図６は本発明による折返し式Ａ／Ｄ変換器に用いる４つの折返し段及び関連す る折返し信号を示す； 図７は補間により発生させるミッシング折返し信号を示す波形図である； 図８は本発明によるＡ／Ｄ変換器に用いる２段補間システムのブロック図を示 す； 図９は２段補間システムで発生させるミッシング折返し信号を示す波形図であ る； 図１０は本発明による折返し段の第１実施例の回路図を示す； 図１１はバイアス電流の不整合による折返し段の出力信号の波形図を示す； 図１２は本発明による折返し段の第２実施例の回路図を示す； 図１３Ａ及び図１３Ｂは本発明による折返し段の第１及び第２実施例の一部を 詳細に示した回路図である； 図１４は本発明による折返し段に使用する電流−電圧変換器の回路図を示す； 図１５は本発明による折返し式Ａ／Ｄ変換器用の２回補間ネットワークの具体 例を示す； 図１６は本発明による折返し式Ａ／Ｄ変換器に使用する４回補間ネットワーク の具体例を示す； 図１７は図１６の補間ネットワークでの折返し信号の偏差を示す； 図１８は図８の２段補間システムに用いる増幅器の回路図を示す。 図面及び好適実施例の説明では、同じか、又は極めて類似しているアイテムを 表わすのに同様な参照記号を用いている。 一例として、８ビットの折返し兼補間アナログ−ディジタル（Ａ／Ｄ）変換器 の機能を説明する。この変換器はアナログ入力信号Ｖ_inを２５６レベルのディジ タル（２進）出力コードに変換する。フラッシュ変換器の場合、この２５６レベ ルの出力コードは、入力信号を２５６の基準レベルと比較することにより生成さ れる。従って、フラッシュＡ／Ｄ変換器のアーキテクチャでは２５６個の比較器 を必要とする。図１を参照するに、フラッシュ変換器でのディジタル出力コード への変換は、２５６個の比較器に入力させる入力信号を対応する数の基準レベル と比較することにより行われる。折返しアーキテクチャは全く異なる方法で出力 コードを生成する。入力電圧Ｖ_inを破線で示すように折返し段にて折返す。この 折返した入力信号は４つの上向き縁と、４つの下向き縁とを含んでおり、折返し 信号の振幅範囲は元の入力信号の振幅範囲の１／８に低減される。この折返し信 号を８回折返し信号と称する。折返し信号の折返し率は、例えば２，４又は１６ のような値とし得ることは明らかである。 どの折返し縁が入力信号と一致するかを登録しておくものとする。この情報は ８レベルで、３ビットの粗ディジタル出力コードに変換することができる。そこ で、折返し信号では３２レベルの出力コードを識別して、出力のコード化を終了 させなければならない。これは僅か３２個のラッチ又は比較器で行なうことがで きる。これまでのフラッシュアーキテクチャと比較するに、折返しアーキテクチ ャの主たる利点は、ラッチ／比較器の総数が減ることにあり、フラッシュアーキ テクチャで２５６個の比較器から、折返しアーキテクチャでは３２個の比較器に 減少する。この折返し方式の欠点は、折返し信号の周波数が入力信号の多数倍に 大きくなるということにある。図１の８回折返し信号の場合には、信号の最高周 波数が入力信号の８＊（π／２）倍となる。これでは、所望される高速ビデオ動 作にて、三角形状の折返し信号における頂部が丸められることになる。二重折返 し方式は、このような丸めに対する問題を解決することができる。 図２は二重折返し方式のブロック図を示す。折返し信号Ｆ₁及びＦ₂の頂部付近 の情報は見捨てることができる。その理由は、任意の入力信号レベルに対し、こ れら２つの折返し信号の一方はその信号の直線領域内にあるからである。選択ロ ジックＳＬは粗ビット情報ユニットＣＢＩに応答して正しい折返し信号を選択し 、この選択した折返し信号の直線領域における１６個のレベルだけを識別する必 要がある。識別すべきレベル数を減らすために折返し信号を付加するこの方法は 繰り返すことができる。最終的には３２個の折返し信号を伴うシステムを構成 することができる。３２個の折返し信号では各折返し信号から１つのレベルを識 別するだけで済む。収集しなければならない情報は、折返し信号が正であるのか 、負であるのかどうかということだけであり、従って折返し信号のゼロ交差だけ が重要である。 図３は３２個の８回折返し信号を示す。折返し信号Ｆ₀の太い曲線は、この信 号Ｆ₀が最小と最大の入力信号Ｖ_inをマークすることからして、９つのゼロ交差 を有する。他の３１個の折返し信号は８つのゼロ交差を有する。３２個の折返し 信号の場合には、８＊３２＝２５６個のゼロ交差をマークすることができる。 図４は折返し式Ａ／Ｄ変換器にて８個の所望する出力コードビットを如何にし て得るかを示している。粗ビット生成兼符号化ブロックＣＢＥはＭＳＢ（最上位 ）ビットとＭＳＢ−１ビットを生成し、アナログ式の折返し事前処理兼細密符号 化ブロックＡＦＥは第３粗ビットＭＳＢ−２を生成する。他の５つの細密ビット Ｂ０〜Ｂ４は３２個の折返し信号から導出する。Ｂ０は最下位ビット（ＬＳＢ） である。図３からの折返し信号Ｆ₀のゼロ交差はＭＳＢ−２ビットの遷移部をマ ークする。この３２個の折返し信号方式を図１の折返し原理にリンクさせるため に、折返し信号Ｆ₀のゼロ交差を図１の破線にて示した三角形状の折返し信号に おける底部と頂部に対応させる。各縁の３２レベルのコードは他の３１個の折返 し信号からの３１個の等距離ゼロ交差から取出される。各ゼロ交差は入力電圧Ｖ_in における単一のＬＳＢの増加を規定する。アナログ式の折返し事前処理により 得られる５つの細密ビットのアナログコントリビューションを図３に信号Ｄ_Fに て示してある。 前述したように、折返し信号の実際の形状は重要でなく、折返し信号の情報は その絶対値に過ぎない。折返し信号がゼロ交差付近の領域にて冒されていない限 り、折返しＡ／Ｄ変換器の性能は影響を受けない。従って、折返し信号の丸めが 高速動作にてシステムの性能を損なうことはない。 １つの折返し信号は８個のゼロ交差を含み、従って折返し信号をそれらのディ ジタル表現に変換するのに僅か３２個の比較器又はラッチを必要とするだけで済 む。３２個の各折返し信号は８つのゼロ交差を発生する。しかし、１６，６４又 は１２８個の折返し信号を発生することにより、１６，４又は２の折返し率に基 づくアーキテクチャを採用することもできる。アナログ式の折返し事前処理部に おける最大内部周波数Ｆ_int,maxは次の通りである。 Ｆ_int,max＝（π／２）＊Ｆ_in,max＊ＦＲ （１） Ｆ_in,maxは入力電圧Ｖ_inにおける最大入力周波数であり、ＦＲはシステムの折 返し率である。実際の内部周波数は入力周波数と入力信号Ｖ_inの振幅との双方に 関連する。８回折返しシステムは入力周波数Ｆ_in,max＝１０ＭＨｚにて、４回折 返しシステムの帯域幅の２倍である１２５ＭＨｚの帯域幅を必要とする。 比較器又はラッチの個数（ＮＣ）は折返し率に直接依存する。 ＮＣ＝２５６／ＦＲ （２） ４回折返しシステムの場合には６４個の比較器を必要とする。８回折返しの場 合には半分の数の比較器を必要とするだけで済み、従って電力消費量及びチップ ダイの寸法がかなり低減する。折返し率が２の場合には１２８個の比較器／ラッ チを必要とし、この場合にはかなり電力を消費する。１６回折返しシステムでは 電力消費電量はかなり低減するも、実際のＣＭＯＳを実現するのに内部周波数が 高くなり過ぎる。 図５は前述した折返し信号Ｆ₀を発生する折返し段ＦＢ−０を示す。折返し信 号Ｆ₀は差分出力電流Ｆ_a0及びＦ_b0によって表わされる。 Ｆ₀＝Ｆ_a0−Ｆ_b0 （３） 高速Ａ／Ｄ変換の場合には差分信号を発生するのが好適である。Ａ／Ｄ変換器を 、例えば雑音のあるディジタル信号プロセッサ内に組込む場合には、差分動作が 信頼性及び強固性を大いに改善する。折返し信号Ｆ₀は入力電圧Ｖ_inの値で次の ようなゼロ交差Ｚ_iを有する。即ち、 Ｚ_i＝ｉ＊（Ｖ_rng／８）；ｉ＝０----８ （４） Ｖ_rngは入力電圧の範囲である。図１からの三角形状の折返し信号は実際の折 返し段では正弦波状に実現される。しかし、前述したように、折返し信号の頂部 は重要な情報を含んでいない。 図６は並列に作動する４つの折返し段ＦＢ−０，ＦＢ−１，ＦＢ−２及びＦＢ −３を示す。折返し段ＦＢ−０に３つの折返し段ＦＢ−１，ＦＢ−２及びＦＢ− ３を加えることにより、折返し段ＦＢ−０，ＦＢ−１，ＦＢ−２及びＦＢ−３か ら４つの折返し信号Ｆ₀,Ｆ₁,Ｆ₂及びＦ₃をそれぞれ得ることができる。折返し信 号Ｆ₁のゼロ交差はＶ_inの軸線に沿って、折返し信号Ｆ₀のゼロ交差に対して距離 −（１／３２）Ｖ_rngにわたってシフトされている。同様に、折返し信号Ｆ₂のゼ ロ交差は距離−（２／３２）Ｖ_rngにわたってシフトされており、又折返し信号 Ｆ₃のゼロ交差は距離−（３／３２）Ｖ_rngにわたってシフトされている。所望さ れる２８個の他の折返し信号は抵抗性の補間によって発生させる。 ３２個の必要な折返し信号は３２個の折返し段を並列に用いることによって発 生させることができるが、折返しシステムの複雑さはフルフラッシュ変換器の複 雑さほどではない。補間法は４つの有効折返し信号から２８個のミッシング信号 を発生させるのに好都合な方法である。 図７は２つの有効な折返し信号間で補間をとることによって２つの有効折返し 信号（実線曲線）からミッシング折返し信号（破線曲線）を発生させる原理を示 す。補間は抵抗によって行なうのが好適であり、これは電力を追加消費せず、し かも抵抗によって占められるチップ面積は、特に容量性の補間と比較した場合に 小さくて済むからである。 図８は補間システムのブロック図を示す。これは２段補間システムであり、４ つの電流−電圧変換器ＩＶＣＯＮＶ−０，ＩＶＣＯＮＶ−１，ＩＶＣＯＮＶ−２ 及びＩＶＣＯＮＶ−３のグループと、第１の２回補間ネットワークINTERPOL−１ と、８個の増幅器ＡＭＰ−０〜ＡＭＰ−７のグループと、第２の４回補間ネット ワークINTERPOL−２とを縦続接続して構成する。電流−電圧変換器は折返し段Ｆ Ｂ−０〜ＦＢ−３からの差分折返し電流Ｆ_a0−Ｆ_b0，Ｆ_a1−Ｆ_b1，Ｆ_a2−Ｆ_b2及 びＦ_a3−Ｆ_b3を差分電圧対Ｖ_a0−Ｖ_b0，Ｖ_a2−Ｖ_b2，Ｖ_a4−Ｖ_b4及びＶ_a6−Ｖ_b6 にそれぞれ変換する。２回補間ネットワークINTERPOL−１は８つの差分電圧対Ｖ_a0 −Ｖ_b0，Ｖ_a1−Ｖ_b1，Ｖ_a2−Ｖ_b2及びＶ_a3−Ｖ_b3，Ｖ_a4−Ｖ_b4，Ｖ_a5−Ｖ_b5， Ｖ_a6−Ｖ_b6及びＶ_a7−Ｖ_b7を発生し、これらは８個の増幅器によって増幅されて 、８個の増幅差動電圧対Ｓ_a0−Ｓ_b0，Ｓ_a4−Ｓ_b4，Ｓ_a8−Ｓ_b8，Ｓ_a12−Ｖ_b12， Ｖ_a16−Ｖ_b16，Ｓ_a20−Ｓ_b20，Ｓ_a24−Ｓ_b24及びＳ_a28−Ｓ_b28となる。増幅は次 段での１−０判定を確実にするためである。４回補間ネットワークINTERPOL−２ は所望される３２個の差分折返し信号Ｓ_a0−Ｓ_b0，----Ｓ_a31−Ｓ_b31を発 生する。 補間を２個縦続接続した補間ネットワークにて分けて行なうのが好適であり、 関連する信号波形を図９に示してある。電流−電圧変換器からの信号が実線曲線 に対応し、第１補間ネットワークからの信号がダッシュ曲線のようになり、第２ 補間ネットワークからの信号が点線曲線のようになる。 ３２個の折返し信号の処理及び符号化は、例えば前述したＩＥＥＥの参考文献 から既知のような任意の通常の方法にて行なうことができる。 図１０はユニポーラＭＯＳトランジスタでの８回折返し段ＦＢを示す。しかし 、バイポーラトランジスタを同じように用いることもできる。制御電極、第１主 電極及び第２主電極はユニポーラトランジスタのゲート、ソース及びドレインに それぞれ相当し、バイポーラトランジスタではベース、エミッタ及びコレクタに それぞれ相当する。折返し段ＦＢは入力電圧Ｖ_inを受電する入力端子ＩＴを有し ている。基準手段には１１個の基準端子ＲＴ₁---ＲＴ₁₁を設け、これらの端子に は上昇的に異なる基準電圧を与える。４つの折返し段ＦＢ−０〜ＦＢ−３がある から、基準手段は４＊１１＝４４個の異なる基準電圧を発生する。折返し段は図 ６に示したような態様にて基準電圧に接続され、即ち折返し段ＦＢ−１の全部で １１個の基準電圧は−（１／３２）Ｖ_rngづつシフトさせる。この目的には通常 の抵抗ラダー回路を用いることができる。折返し段ＦＢは第１加算ノードＳＮ_a 、第２加算ノードＳＮ_b、１１個の差動結合させたトランジスタ対及び第１ダミ ートランジスタＤＴ_Aと第２ダミートランジスタＤＴ_Bとから成るダミー構体も有 している。各差動対は、ゲートが入力端子ＩＴに結合された第１トランジスタＴ_Ai と、ゲートが連続基準端子の内の各１つの端子ＲＴ_iに結合された第２トラン ジスタＴ_Biとを具えている。連続するトランジスタ対の第１トランジスタＴ_Aiの 主電流通路は１つ置きに第１加算ノードＳＮ_a及び第２加算ノードＳＮ_bに結合さ せる。トランジスタ対の他方のトランジスタＴ_Biの主電流通路は０つ置きに第２ 加算ノードＳＮ_b及び第１加算ノードＳＮ_aに結合させる。全０の差動トランジス タ対では、第１及び第２トランジスタのソースを相互接続して、電流源に結合さ せる。第１ダミートランジスタＤＴ_Aのゲート、ドレイン及びソースは、それぞ れ入力端子ＩＴ、第１加算ノードＳＮ_a及び差動トランジスタ対の電流源 と同様な電流源に接続する。第２ダミートランジスタＤＴ_Bのゲート、ドレイン 及びソースはそれぞれ適当な固定バイアス電圧を受電するバイアス電圧端子ＢＴ 、第２加算ノードＳＮ_b及び差動トランジスタ対の電流源と同様な電流源に接続 する。 折返し段は１１個の差動トランジスタ対と、ダミー構体とによって８回折返し 信号を発生する。折返し段ＦＢ−０の場合及び折返し段ＦＢ−１，ＦＢ−２及び ＦＢ−３の場合には、前記式４からのゼロ交差Ｚ_iを発生させるのに９つ及び８ つの差動トランジスタ対をそれぞれ必要とする。他の２つ及び３つの差動トラン ジスタ対は任意であり、これらは省くことができる。２つ及び３つの差動トラン ジスタ対は入力電圧Ｖ_inの範囲外の（１／８）＊Ｖ_rngに無効のゼロ交差を発生 する。このように入力電圧の範囲外に折返し構体を拡張することによって、全て の有効差動トランジスタ対の伝達特性が、これらに隣接する差動トランジスタ対 の伝達特性によって均等に影響され、折返しシステムの精度が改善される。ダミ ー構体も任意に設けることができ、省くこともできる。このダミー構体は、ゲー ト−ソースキャパシタンスと、差動トランジスタ対におけるトランジスタの共通 ソースノードの接合キャパシタンスとによって差分出力電流Ｉ_a−Ｉ_b中に生ずる 容量性の誤差電流を低減し、折返しシステムの精度を向上させる。 折返し段ＦＢの高速起動は不都合な影響をもたらす。前述したようにフルスウ ィングの１０ＭＨｚの正弦波入力信号Ｖ_inは出力電流Ｉ_a及びＩ_bに１２５ＭＨｚ の内部周波数をもたらす。差動対のトランジスタＴ_Ai及びＴ_Biの寄生キャパシタ ンスは出力電流Ｉ_a−Ｉ_bを劣化させる。寄生キャパシタンスを流れる電流は差分 電流のスウィングに比べて比較的大きくなり得、精度を真の８ビットパフォーマ ンス以下に低下させる。従って、加算ノードＳＮ_a及びＳＮ_bにおける電圧スウィ ングをできるだけ小さくして、寄生キャパシタンスを流れる容量性の電流を受取 らないようにするのが有利である。このために、電流−電圧変換器ＩＶＣＯＮＶ を加算ノードＳＮ_a及びＳＮ_bに接続する。この電流−電圧変換器ＩＶＣＯＮＶは 平衡相互コンダクタンス段２であり、これは第１加算ノードＳＮ_aに接続した反 転入力端子４と、第２加算ノードＳＮ_bに接続した非反転入力端子６と、第１出 力ノードＯＮ_aに接続した非反転出力端子８と、第２出力ノードＯＮ_b に接続した反転出力端子１０とを有している。第１加算ノードＳＮ_aと第１出力 ノードＯＮ_aとの間には第１抵抗１２を接続し、第２加算ノードＳＮ_aと第２出力 ノードＯＮ_bとの間には第２抵抗１４を接続する。相互コンタクタンス段２は相 互コンダクタンスｇ_mを有し、これは出力端子８及び１０に流れる差分出力電流 と、入力端子４及び６における差分入力電圧との比がｇ_mに等しくなることを意 味している。電流−電圧変換器ＩＶＣＯＮＶの入力インピーダンス及び出力イン ピーダンスは共に１／ｇ_mに等しい。電流−電圧変換器ＩＶＣＯＮＶの電圧利得 は第１及び第２抵抗１２と１４の抵抗値に比例し、出力電圧Ｖ_a及びＶ_bは出力ノ ードＯＮ_a及びＯＮ_bに供給される。前述し、且つ図８にも示したように、補間用 のインピーダンス素子、好ましくは抵抗のストリングは２つの連続する折返し段 の対応する出力ノード間に接続すべきである。補間は補間信号の振幅を低減させ るから、出力ノードの出力電圧は十分に高くすべきである。電流−電圧変換器Ｉ ＶＣＯＮＶは、第１及び第２抵抗１２，１４の抵抗値Ｒと、相互コンダクタンス 段２の相互コンダクタンスｇ_mの値を適当な値に選択することによって出力ノー ドＳＮ_a及びＳＮ_bの出力電圧スウィング及び出力インピーダンスを別個に制御す ることができる。こうすることにより補間ネットワークのインピーダンスは補間 折返し信号の電圧を低下させることなく低い値に保つことができる。補間ネット ワークのインピーダンスが低いと寄生キャパシタンスに殆ど感応せず、従って高 速作動が可能である。 なお、電流−電圧変換器ＩＶＣＯＮＶはシングルエンド形のものとすることも できる。この場合には、例えば抵抗１４及び反転出力端子１０を省いて、非反転 入力端子６を適当なバイアス電圧に結合させる。 折返し段ＦＢの差動トランジスタ対はＤＣバイアス電流を必要とする。この目 的のために２つのバイアス電流源を設ける。第１バイアス電流源１６は第１加算 ノードＳＮ_aに接続し、第２バイアス電流源１８は第２加算ノードＳＮ_bに接続す る。しかし、これら２つのバイアス電流源が不整合の場合には、折返し段ＦＢの 出力電流に偏差を生じ、Ａ／Ｄ変換に非線形誤差をもたらす。図１１はＶ_a及び Ｖ_bの信号波形における斯かる偏差の影響を示している。このような不整合によ る影響はバイアス電流源を図１２に示すように加算ノードＳＮ_a，ＳＮ_bから 出力ノードＯＮ_a及びＯＮ_bへと移すことによって低減させることができる。これ を便宜上シングルエンド形の回路を図示している図１３Ａ及び図１３Ｂにて説明 する。信号電流ｉ_sは折返し段から電流−電圧変換器へと流れる。図１３Ａのバ イアス電流源１６のバイアス電流Ｉ_bが、その公称値Ｉ_b,nomに対して或る所定量 δＩ_bだけ不整合しているものとする。 Ｉ_b＝Ｉ_b,nom＋δＩ_b （５） この場合、出力ノードＯＮ_aにおける出力電圧Ｖ_a,Aは次のように表わすことがで きる。 Ｖ_a,A＝−ｉ_sＲ−δＩ_bＲ＝Ｖ_a,nom＋δＶ_a,A （６） Ｖ_a,nomは公称出力電圧であり、Ｒは抵抗１２の抵抗値である。そこで、バイア ス電流源１６を加算ノードＳＮ_aから出力ノードＯＮ_aに移した図１３Ｂの場合に ついて考えると、折返し段ＦＢ用のバイアス電流は抵抗１２を経て流れる。電流 源１６の電流Ｉ_bの不整合は相互コンダクタンス段２の偏差電圧となり、これが 公称出力電圧Ｖ_a,nomに加えられる。 Ｖ_a,B＝−ｉＲ−（δＩ_b）／ｇ_m＝Ｖ_a,nom＋δＶ_a,B （７） 式６と７を比較すると、バイアス電流Ｉ_bの誤差δＩ_bが図１３Ｂの回路構成では １／ｇ_mＲに小さくなることが明らかである。 図１４は電流−電圧変換器ＩＶＣＯＮＶの実際の例を示す。差動対は、ソース が共通バイアス電流源２４を介して接地された第１及び第２のＮチャネルトラン ジスタＮ₁，Ｎ₂を有している。トランジスタＮ₁のゲートは非反転入力端子４で あり、これは第１加算ノードＳＮ_aに接続され、トランジスタＮ₂のゲートは反転 入力端子６であり、これは第２加算ノードＳＮ_bに接続され、トランジスタＮ₁の ドレインは非反転出力端子８であり、これは第１出力ノードＯＮ_aに接続され、 トランジスタＮ₂のドレインは反転出力端子１０であり、これは第２出力ノード ＯＮ_bに接続される。ＰチャネルトランジスタＰ₁のドレインはトランジスタＮ₁ のドレインに接続されて、バイアス電流をトランジスタＮ₁に与えると共に抵抗 １２を介して折返し段の加算ノードＳＮ_aに与える。同様に、Ｐチャネルトラン ジスタＰ₂はバイアス電流をトランジスタＮ₂に与えると共に抵抗１４を介して折 返し段の加算ノードＳＮ_bに与える。トランジスタＰ₁及びＰ₂のソ ースは適当な正の供給電圧に接続するが、ゲートは適当なバイアス電圧Ｖ_biasに 接続する。随意２個の交差結合抵抗を付加することができる。第１交差結合抵抗 ２０はトランジスタＮ₁のドレインとトランジスタＮ₂のゲートとの間に接続する 。第２交差結合抵抗２２はトランジスタＮ₂のドレインとトランジスタＮ₁のゲー トとの間に接続する。このようにすることの利点は、出力ノードＯＮ_a，ＯＮ_bと 加算ノードＳＮ_a，ＳＮ_bとの間の直流電圧降下が低くなるも、差分信号の増幅度 が維持されることにある。共通モードの信号（バイアス電流）に対しては抵抗１ ２と２２が並列に見え、抵抗１４と２０も並列に見え、次のような関係が成立す る。 共通モード：Ｒ_par＝（Ｒ₁Ｒ₂）／（Ｒ₁＋Ｒ₂） （８） Ｒ₁は抵抗１２及び１４の抵抗値であり、Ｒ₂は抵抗２０及び２２の抵抗値である 。差分モードの信号（信号電流）に対しては、それぞれの抵抗が並列に見えるも 、この場合には交差結合抵抗２０，２２の符号が負となり、次のような関係が成 立する。 差動モード：Ｒ_par＝−（Ｒ₁Ｒ₂）／（Ｒ₁−Ｒ₂） （９） このようにして、低い共通モード利得及び高い差動モード利得を得ることができ る。 図１５は図８の第１−２回補間ネットワークＩＮＴＥＲＰＯＬ−１の具体例を 示す。これは図示したように接続した抵抗値の等しい抵抗ストリングで構成する 。信号名は図８の場合と同じである。折返し信号Ｖ_ai，Ｖ_bi，ｉ＝１，３，５及 び７は抵抗補間によって発生される。 Ｖ_ai＝（Ｖ_a(i-1)＋Ｖ_a(i+1)）／２ (10) 及び Ｖ_bi＝（Ｖ_b(i-1)＋Ｖ_b(i+1)）／２ (11) しかし、折返し信号Ｖ_a7及びＶ_b7は信号Ｖ_ao及びＶ_boと交差リンクされる信号Ｖ_a6 とＶ_b6の補間によって得られる。このことは補間ネットワークが閉リンクであ り、各折返し信号が２つの隣接折返し信号を有することを意味する。 図１７は図８の第２−４回補間ネットワークの具体例を示す。このネットワー クは前記Ｒ．van de Grift外１名による論文「“An 8−bit Video ADC Incorpor ating Folding and Interpolating Techniques”，ＩＥＥＥ Journal of Solid -State Circuits，Vol．ＳＣ−２２，No.6，１９８７年１２月、第９４４−９５ ３頁」の第IX章に記載されているように機能する。この改良補間ネットワークに おける補間抵抗の数は、ＩＮＴＥＲＰＯＬ−１のネットワークのような通常の補 間ネットワークと比較した場合に１／２に低減する。 １６個の折返し信号Ｓ_i（ｉは偶数）は次式に従って発生される。 Ｓ_i＝Ｓ_ai−Ｓ_bi （ｉ＝０，２，４，----２６，２８，３０） (12) Ｓ_iは増幅器ＡＭＰ−０，----ＡＭＰ−７（図８）の出力信号である。ｉ＝２， ６，１０，１４，１８，２２，２６，３０に対するＳ_iが補間信号である。残り の１６個の折返し信号Ｓ_i（ｉは奇数）は図１７に示したようなＩＮＴＥＲＰＯ Ｌ−２のネットワークから得られる。これらの折返し信号は次式を満足する。 Ｓ_i＝Ｓ_a(i+1)−Ｓ_b(i-1)（ｉ＝１，３，５，----２７，２９） (13) 及び Ｓ３１＝Ｓ_b0−Ｓ_b30 (14) 図８の増幅器ＡＭＰ−０，----ＡＭＰ−７は例えば図１８に示すように設計す ることができる。この増幅器は差動Ｎチャネルトランジスタ対Ｎ₁₀，Ｎ₁₁を有し ており、これらのトランジスタのソースは相互接続し、ドレインはそれぞれドレ イン抵抗に接続する。ドレインの出力電圧はソースホロワＮ₁₂及びＮ₁₃によって バッファする。

───────────────────────────────────────────────────── 【要約の続き】 ード（ＳＮ_a）に結合された反転入力端子（４）及び第 １出力ノード（ＯＮ_a）に結合させた出力端子（８）を 有する相互コンダクタンス段（２）とを具えている電流 −電圧変換手段（ＩＶＣＯＮＶ）と；を具えている。電 流−電圧変換手段（ＩＶＣＯＮＶ）の低入力インピーダ ンスは加算ノードにおける高い電圧スウィングを止め て、容量性の信号電流が流れるのを低減させる。電流− 電圧変換主段（ＩＶＣＯＮＶ）はさらに、低オームの補 間ネットワークを装備するにも拘らず出力電圧スウィン グを高くする。

Claims (1)

1. 【特許請求の範囲】 １．折返し式アナログ−ディジタル変換用の折返し段（ＦＢ）であって、当該折 返し段（ＦＢ）が： − 折返すべき入力電圧を受電するための入力端子（ＩＴ）と； − 複数の連続基準端子（ＲＴ₁----ＴＲ₁₁）を有し、上昇的に異なる基準電 圧を供給する基準手段と； − 第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b）と； − 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と 、該電流源に結合させた第１主電極及び入力端子（ＩＴ）に結合させた制御電極 を有している第１トランジスタ（Ｔ_Ai）と、電流源に結合させた第１主電極及び 連続する基準端子の各端子（ＲＴ_i）に結合させた制御電極を有している第２ト ランジスタ（Ｔ_Bi）とを具え、連続するトランジスタ対の各第１トランジスタ（ Ｔ_Ai）の第２主電極が第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b）に １つ置きに接続され、且つ関連する第２トランジスタ（Ｔ_bi）の第２主電極が第 ２加算ノード（ＳＮ_b）及び第１加算ノード（ＳＮ_a）に１つ置きに接続された複 数の差動結合トランジスタ対と； − 第１出力ノード（ＯＮ_a）と； − 第１出力ノード（ＯＮ_a）に結合されて、第１出力電圧（Ｖ_a）を供給する 第１抵抗（１２）を具えており、且つ第１加算ノード（ＳＮ_a）に結合させた入 力端子（４）を有する電流−電圧変換手段（ＩＶＣＯＮＶ）と； を具えている折返し段において、 − 前記第１抵抗（１２）が第１加算ノード（ＳＮ_a）と第１出力ノード（Ｏ Ｎ_a）との間に接続され；且つ − 前記電流−電圧変換手段（ＩＶＣＯＮＶ）が、前記第１加算ノード（ＳＮ_a ）に結合させた反転入力端子（４）及び前記第１出力ノード（ＯＮ_a）に結合さ せた出力端子（８）を有する相互コンダクタンス段（２）を具えている； ことを特徴とする折返し段。 ２．前記折返し段（ＦＢ）が、第１出力ノード（ＯＮ_a）に結合されて、第１抵 抗（１２）を介して第１バイアス電流を第１加算ノード（ＳＮ_a）に供給する第 １バイアス電流源（１６）も具えていることを特徴とする請求項１に記載の折返 し段。 ３．− 前記折返し段（ＦＢ）が第２出力ノード（ＯＮ_b）も具え； − 前記電流−電圧変換手段（ＩＶＣＯＮＶ）が、第２出力ノード（ＯＮ_b） と第２加算ノード（ＳＮ_b）との間に接続されて、第２出力電圧（Ｖ_b）を供給す る第２抵抗（１４）も具え；且つ − 前記相互コンダクタンス段（２）が、第２加算ノード（ＳＮ_b）に結合さ れた非反転入力端子（６）及び第２出力ノード（ＯＮ_b）に結合された反転出力 端子（１０）を有する； ことを特徴とする請求項１又は２に記載の折返し段。 ４．前記折返し段（ＦＢ）が、第２出力ノード（ＯＮ_b）に結合されて、第２抵 抗（１４）を介して第２バイアス電流を第２加算ノード（ＳＮ_b）に供給する第 ２バイアス電流源（１８）も具えていることを特徴とする請求項３に記載の折返 し段。 ５．前記相互コンダクタンス段（２）が、共通電流源（２４）に結合された第１ 主電極、第１出力ノード（ＯＮ_a）及び第２出力ノード（ＯＮ_b）にそれぞれ結合 された第２主電極及び第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b）に それぞれ結合された制御電極をそれぞれ有している第１トランジスタ（Ｎ₁）と 第２トランジスタ（Ｎ₂）とを具えていることを特徴とする請求項４に記載の折 返し段。 ６．前記相互コンダクタンス段（２）が第１出力ノード（ＯＮ_a）と第２加算ノ ード（ＳＮ_b）との間に接続した第３抵抗（２０）及び第２出力ノード（ＯＮ_b） と第１加算ノード（ＳＮ_a）との間に接続した第４抵抗（２２）も具えているこ とを特徴とする請求項５に記載の折返し段。 ７．前記折返し段（ＦＢ）がダミー構体も具え、該ダミー構体が、第１電流源と 、入力端子（ＩＴ）に結合させた制御電極、第１電流源に接続した第１主電極及 び第１（ＳＮ_a）と第２加算ノード（ＳＮ_b）のうちの一方のノードに結合させた 第２主電極を有している第１ダミートランジスタ（ＤＴ_A）と、第２電流源と、 バイアス電圧端子（ＢＴ）に結合させた制御電極、第２電流源に接続した第１主 電極及び第１（ＳＮ_a）と第２加算ノード（ＳＮ_b）のうちの他方のノードに結合 させた第２主電極を有する第２ダミートランジスタとを具えていることを特徴と する請求項１，２，３，４，５又は６に記載の折返し段。 ８．複数の差動結合させたトランジスタ対のうちの少なくとも２つのトランジス タ対（Ｔ_A1／Ｔ_B1；Ｔ_A11／Ｔ_B11）における第２トランジスタ（Ｔ_B1；Ｔ_B11） の制御電極を、折返すべき入力電圧の電圧範囲以外にある基準電圧を供給する基 準端子（ＲＴ₁；ＲＴ₁₁）に結合させたことを特徴とする請求項１，２，３，４ ，５，６又は７に記載の折返し段。 ９．− 変換すべき入力電圧（Ｖ_in）を受電する入力端子（ＩＴ）と； − 上昇的に異なる基準電圧を供給する複数の連続基準端子（ＲＴ₁----ＲＴ_{1 1} ）を有している基準手段（Ｒ_efs）と； − 複数の折返し段（ＦＢ−０，----ＦＢ−３）と； を具えている折返し式アナログ−ディジタル変換器であって、前記各折返し段 （ＦＢ）が： − 第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b）と； − 差動結合した複数のトランジスタ対であって、これらの各対が、電流源と 、該電流源に結合した第１主電極及び入力端子（ＩＴ）に結合させた制御電極を 有している第１トランジスタ（Ｔ_Ai）と、電流源に結合させた第１主電極及び連 続する基準電圧端子の各端子（ＲＴ_i）に結合させた制御電極を有している第２ トランジスタ（Ｔ_Bi）とを具え、連続するトランジスタ対の各第１トランジスタ （Ｔ_Ai）の第２主電極を第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b） に１つ置きに接続し、且つ関連する第２トランジスタ（Ｔ_bi）の第２主電極を第 ２加算ノード（ＳＮ_b）及び第１加算ノード（ＳＮ_a）に１つ置きに接続した複数 の差動結合トランジスタ対と； − 第１出力ノード（ＯＮ_a）と； − 第１加算ノード（ＳＮ_a）と第１出力ノード（ＯＮ_a）との間に接続されて 、第１出力電圧（Ｖ_a）を供給する第１抵抗（１２）を具え、且つ第１加算ノー ド（ＳＮ_a）に結合させた入力端子を有しており、さらに第１加算ノード（ＳＮ_a ）に結合させた反転入力端子及び第１出力端子（ＯＮ_a）に結合させた出力端子 （８）を有している相互コンダクタンス段（２）を具えいている電流−電圧変換 手段（ＩＶＣＯＮＶ）と； − 主ストリングノード（Ｖ_ao，Ｖ_a2，Ｖ_a4，Ｖ_a6）に相互接続したインピー ダンス素子のストリングを具え、主ストリングノードが折返し段（ＦＢ−０，-- --，ＦＢ−３）の各第１出力ノード（ＯＮ_a）に接続され、前記インピーダンス 素子の各々が、サブストリングノード（Ｖ_a1，Ｖ_a3，Ｖ_a5，Ｖ_a7）に相互接続さ れて第１出力ノード（ＳＮ_a）に補間した態様の電圧を供給するインピーダンス 素子のサブストリングで構成されるようにした第１補間ネットワーク（ＩＮＴＥ ＲＰＯＬ−１）と； を具えていることを特徴とする折返し式アナログ−ディジタル変換器。 10．前記折返し段（ＦＢ）が、第１出力ノード（ＯＮ_a）に結合されて、第１抵 抗（１２）を経て第１バイアス電流を第１加算ノード（ＳＮ_a）に供給する第１ バイアス電流源（１６）も具えていることを特徴とする請求項９に記載の折返し 式アナログ−ディジタル変換器。 11．− 前記折返し段（ＦＢ）が第２出力ノード（ＯＮ_b）も具え； − 前記電流−電圧変換手段（ＩＶＣＯＮＶ）が、第２出力ノード（ＯＮ_b） と第２加算ノード（ＳＮ_b）との間に接続されて第２出力電圧（Ｖ_b）を供給する 第２抵抗（１４）も具え；且つ − 前記相互コンダクタンス段（２）が第２加算ノード（ＳＮ_b）に結合させ た非反転入力端子（６）と、第２出力ノード（ＯＮ_b）に結合させた反転出力端 子（１０）とを有している； ことを特徴とする請求項９又は１０に記載の折返し式アナログ−ディジタル変 換器。 12．前記折返し段（ＦＢ）が、第２出力ノード（ＯＮ_b）に結合されて第２バイ アス電流を第２抵抗（１４）を経て第２加算ノード（ＳＮ_b）に供給する第２ バイアス電流源（１８）も具えていることを特徴とする請求項１１に記載の折返 し式アナログ−ディジタル変換器。 13．前記第１補間ネットワーク（ＩＮＴＥＲＰＯＬ−１）が、他の主ストリング ノード（Ｖ_bo，Ｖ_b2，Ｖ_b4，Ｖ_b6）に相互接続した他のインピーダンス素子から 成る他のストリングを具え、前記他の主ストリングノードを折返し段（ＦＢ−０ ，----，ＦＢ−３）の各第２出力ノード（ＯＮ_b）に接続し、前記他のインピー ダンス素子の各々が、他のサブストリングノードに相互接続されて第２出力ノー ド（ＯＮ_b）に補間した態様の電圧を供給する他のインピーダンス素子から成る 他のサブストリングで構成されるようにしたことを特徴とする請求項１１又は１ ２に記載の折返し式アナログ−ディジタル変換器。 14．前記相互コンダクタンス段が、共通の電流源（２４）に結合した第１主電極 と、第１出力ノード（ＯＮ_a）及び第２出力ノード（ＯＮ_b）にそれぞれ結合した 第２主電極と、第１加算ノード（ＳＮ_a）及び第２加算ノード（ＳＮ_b）にそれぞ れ結合した制御電極とを有している第１トランジスタ（Ｎ₁）及び第２トランジ スタ（Ｎ₂）を具えていることを特徴とする請求項１１，１２又は１３に記載の 折返し式アナログ−ディジタル変換器。 15．前記相互コンダクタンス段（２）が、第１出力ノード（ＯＮ_a）と第２加算 ノード（ＳＮ_b）との間に接続した第３抵抗（２０）及び第２出力ノード（ＯＮ_b ）と第１加算ノード（ＳＮ_a）との間に接続した第４抵抗（２２）も具えている ことを特徴とする請求項１４に記載の折返し式アナログ−ディジタル変換器。 16．主ノード（Ｓ_ao，Ｓ_a4,---Ｓ_a28，Ｓ_b0，Ｓ_b4,---，Ｓ_b28）に相互接続した インピーダンス素子のストリングを具え、主ノードの各々が、第１及び第２出力 ノードにおける電圧のうちの選択した一方の電圧及び第１と第２出力ノードの補 間した態様の電圧を受電すべく接続され、且つ各インピーダンス素子が、サブス トリングノード（Ｓ_a2，Ｓ_a6,---Ｓ_a30，Ｓ_b2，Ｓ_b6,---，Ｓ_b30）に相互接続さ れて第２補間ネットワークの主電極にて受電した電圧の、補間した態様の電圧を 供給するインピーダンス素子のサブストリングで構成されるようにした第２補間 ネットワーク（ＩＮＴＥＲＰＯＬ−２）も具えていることを 特徴とする請求項１３に記載の折返し式アナログ−ディジタル変換器。 17．前記電圧のうちの選択した電圧を第２補間ネットワーク（ＩＮＴＥＲＰＯＬ −２）の主ノード（Ｓ_ao，Ｓ_a4，----Ｓ_a28，Ｓ_b0．Ｓ_b4，----，Ｓ_b28）に結合 させるバッファ増幅器（ＡＭＰ−０，ＡＭＰ−３）も具えていることを特徴とす る請求項１６に記載の折返し式アナログ−ディジタル変換器。 18．前記折返し段（ＦＢ）がダミー構体も具え、該ダミー構体が、第１電流源と 、入力端子（ＩＴ）に結合させた制御電極、第１電流源に接続した第１主電極及 び第１（ＳＮ_a）と第２加算ノード（ＳＮ_b）のうちの一方のノードに結合させた 第２主電極を有している第１ダミートランジスタ（ＤＴ_A）と、第２電流源と、 バイアス電圧端子（ＢＴ）に結合させた制御電極、第２電流源に接続した第１主 電極及び第１（ＳＮ_a）と第２加算ノード（ＳＮ_b）のうちの他方のノードに結合 させた第２主電極を有する第２ダミートランジスタとを具えていることを特徴と する請求項９〜１７のいずれか一項に記載の折返し段。 19．複数の差動結合させたトランジスタ対のうちの少なくとも２つのトランジス タ対（Ｔ_A1／Ｔ_B1；Ｔ_A11／Ｔ_B11）における第２トランジスタ（Ｔ_B1；Ｔ_B11） の制御電極を、折返すべき入力電圧の電圧範囲以外にある基準電圧を供給する基 準端子（ＲＴ₁；ＲＴ₁₁）に結合させたことを特徴とする請求項９〜１８のいず れか一項に記載の折返し段。