KR100366520B1

KR100366520B1 - Ａｄ 변환 회로

Info

Publication number: KR100366520B1
Application number: KR10-2001-0003381A
Authority: KR
Inventors: 하루오 고바야시; 기무라야스유끼
Original assignee: 산요 덴키 가부시키가이샤; 하루오 고바야시
Priority date: 2000-01-21
Filing date: 2001-01-20
Publication date: 2003-01-09
Also published as: US20010040522A1; JP3520233B2; US6480133B2; TW472459B; JP2001203578A; CN1308412A; KR20010076416A; CN1308412B

Abstract

본 발명은 저전압화 및 미세화·고집적화를 가능하게 한 고속의 AD 변환 회로를 제공한다.

본 발명은, 아날로그 신호쌍과 참조 전압쌍이 각각 입력되고, 폴딩된 차동 전류쌍을 출력하는 폴딩 회로(2a∼2c)와, 폴딩 회로가 출력하는 차동 전류쌍을 비교하고, 상위 3 비트의 그레인 코드를 출력하는 비교기(3a∼3c)와, 4상 사인파쌍을 출력하는 사인파 발생 회로(4a∼4d)와, 4상 사인파쌍 사이를 보간하고, 32개의 사인파쌍을 출력하는 보간 회로(5)와, 사인파쌍을 각각 비교하는 비교기(6)와, 비교기(6)의 출력을 하위 5 비트의 그레인 코드로 변환하는 그레인 코드 인코더 회로(7)를 구비한다.

Description

ＡＤ 변환 회로{AD CONVERSION CIRCUIT}

본 발명은 AD 변환 회로(아날로그·디지털 변환기)에 관한 것으로, 특히 저전압 동작을 가능하게 함과 동시에 회로량(회로 소자수) 및 소비 전력을 저감한 고속의 AD 변환 회로에 관한 것이다. 본 발명의 AD 변환 회로는, 디지털 신호 처리를 행하는 모든 제품, 특히 계측기의 FTT 애널라이저, 디지털·오실로스코프 등의 제품에 적합하다.

종래의 최고속 AD 변환 회로로서, 병렬형(플래시형) AD 변환 회로가 알려져 있다. 이 AD 변환 회로는, 비트 분해능의 2의 누승개의 비교기를 이용하여 회로가 구성되어 있었다. 예를 들면, 분해능이 8 비트인 경우, 256(= 28)개의 비교기 및 그 후단에 큰 회로량의 디지털 인코더가 필요했다.

그 때문에, 종래의 병렬형 AD 변환 회로에서는, 회로량, 소비 전력이 방대하게 되고, 또한 입력 용량도 크게 되어 고주파 특성이 열화된다. 또한, AD 변환 회로에 이용되는 종래의 회로 방식에서는, 전압 영역에서 연산을 행하는 전압 모드의 회로가 사용되는 것이 많다. 그러나, 집적 회로의 미세화에 따라 전원 전압이 낮게 되면, 이 회로 방식에서는 대응할 수 없다.

이에 반해, 폴딩·보간형(folding·interpolation type) AD 변환 회로는, 병렬형 AD 변환 회로에 비해 고속성을 갖는 동시에 회로량, 소비 전력, 입력 용량도 병렬형 AD 컨버터에 비하여 적다는 이점이 있다. 이 폴딩·보간형 AD 변환 회로의선행 기술로서는, 예를 들면 일본 특개평8-149006호 공보 등에 개시되어 있는 것이 있다.

상술한 바와 같이, 병렬형 AD 변환 회로는 회로량, 소비 전력, 입력 용량이 크다는 문제가 있었다. 또한, 폴딩·보간형 AD 변환 회로는, 이들의 문제를 해결하는 유망한 기술이지만, 종래에 제안되어 있는 것은 대부분 바이폴라 트랜지스터 회로를 이용하는 것으로서, 전원 전압의 저전압화, 집적 회로의 미세화, 및 소비 전력의 저감화에 충분히 대응할 수 있는 것은 아니었다.

그래서, 본원 발명자는, 고속 AD 변환 회로에 관하여 예의 검토한 바, CMOS 트랜지스터 회로를 이용한 고속 AD 변환 회로의 새로운 아키텍쳐를 개발하기에 이르렀다.

즉, 본 발명은 종래의 폴딩·보간형 AD 변환 회로를 더욱 발전시킨 것으로서, 특히 AD 변환 회로의 입력단의 아날로그 전(前) 처리 회로에 연구를 함으로써, AD 변환 특성이 향상되고, 또한 저전압화 및 미세화·고집적화를 가능하게 하는 AD 변환 회로를 제공하는 것을 목적으로 하고 있다.

본원에 개시된 발명의 개요를 설명하면 다음과 같다.

제1 발명의 AD 변환 회로는, 입력 아날로그 신호를 상위 m 비트 및 하위 n 비트의 그레인 코드로 변환하는 AD 변환 회로에 있어서, 차동 아날로그 신호쌍과 차동 참조 전압쌍이 각각 입력되고, 폴딩된 차동 전류쌍을 출력하는 m 개의 폴딩 회로와, 폴딩 회로가 출력하는 차동 전류쌍을 비교하고, 상위 m 비트의 그레인 코드를 출력하는 m 개의 제1 비교기 회로와, 상기 차동 아날로그 신호쌍과 상기 차동 참조 전압쌍이 각각 입력되고, 다상 사인파쌍을 출력하는 복수의 사인파 발생 회로와, 상기 다상 사인파쌍 사이를 보간하고, 2ⁿ개의 사인파쌍을 출력하는 보간 회로와, 상기 사인파쌍을 각각 비교하고 2치 데이터를 출력하는 2ⁿ개의 제2 비교기 회로와, 상기 2치 데이터를 n 비트의 그레인 코드로 변환하는 그레인 코드 인코더 회로를 구비하고, 그레인 코드 인코더 회로로부터 하위 n 비트의 그레인 코드를 출력하는 것이다.

이러한 수단에 따르면, 종래의 병렬형 AD 변환 회로와 동등한 스피드를 유지하면서, 전체의 회로량·소비 전력을 대폭 감소시킬 수 있다.

제2 발명의 AD 변환 회로는, 제1 발명에 있어서, 클럭 신호에 따라서 상기 차동 아날로그 신호쌍의 레벨을 일시 유지하고 또한 출력하는 트랙 홀드 회로를 구비하고, 이 트랙 홀드 회로를 통해 상기 아날로그 신호쌍을 폴딩 회로 및 사인파 발생 회로에 입력함과 동시에, 제1 및 제2 비교기를 클럭 신호와 동기하여 동작시키도록 한 것을 특징으로 하는 것이다.

이러한 수단에 따르면, 신호 지연에 기인하는 AD 변환 에러의 발생을 방지하고, AD 정밀도를 향상시킬 수 있다.

제3 발명의 AD 변환 회로는, 제1, 제2 발명에 있어서, 아날로그 신호쌍과 참조 전압쌍의 전위차를 증폭하고 차동 전압쌍을 출력하는 전단 증폭 회로를 구비하고, 이 전단 증폭 회로의 출력을 상기 폴딩 회로에 입력하는 것을 특징으로 하는것이다.

이러한 수단에 따르면, AD 변환 정밀도를 향상시킬 수 있다.

제4 발명의 AD 변환 회로는, 제3 발명에 있어서, 상기 폴딩 회로는, 차동 전압쌍이 게이트에 인가된 차동 MOS 트랜지스터쌍과, 이 차동 MOS 트랜지스터쌍에 제1 전류를 공급하는 전류원과, 1쌍의 전류로에 제2 전류를 공급하는 전류 미러 회로를 구비하고, 차동 MOS 트랜지스터쌍의 드레인을 각각 1쌍의 전류로에 교대로 크로스하여 접속하고, 1쌍의 전류로의 단으로부터 폴딩된 차동 전류쌍을 출력하는 것이다.

이러한 수단에 따르면, 전류 모드의 CM0S 구성에 의해 저전압화가 가능해진다.

제5 발명의 AD 변환 회로는, 차동 아날로그 신호가 입력되고 상위 m 비트의 디지털 신호를 출력하는 폴딩 회로와, 차동 아날로그 신호가 입력되고 하위 n 비트의 디지털 신호를 출력하는 사인파 발생 회로와, 이 사인파 발생 회로의 출력을 보간하는 보간 회로를 구비하고, m+n 비트의 디지털 신호를 출력하는 AD 변환 회로에 있어서, 상기 폴딩 회로는, 차동 아날로그 신호와 차동 참조 전압의 차동 전압쌍이 게이트에 인가된 1개 이상의 차동 MOS 트랜지스터쌍과, 이 차동 MOS 트랜지스터쌍에 제1 전류를 공급하는 전류원과, 1쌍의 전류로에 제2 전류를 공급하는 전류 미러 회로를 구비하고, 상기 차동 MOS 트랜지스터쌍의 드레인을 각각 상기 1쌍의 전류로에 교대로 크로스하여 접속하고, 1쌍의 전류로의 단으로부터 폴딩된 차동 전류쌍을 출력하는 것을 특징으로 하는 것이다.

이러한 수단에 따르면, 종래의 병렬형 AD 변환 회로와 동등한 스피드를 유지하면서, 전체의 회로량·소비 전력을 대폭 감소시킬 수 있는 동시에, 전류 모드의 CM0S 구성에 의해 저전압화가 가능해진다.

제6 발명의 AD 변환 회로는, 제5 발명에 있어서, 차동 전류쌍을 비교하고 그레인 코드화된 디지털 신호를 출력하는 전류 비교기를 구비하는 것을 특징으로 하는 것이다.

제7 발명의 AD 변환 회로는, 차동 아날로그 신호가 입력되고 상위 m 비트의 디지털 신호를 출력하는 폴딩 회로와, 차동 아날로그 신호가 입력되고 하위 n 비트의 디지털 신호를 출력하는 사인파 발생 회로와, 이 사인파 발생 회로의 출력을 보간하는 보간 회로를 구비하고, m+n 비트의 디지털 신호를 출력하는 AD 변환 회로에 있어서, 상기 사인파 발생 회로는, 차동 아날로그 신호와 차동 참조 전압의 차동 전압쌍이 게이트에 인가된 복수의 차동 M0S 트랜지스터쌍과, 이 차동 M0S 트랜지스터쌍에 제1 전류를 공급하는 전류원과, 1쌍의 전류로에 제2 전류를 공급하는 전류 미러 회로를 구비하고, 상기 차동 MOS 트랜지스터쌍의 드레인을 각각 상기 1쌍의 전류로에 교대로 크로스하여 접속하고, 1쌍의 전류로의 단으로부터 사인파 전류를 출력하는 것을 특징으로 하는 것이다.

이러한 수단에 따르면, 회로량·소비 전력을 대폭 감소시킬 수 있는 동시에, 전류 모드의 CM0S 구성에 의해 저전압화가 가능해진다.

제8 발명의 AD 변환 회로는, 제7 발명의 AD 변환 회로에 있어서, 상기 보간 회로는 위상이 어긋난 복수의 사인파 전류 사이를 전류 보간하는 보간 회로로서,사인파 전류를 소정의 비율로 복수의 전류로 분류(分流)하는 분류 수단과, 복수의 사인파 전류 사이를 전류 보간하도록 상기 분류된 전류를 가산하는 가산 수단을 구비하고, 사인파 전류를 상기 분류 수단에 직접 입력한 것을 특징으로 하는 것이다.

이러한 수단에 따르면, 종래의 버퍼 회로 등의 인터페이스 부분을 생략할 수 있다.

제9 발명의 AD 변환 회로는, 제8 발명에 있어서, 상기 분류수단은 게이트 폭이 상이한 복수의 M0S 트랜지스터를 병렬 접속하여 이루어지는 것을 특징으로 하는 것이다.

이러한 수단에 따르면, M0S 트랜지스터의 게이트 폭으로 분류비를 결정하고 있기 때문에, 보간 정밀도를 높일 수 있다.

도 1은 본 발명의 실시 형태에 따른 폴딩·보간형(folding·interpolation type) AD 변환 회로의 기능 블록을 나타낸 도면.

도 2는 본 발명의 실시 형태에 따른 폴딩·아키텍쳐를 나타낸 상세한 블록도.

도 3은 본 발명의 실시 형태에 따른 폴딩·보간의 아키텍쳐를 나타낸 상세한 블록도.

도 4는 본 발명의 실시 형태에 따른 차동 아날로그 입력 신호 Vinp/Vinm과 차동 참조 전압 Vrefp/Vrefm의 관계를 설명하는 개략도.

도 5는 회로별 참조 전압 Vrefp을 나타낸 도면.

도 6은 본 발명의 실시 형태에 따른 AD 변환 회로의 동작을 설명하는 파형도.

도 7은 본 발명의 실시 형태에 따른 AD 변환 회로의 동작을 설명하는 파형도.

도 8은 전단 증폭 회로(1a∼1h)의 회로 구성 및 입출력 특성을 나타낸 도면.

도 9는 전단 증폭 회로에서의 참조 전압의 상태에 따른 상호 컨덕턴스 gm의 변화를 나타낸 도면.

도 10은 G7용의 폴딩 회로(2a)를 도시하는 회로도.

도 11은 G7용의 폴딩 회로(2a)의 동작 파형도.

도 12는 G6용의 폴딩 회로(2b)를 도시하는 회로도.

도 13은 G6용의 폴딩 회로(2b)의 동작 파형도이다.

도 14는 G5용의 폴딩 회로(2c)를 도시하는 회로도.

도 15는 G5용의 폴딩 회로(2c)의 동작 파형도.

도 16은 사인파 발생 회로를 나타내는 도면.

도 17은 보간 회로의 회로도.

도 18은 보간 회로에 의한 보간예를 도시하는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1a∼1h : 전단 증폭 회로

2a∼2d : 폴딩 회로

3a∼3d : 비교기

4a∼4d : 사인파 발생 회로

5 : 보간 회로

6 : 비교기

7 : 그레이 코드 인코더

8 : 저항 스트링

9 : DFF

10 : 트랙 홀드 회로

다음에, 본 발명의 실시 형태에 대하여 도 1 내지 도 18을 참조하여 상세히 설명한다. 우선, 본 발명의 AD 변환 회로의 아키텍쳐의 개요에 대하여 도 1을 참조하여 설명한다. 도 1은 본 실시 형태에 따른 폴딩·보간형 AD 변환 회로의 기능 블록도이다.

이 AD 변환 회로는 분해능이 8 비트이지만, 상위 3 비트와 하위 5 비트의 디지털 데이터를 발생시키는 회로에서는 상이한 아키텍쳐를 채용하고 있다. 상위 3 비트를 발생시키는 회로는 폴딩·아키텍쳐이고, 하위 5 비트는 폴딩과 보간이 조합된 아키텍쳐이다.

폴딩·아키텍쳐의 구성은, 차동 아날로그 입력 신호(Vinp/Vinm)와 차동 참조전압(Vrefp/Vrefn)의 전위차를 증폭하는 전단 증폭 회로(프리앰프)(1a∼1c), 이 전단 증폭 회로(1a∼1c)의 출력이 입력됨으로써 폴딩된 차동 전류쌍을 출력하는 3개의 폴딩 회로(2a∼2c), 및 이 차동 전류쌍을 비교하여, 상위 3 비트의 그레인 코드를 출력하는 3개의 비교기(3a∼3c)로 이루어져 있다. 비교기(3a∼3c)는 전류 비교기(Current Comparator)이다.

또한, 하위 5 비트에 대응하는 폴딩·보간의 아키텍쳐의 구성은, 전단 증폭 회로(1d∼1g), 이 전단 증폭 회로(1d∼1g)의 출력에 따라 45도씩 위상이 어긋난 4상 사인파쌍을 출력하는 사인파 발생 회로(4a∼4d), 이 4상 사인파쌍 사이를 보간하여, 5.625도씩 위상이 어긋난 32개의 사인파쌍을 출력하는 보간 회로(5), 이 사인파쌍을 각각 비교하여 2치 데이터를 출력하는 32개의 비교기(6), 2치 데이터를 n 비트의 그레인 코드로 변환하는 그레인 코드 인코더 회로(7)로 이루어져 있다. 또한, 본 실시 형태에서는, 45도씩 위상이 어긋난 4상 사인파쌍을 발생시키고 있지만, 이에 한정되는 것이 아니라 예를 들면 90도 위상이 어긋난 2상 사인파쌍을 발생시켜, 이 2상 사인파쌍을 보간하는 구성으로 할 수도 있다. 이 경우, 사인파 발생 회로는 2개이면 된다.

또한, 이 아키텍쳐를 신호 처리의 관점에서 보면, 도 1의 중간 나열되어 있는 비교기(3a∼3c, 6)를 경계로 하여, 좌측이 아날로그 전 처리 회로, 우측이 디지털 회로가 된다. 아날로그 전 처리 회로란, 전단 증폭 회로(1a∼1g), 폴딩 회로(2a∼2c), 사인파 발생 회로(4a∼4d), 보간 회로(5)의 총칭이다.

또한, AD 변환의 대상이 되는 아날로그 신호는 차동 아날로그 입력신호(Vinp/Vinm)로서 입력된다. 차동 참조 전압(Vrefp/Vrefn)은 72개의 저항 스트링(8)의 각 접속 노드로부터 발생된다. 차동 아날로그 입력 신호(Vinp/Vinm)는 상기한 아날로그 전 처리 회로에 의해서 아날로그 인코딩된 후, 비교기(3a∼3c, 6)에 의해 디지털화된다.

여기서, 비교기(3a∼3c)의 출력은 그대로 상위 3 비트의 그레이 코드(G7, G6, G5)로 된다. 하위5 비트에 대해서는, 그레이 코드 인코더(7)에 의해 그레이 코드(G4∼G0)로 변환된다. 그리고, 8 비트의 그레이 코드(G7∼C0)는 DFF(9a∼9d)를 통해 일정한 타이밍으로 출력된다.

이상이, 본 실시 형태에 의한 AD 변환 회로의 아키텍쳐의 주요부이지만, 오버플로우·언더 검출 비트(OU), 에러 정정 비트(ERRC)도 출력된다. 오버플로우·언더 검출 회로는 상위 3 비트의 폴딩·아키텍쳐와 동일한 구성이다. 즉, 전단 증폭 회로(1h), 폴딩 회로(2d), 비교기(3d)로 구성되어 있다.

또한, 차동 아날로그 입력 신호(Vinp/Vinm)는 트랙 홀드 회로(10)에 의해서 샘플 홀드된 후, 전단 증폭 회로(1a∼1g)에 인가된다. 트랙 홀드 회로(10)는 클럭 신호 clk에 따라, 예를 들면 클럭 신호 clk가 H 레벨인 기간마다 차동 아날로그 입력 신호(Vinp/Vinm)의 샘플링을 행하고, 그 기간, 신호 레벨을 유지하고 출력한다.

또한, 이 클럭 신호 clk는 비교기(3a∼3d, 6) 및 DFF(9a∼9e)에 공통으로 공급되고, 이들 회로의 동작과의 동기를 취하고 있다. 즉, 비교기(3a∼3d)는 클럭 신호 clk가 H 레벨인 기간에 비교 동작을 행한다. 이에 따라, 신호 지연에 기인하는 AD 변환 에러의 발생을 방지하여, AD 변환 정밀도를 향상시킬 수 있다.

다음에, 상술한 AD 변환 회로의 더욱 상세한 블록 구성에 관해서 도 2 및 도 3을 참조하면서 설명한다. 도 2는 상위 3 비트를 발생시키는 폴딩·아키텍쳐를 나타낸 상세한 블록도이다. 또한, 도 3은 하위 5 비트를 발생시키는 폴딩·보간 아키텍쳐를 나타낸 상세한 블록도이다.

도 2에서, 전단 증폭 회로(1a, 1b, 1c)에는, 차동 아날로그 입력 신호(Vinp/Vinm)가 공통으로 입력됨과 동시에 저항 스트링(8)으로부터 발생되는 상이한 차동 참조 전압(Vrefp/Vrefm)이 입력된다. 전단 증폭 회로(1a, 1b, 1c)는 각각 1개, 2개, 4개의 차동 증폭기를 포함하고 있다. 그리고, 전단 증폭 회로(1a, 1b, 1c)는 차동 전압쌍 <srcp1, srcm1> ∼ <srcp4, srcm4>를 출력하고, 이들은 대응하는 각 폴딩 회로(2a∼2c)에 입력된다. 그리고, 폴딩 회로(2a∼2c)는 폴딩된 차동 전류쌍 <Iop7, Iom7>, <Iop6, Iom6>, <Iop5, Iom5>를 대응하는 비교기(3a∼3c)로 출력한다. 또한, 도 2중, 간략화를 위해 +측의 참조 전압 Vrefp(V36, V20, V52, …)만이 도시되어 있다.

또한, 도 3에서, 전단 증폭 회로(1d, 1e, 1f, 1g)에는, 차동 아날로그 입력 신호(Vinp/Vinm)가 공통으로 입력됨과 동시에 저항 스트링(8)으로부터 발생되는 상이한 차동 참조 전압(Vrefp/Vrefm)이 입력된다. 이들 전단 증폭 회로(1d∼1g)는 9개의 차동 증폭기를 포함하고 있다.

그리고, 전단 증폭 회로(1d∼1g)는 증폭된 차동 전압쌍 <srcp1, srcm1> ∼ <srcp9, srcm9>를 출력하고, 이들은 대응하는 다음 단의 사인파 발생 회로(4a∼4d)에 입력된다. 그리고, 사인파 발생 회로(4a∼4d)는 위상이 45도씩 어긋난 4상 사인파쌍 <Sinp0, Sinm0> ∼ <Sinp3, Sinm3>을 출력하고, 이들 사인파쌍은 또한 다음 단의 보간 회로(5)에서 보간되어, 위상이 5.625도씩 어긋난 32상 사인파쌍을 발생시킨다. 그리고, 이들 사인파쌍은 각각 대응하는 32개의 비교기 회로(6)에 의해서 2치화된 후, 그레이 코드 인코더 회로(7)에 의해서 그레이 코드화(G4∼G0)된다.

도 4는 상기 AD 변환 회로의 구성에서, 차동 아날로그 입력 신호(Vinp/Vinm)와 차동 참조 전압(Vrefp/Vrefm)의 관계를 설명하는 개략도이다. 도 4의 (a)에 도시한 바와 같이, 저항 스트링에 의해 고전압 Vh와 저전압 Vl 사이가 등분할되고, Vrefp, Vrefm은 그 중간 전압 (Vh+ V1)/2(= 입력 신호의 공통 전압)을 기준으로 하여 동일 전압차의 점으로 설정하는 것이 바람직하다. 이 설정에 의해, 도 4의 (b)에 도시한 바와 같이, Vinp와 Vrefp의 전압차와, Vinm과 Vrefm의 전압차는 항상 같게 된다.

또한, 도 5는 상기 구성에서 회로별 참조 전압(Vrefp)을 나타낸 도면이다. 도면 중의 번호는, 저항 스트링의 각 접속 노드 번호에 대응하는 전압을 나타낸다. 예를 들면, 도면 중 36은 중간 전압 V36[=(Vh+ V1) /2]을 나타낸다. 여기서, 풀 스케일은 Vp4 ∼ Vp68이고, Vp4 이하는 언더플로우로 되고, V68 이상은 오버플로우로 된다. 또한, 도 5에는 도시하지 않았지만, 참조 전압 Vrefm = Vp72 - Vrefp로 표현된다.

다음에, 상기 구성의 AD 변환 회로의 동작 원리에 관해서 도 6 및 도 7을 참조하여 설명한다. 도 6에서, 간략화를 위해 입력 전압 Vin으로서 싱글 입력 Vinp만이 도시되어 있다. 입력 전압 Vin에 따라서, 폴딩 회로(2a, 2b, 2c)는 도시한바와 같이 각 참조 전압의 위치에서 폴딩된 전류 Iop7, Iop6, Iop5를 출력한다(일측의 전류 Iom7, Iom6, Iom5는 도시되어 있지 않음). 따라서, 이들 각 전류를 비교하면, 입력 전압 Vin에 따른 디지털 데이터 (000) (001) (011) (010) (110) (111) (101) (100)이 얻어진다. 이것은 그대로 상위 3 비트의 그레이 코드로 되어있다.

또한, 사인파 발생 회로(4a∼4d)는 입력 전압 Vin에 따라서 4상 사인파 Sinp0 ∼ Sinp3을 출력한다(일측의 Sinm0∼Sinm3은 도시되어 있지 않음). 그리고, 보간 회로(5)는 각 4상 사인파 Sinp0 ∼ Sinp3 사이를 8 분할한 32개의 사인파를 출력한다. 도면에서, Sinp0와 Sinp1 사이의 보간예를 도시하고 있다.

그리고, 32개의 사인파쌍을 비교기 회로(6)에 의해서 비교하면, 도 7에 도시한 바와 같은 사이클 코드 V0 ∼ V31이 얻어진다. 그리고, 이 사이클 코드 V0 ∼ V31을 그레이 코드 인코더(7)에 의해서 인코딩하면, 동도에 도시한 바와 같은 하위 5 비트의 그레이 코드(G4∼G0)가 얻어진다.

다음에, 상기 구성에서의 각 회로의 구체적인 회로 구성예와 동작예에 대하여 상세히 설명한다.

(1) 전단 증폭 회로(Pre-Amplifier)

도 8은 전단 증폭 회로(1a∼1h)의 회로 구성 및 입출력 특성을 나타낸 도면이다. 도 8의 (a)에 도시한 바와 같이, 차동 아날로그 입력 신호 Vinp/Vinm은 각각 차동 참조 전압 Vrefp/Vrefm과 쌍을 이뤄, 차동 M0S 트랜지스터쌍 (M11, M12) (M13, M14)의 게이트에 입력된다. 출력은 차동 전압쌍 <scrp, scrm>이고, 다음 단의 폴딩 회로(2a∼2d), 사인파 발생 회로(4a∼4d)에 입력된다. 또한, 도 8의 (a)에서, ip1, im1, ip2, im2, Im, Ip는 각각의 MOS 트랜지스터 M11, M12, M13, M14, M15, M16에 흐르는 전류이고, Im = im1 + im2, Ip = ip1 + ip2의 관계로 되어있다. 도 8의 (b)는 도 8의 (a)에 도시한 회로의 입출력 특성을 나타낸 도면으로, 차동 참조 전압 Vrefp/Vrefm을 변경함으로써, 차동 전압쌍 <scrp, scrm>의 교차하는 위치를 변경할 수 있다.

여기서, 참조 전압 Vrefp/Vrefm은 상술한 바와 같이, 이하의 식1을 만족하는 값으로 설정되는 것이 바람직하다.

<식 1>

(Vrefp+Vrefm)/2 = (Vinp+Vinm)/2

도 9는 전단 증폭 회로에서의 참조 전압의 상태에 따른 상호 컨덕턴스 gm의 변화를 나타낸 도면이다. 도 9의 (a)는 식 1을 만족하는 경우, 도 9의 (b)는 식 1을 만족하지 않는 경우를 나타내고 있다. 이 도면으로부터 분명한 바와 같이, 식 1을 만족하지 않는 경우에는 식 1을 만족하는 경우에 비해, 상호 컨덕턴스 gm의 값이 작게 되는 것을 알 수 있다.

(2) 폴딩 회로(Folding Circuit)

폴딩 회로(2a, 2b, 2c)는 상위 3 비트(G7, G6, G5)를 생성하기 위한 아날로그 인코드 회로이다. G7용 폴딩 회로(2a), G6용 폴딩 회로(2b), G5용 폴딩 회로(2 c)의 3 종류의 폴딩 회로가 이용된다.

도 10은 G7용 폴딩 회로(2a)를 도시하는 회로도이다. 이 회로는 PMOS 전류미러 회로(M1), PMOS 버퍼(M2) 및 NMOS 차동 트랜지스터쌍(M3)의 3개의 블록으로 구성되어 있다. 전류 미러 회로(M1)는 전류로인 vddp열, vddm 열에 동 전류 Ib를 흘린다. 차동 트랜지스터쌍(M3)에는 전단 증폭 회로(1a)로부터 출력되는 차동 전압쌍 <scrp1, scrm1>이 인가된다. 또한, 차동 트랜지스터쌍(M3)에는 전류원 Ia가 접속되어 있다. vddp열, vddm열의 전류는 차동 트랜지스터쌍(M3)에 흐르는 전류 Im, Ip분이 인출되고, vddp열, vddm열의 단으로부터 차동 전류쌍 <Iop7, Iom7>이 출력된다.

도 11은 폴딩 회로(2a)의 동작 파형도이다. 차동 트랜지스터쌍(M3)은 vddp열, vddm열에 크로스 접속되어 있기 때문에, Ip, Im의 전류차, Iop7, Iom7의 전류차는 항상 Ia 이다. 도 11의 (c)에 도시한 바와 같이, 차동 전류쌍 <Iop7, Iom7>은 참조 전압(이 경우에는 중간 전압 V36)의 위치에서 폴딩된 입출력 특성으로 된다. 이 차동 전류쌍 <Iop7, Iom7>을 비교기(3a)에 의해 2치화하면, 도 11의 (d)에 도시한 입출력 특성으로 되고, 이것이 그대로 최상위 비트(G7)의 디지털 데이터로 된다.

또한, 이 폴딩 회로(2a)는 전류 모드로 동작하고 있어, 큰 전압 진폭을 필요로 하지 않기 때문에 저전압화에 유리하다. 이것은 이하에 설명하는 회로에 대해서도 마찬가지이다.

도 12는 G6용 폴딩 회로(2b)를 나타낸 회로도이다. 이 회로도 전류 미러 회로(M4), PMOS 버퍼(M5) 및 NMOS 차동 트랜지스터쌍(M6)의 3개의 블록으로 구성되어 있지만, 3개의 차동 트랜지스터쌍에는 각각 차동 전압쌍 <scrp1, scrm1>, <scrp2,scrm2>, <Vss, Vdd>가 인가되어 있다. 단, Vss는 접지 전압, Vdd는 전원 전압이다. 차동 트랜지스터쌍은 vddp열, vddm열에 교대로 크로스 접속되어 있다. 여기서, <Vss, Vdd>가 인가된 차동 트랜지스터쌍을 설치하는 것은 전류쌍 <Ip, Im>의 1개에는 항상 Ia 이상의 전류가 흐르도록 하기 위함이고, 이 차동 트랜지스터쌍이 없는 경우, 전류쌍 <Ip, Im>은 차동 신호로 되지 않는다.

도 13은 폴딩 회로(2b)의 동작 파형도이다. 차동 트랜지스터쌍은 크로스 접속되어 있기 때문에 전류쌍 <Ip, Im>은 Ia ∼ 2Ia의 전류가 흐른다. 그리고, 차동 전류쌍 <Iop6, Iom6>은 2개의 참조 전압(V20, V52)의 위치에서 폴딩된 입출력 특성으로 된다. 이 차동 전류쌍 <Iop6, Iom6>을 비교기(3b)에 의해 2치화하면 도 13의 (d)에 나타낸 입출력 특성으로 되고, 이것이 그대로 상위 2비트째(G6)의 디지털 데이터로 된다.

도 14는 G5용 폴딩 회로(2c)를 도시하는 회로도이다. 이 회로도 전류 미러 회로(M7), PMOS 버퍼(M8) 및 NMOS 차동 트랜지스터쌍(M9)의 3개의 블록으로 구성되어 있지만, 5개의 차동 트랜지스터쌍에는 각각 차동 전압쌍 <scrp1, scrm1> ∼ <scrp4, scrm4>, <Vss, Vdd>가 인가되어 있다.

도 15는 폴딩 회로(2c)의 동작 파형도이다. 차동 전류쌍 <Iop5, Iom5>는 4개의 참조 전압의 위치에서 폴딩된 입출력 특성으로 된다. 이 차동 전류쌍 <Iop5, Iom5>를 비교기(3c)에 의해 2치화하면 도 15의 (d)에 나타낸 입출력 특성으로 되고, 이것이 그대로 상위 3 비트째(G5)의 디지털 데이터로 된다. 또한, 도 15의 (c)보다 최대 출력 전류차는 전부 Ia로 되어 있는 것을 알 수 있다. 즉, 차동 트랜지스터쌍의 전류원 Ia의 값을 크게 함으로써 최대 전류차를 크게 할 수 있고, 비교기(3c)의 부담을 덜어줄 수 있다. 또한, 전류 Ib는 회로의 스피드를 결정하는 요인이 되므로, Ib를 크게 하면 회로 스피드는 상승된다. 이것은 다른 폴딩 회로(2a, 2b)에서도 마찬가지다.

(3) 사인파 발생 회로(Sin Wave Generator)

사인파 발생 회로(4a∼4d)는 하위 비트를 생성하기 위한 아날로그 인코드 회로이다. 도 16은 사인파 발생 회로를 나타낸 도면이다. 도 16의 (a)의 회로도를 참조하면, 기본적으로는 폴딩 회로와 마찬가지의 구성이다. 즉, 전류 미러 회로(M10) 및 NMOS 차동 트랜지스터쌍(M11)으로 구성되어 있다. 9개의 차동 트랜지스터쌍에는 각각 차동 전압쌍 <scrp1. , scrm1> ∼ <scrp9, scrm9>가 인가되어 있다. 또한, 9개의 차동 트랜지스터쌍은 전류로인 vddp열, vddn열에 교대로 크로스 접속되어 있다. 그리고, vddp열, vddm열의 단으로부터 사인파 전류쌍 <Isinp, Isinm>이 출력된다.

도 16의 (b)는 입출력 특성(Isin 대 Vin)을 나타낸 동작 파형도이고, 각 참조 전압의 위치에서 제로 크로스한다. 이 특성이 사인파처럼 보이기 때문에 사인파 발생 회로라고 불린다. 마찬가지로 하여, 참조 전압이 다른 동일한 회로 4개로, 위상이 45도씩 어긋난 4상 사인파쌍 <Isinp0, Isinm0> ∼ <Isinp3, Isinm3>을 발생시킬 수 있다.

(4) 보간 회로 (Current Interpolation Circuit)

보간 회로는 상술한 4상의 사인파들 사이를 전류 보간하여 32상의 사인파 전류쌍을 발생시키는 회로이다. 도 17은 보간 회로의 회로도이다. 예를 들면, 사인파 발생 회로의 출력이고 위상이 상호 45도 어긋난 2개의 사인파 Isinp0, Isinp1은, 도 17중의 입력 전류 36Ia, 36Ib로 되어 있다. 즉, 사인파 발생 회로의 출력은 보간 회로의 입력에 직결되어 있는 점을 특징으로 하고 있고, 버퍼 회로 등의 인터페이스를 생략한 구성으로 되어 있다.

도 17에서, 2개의 병렬 접속 MOS 트랜지스터군 M12, M13의 각 소스에는 입력 전류 36Ia, 36Ib가 입력된다. 각 MOS 트랜지스터마다 표기된 숫자는 트랜지스터마다의 게이트 폭의 상대적인 크기이다. 따라서, 입력 전류 36Ia, 36Ib는 이들 MOS 트랜지스터의 게이트 폭의 비에 따라서 분류된다. 즉, 입력 전류 36Ia는 1Ib ∼ 8Ib의 8 단계로 분류되고, 입력 전류 36Ib는 1Ib ∼ 8Ib에 분류된다. MOS 트랜지스터의 게이트 폭은 M0S 프로세스에 의해 높은 가공 정밀도가 얻어지므로 분류비를 고정밀도로 결정할 수가 있다는 이점이 있다.

그리고, 이들의 분류된 제1군의 전류 1Ia ∼ 7Ia와 제2군의 전류 1Ib ∼ 7Ib를 가산함으로써, 보간된 8개의 전류 신호 8Ia, 7Ia+Ib, 6Ia+2Ib, …를 얻을 수 있다. 또한, 다른 사인파들 사이도 마찬가지로 하여 보간함으로써 32개의 사인파쌍을 얻을 수 있다. 도 18은 보간예를 나타낸 파형도이다.

또한, 상기 보간예에서는 각 MOS 트랜지스터의 게이트 폭은 1:2:3:4:5:6:7:8의 비로 하고 있지만, 사인파의 비선형성을 고려하여 이들과는 상이한 비율로 설정해도 된다. 이렇게 해서 생성된 사인파쌍은 비교기(6)에 의해 2치화되고, 또한 그레이 코드 인코더에 의해 하위 5 비트(G4∼G0)가 생성된다.

(5) 비교기(Comparator)

비교기(3a∼3d, 6)는 입력 전류를 비교하는 회로로서, +측 입력 전류가 일측 입력 전류보다 크면 디지털 신호 1을 출력하고, 작으면 디지털 신호 0를 출력하는 회로이다. 회로 구성은 주지의 것을 이용할 수 있으므로 여기서는 설명을 생략한다.

(6) 그레이 코드 인코더(Gray Code Encoder)

그레이 코드 인코더는 보간 회로로부터의 32상의 출력을 이하에 나타낸 배타적 논리합(Exclusive OR) 회로를 이용하여 그레이 코드로 변환하는 회로이다. 즉, 도 7에 나타낸 비교기의 사이클 코드 출력 V0 ∼ V31에 이하의 연산을 실시함으로써 그레이 코드로의 변환을 행하고 있다.

G4 = V28

G3 = V4*V20

G2 = V0*V8*V16*V24

G1 = V2*V6*V10*V14*V18*V22*V26*V30

G0 = V1*V3*V5*V7*V9*V11*V13*V15*V17*V19*V21*V23*V25*V27*V29*V31

ERRC = V12

단, *는 배타적 논리합을 나타낸다.

본 발명의 효과중 주된 것을 예를 들면 이하와 같다.

AD 변환 회로의 입력단의 아날로그 전 처리 회로로서 폴딩·보간형의 아키텍쳐를 채용함으로써, 종래의 병렬형 AD 변환 회로와 동등한 스피드를 유지하면서, 전체의 회로량·소비 전력을 대폭 감소시킬 수 있다. 예를 들면, 8 비트 분해능의 경우, 비교기는 40개 정도(병렬형으로서는 256개)이다. 또한, 하위 비트에 대해서는 보간 회로를 이용함으로써 디지털 인코더 회로도 대폭 작게 되고, 전체로서 병렬형에 비해 회로량·소비 전력도 1/4 정도로 된다.

또한, 전류 모드로 동작하는 CM0S 구성의 아날로그 전 처리 회로(폴딩 회로, 사인파 발생 회로, 보간 회로)를 도입함으로써, 저전압 동작이 가능하게 되고, 또한 미세 CMOS 트랜지스터의 집적 회로에 의해 AD 변환 회로를 실현할 수 있다. 회로 시뮬레이션에 의하면 본 발명의 회로는 전원 전압 3V에서 동작 가능한 것을 확인했다.

또한, 사인파 발생 회로, 보간 회로를 CM0S로 구성함과 동시에 이들의 입출력을 직결시키고 있기 때문에, 회로 구성이 간편하게 됨과 동시에 고속 동작이 가능하다.

Claims

입력 아날로그 신호를 상위 m 비트 및 하위 n 비트의 그레인 코드로 변환하는 AD 변환 회로에 있어서,

차동 아날로그 신호쌍과 차동 참조 전압쌍이 각각 입력되고, 폴딩(fold)된 차동 전류쌍을 출력하는 m 개의 폴딩 회로;

상기 폴딩 회로가 출력하는 차동 전류쌍을 비교하고, 상위 m 비트의 그레인 코드를 출력하는 m 개의 제1 비교기 회로;

상기 차동 아날로그 신호쌍과 차동 참조 전압쌍이 각각 입력되고, 다상 사인파쌍을 출력하는 복수의 사인파 발생 회로;

상기 다상 사인파쌍 사이를 보간하고, 2ⁿ개의 사인파쌍을 출력하는 보간 회로;

상기 사인파쌍을 각각 비교하고 2치 데이터를 출력하는 2ⁿ개의 제2 비교기 회로; 및

2치 데이터를 n 비트의 그레인 코드로 변환하는 그레인 코드 인코더 회로

를 구비하고,

상기 그레인 코드 인코더 회로로부터 하위 n 비트의 그레인 코드를 출력하는 것을 특징으로 하는 AD 변환 회로.
제1항에 있어서,

클럭 신호에 따라서 상기 차동 아날로그 신호쌍의 레벨을 일시 유지하고 또한 출력하는 트랙 홀드 회로를 구비하고,

상기 트랙 홀드 회로를 통해 상기 아날로그 신호쌍을 상기 폴딩 회로 및 사인파 발생 회로에 입력함과 동시에, 상기 제1 및 제2 비교기를 클럭 신호와 동기하여 동작시키도록 한 것을 특징으로 하는 AD 변환 회로.
제1항 또는 제2항에 있어서,

상기 아날로그 신호쌍과 참조 전압쌍의 전위차를 증폭하고 차동 전압쌍을 출력하는 전단 증폭 회로를 구비하고, 이 전단 증폭 회로의 출력을 상기 폴딩 회로에 입력하는 것을 특징으로 하는 AD 변환 회로.
제3항에 있어서,

상기 폴딩 회로는, 상기 차동 전압쌍이 게이트에 인가된 차동 MOS 트랜지스터쌍과, 이 차동 MOS 트랜지스터쌍에 제1 전류를 공급하는 전류원과, 1쌍의 전류로에 제2 전류를 공급하는 전류 미러 회로를 구비하고, 상기 차동 MOS 트랜지스터쌍의 드레인을 각각 1쌍의 전류로에 교대로 크로스하여 접속하고, 상기 1쌍의 전류로의 단으로부터 폴딩된 차동 전류쌍을 출력하는 것을 특징으로 하는 AD 변환 회로.
차동 아날로그 신호가 입력되어 상위 m 비트의 디지털 신호를 출력하는 폴딩회로, 상기 차동 아날로그 신호가 입력되어 하위 n 비트의 디지털 신호를 출력하기 위한 사인파 발생 회로, 및 이 사인파 발생 회로의 출력을 보간하는 보간 회로를 구비하고, m+n 비트의 디지털 신호를 출력하는 AD 변환 회로에 있어서,

상기 폴딩 회로는,

상기 차동 아날로그 신호와 차동 참조 전압의 차동 전압쌍이 게이트에 인가된 1개 이상의 차동 M0S 트랜지스터쌍;

이 차동 M0S 트랜지스터쌍에 제1 전류를 공급하는 전류원; 및

1쌍의 전류로에 제2 전류를 공급하는 전류 미러 회로

를 구비하며,

상기 차동 M0S 트랜지스터쌍의 드레인을 각각 상기 1쌍의 전류로에 교대로 크로스하여 접속하고, 상기 1쌍의 전류로의 단으로부터 폴딩된 차동 전류쌍을 출력하는 것을 특징으로 하는 AD 변환 회로.
제5항에 있어서,

상기 차동 전류쌍을 비교하고 그레이 코드화된 디지털 신호를 출력하는 전류 비교기를 구비하는 것을 특징으로 하는 AD 변환 회로.
차동 아날로그 신호가 입력되어 상위 m 비트의 디지털 신호를 출력하는 폴딩 회로, 상기 차동 아날로그 신호가 입력되어 하위 n 비트의 디지털 신호를 출력하기 위한 사인파 발생 회로, 및 이 사인파 발생 회로의 출력을 보간하는 보간 회로를구비하고, m+n 비트의 디지털 신호를 출력하는 AD 변환 회로에 있어서,

상기 사인파 발생 회로는,

상기 차동 아날로그 신호와 차동 참조 전압의 차동 전압쌍이 게이트에 인가된 복수의 차동 M0S 트랜지스터쌍;

이 차동 M0S 트랜지스터쌍에 제1 전류를 공급하는 전류원; 및

1쌍의 전류로에 제2의 전류를 공급하는 전류 미러 회로

를 구비하고,

상기 차동 M0S 트랜지스터쌍의 드레인을 각각 상기 1쌍의 전류로에 교대로 크로스하여 접속하고, 상기 1쌍의 전류로의 단으로부터 사인파 전류를 출력하는 것을 특징으로 하는 AD 변환 회로.
제7항에 있어서,

상기 보간 회로는, 위상이 어긋난 복수의 사인파 전류 사이를 전류 보간하는 보간 회로로서,

상기 사인파 전류를 소정 비율로 복수의 전류로 분류(分流)하는 분류 수단; 및

복수의 사인파 전류 사이를 전류 보간하도록 상기 분류된 전류를 가산하는 가산 수단

을 구비하고,

상기 사인파 전류를 상기 분류 수단에 직접 입력한 것을 특징으로 하는 AD변환 회로.
제8항에 있어서,

상기 분류 수단은 게이트 폭이 상이한 복수의 MOS 트랜지스터를 병렬 접속하여 이루어지는 것을 특징으로 하는 AD 변환 회로.