JP3555955B2 - 折返しアナログ−ディジタル変換器のための折返し段 - Google Patents
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Description
本発明は、折返しアナログ−ディジタル変換器のための折返し段に関し、折返し段は：
−折返されるべき入力電圧を受信するための入力端子；
−昇順の異なった基準電圧を供給するための複数の連続した基準端子を有している基準手段；
−第１の加算ノードおよび第２の加算ノード；
−対の各１個が電流源と、電流源に接続された第１の主電極および入力端子に接続された制御電極を有している第１のトランジスタと、電流源に接続された第１の主電極および連続した基準端子のそれぞれ１個に接続された制御電極を有している第２のトランジスタとを含み、連続したトランジスタ対の第１のトランジスタの第２の主電極が第１の加算ノードと第２の加算ノードに１つおきに接続され、そして組合わされた第２のトランジスタの第２の主電極が第２の加算ノードと第１の加算ノードに１つおきに接続されている複数の差動的に接続されたトランジスタ対
を含んでいる。
そのような折返し段は、米国特許明細書No.4,386,339から既知である。折返し段はアナログ−ディジタル（A/D）変換器において共通に使用されている。
A/D変換器を設計するにあたって重要な要件は、スピード、部品数および分解能である。フルフラッシュ変換器は比較的簡単なアーキテクチャを有している。アナログ入力電圧をＮビットのディジタル出力コードに変換するために、フルフラッシュ変換器は通常、入力電圧を2N−１個の相当する基準電圧と比較するために2N−１個の入力比較器を使用している。フルフラッシュ変換器の主な欠点は、多数の入力比較器のための高い部品数である。部品数を減少させるために幾つかの方式が提案されてきた。
折返しの技術は部品数を減少させるための方式の１つである。折返しのアーキテクチャは、非常に高速のバイポーラA/D変換器において首尾よく実施されてきた。R.van de Crift et al.,“An 8−bit Video ADC Incorporating Folding and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,No.6,December 1987,pp 944−953を参照されたい。また、R.van de Plassche et al.,“An 8−dit 100−MHz Full−Nyquist Analog−to Digital Converter",IEEE Journal of Solid−State Circuits,Vol.23,No.6,December 1988,pp 1334−1344を参照されたい。折返しのアーキテクチャの基本原理はこれらの参考文献に広範囲にわたって説明されている。折返しA/D変換器は多数の折返し段を含んでいて、各々は、入力電圧と基準電圧の相当するセットに応ずる差動対のセットを含んでいる。差動対の出力は、入力電圧の関数として繰り返される丸められた三角波または正弦波の波形を有している１つまたはそれ以上の非平衡終端された折返し信号、または相補的な折返し信号の対を発生するように組合わされている。折返し段の折返し信号は、折返し信号をディジタル出力コードのLSBビットの群に変換するためのサンプルラッチの群のそれぞれに供給されている。MSBビットは、別々のチャンネルに沿って入力電圧上で動作する粗い比較器の群によって供給されている。この方法で、ラッチの数がかなり減少される。ラッチの数は、入力信号が折返し段によって折返される回数の数だけ減少される。しかしながら、各ラッチはそれ自体の折返し信号を必要とし、そして各折返し段は、信号が折返された回数の数と同程度の多数の差動対を必要としている。ラッチのより効率的な使用は、それ故、折返し段における差動対の数を増加することによってオフセットされる。また前述のIEEEの参考文献から既知のように、折返し段の数は、より多くの折返し段を必要とすることなく付加的な折返し信号を発生させるために、折返し段の折返し信号の間に内挿することによって減少され得る。この方法において、内挿は内挿のファクターによって折返し段の数を減少させる。組合わされた折返しと内挿のアーキテクチャは簡潔な低電力のA/D変換器に帰着する。
折返し技術はまた、他のA/Dアーキテクチャにおいて有用である。米国特許明細書No.4,386,339においては、各ビットに対して独立した並列A/D変換器を有するダイレクトフラッシュA/D変換器が開示されている。各独立したビットエンコーダは、直接にエンコードされた簡潔な２進出力のビットを供給する単一の比較器に接続された折返し段を有している。この方法においては、サーモメータコードから２進コードへの変換は必要とされない。
折返し段はこうして、幾つかの別個のA/D変換器のアーキテクチャに使用され得る。しかしながら、米国特許明細書No.4,386,339から既知の折返し段が高い周波数において使われるべきであるとき、問題が生じる。折返しシステムは、折返し信号の周波数が折返される入力信号の周波数の倍数であろうということを意味している。実際の内部周波数は、入力周波数と入力信号の振幅の両方に関係する。例えば、８回の折返しシステムは、最大入力周波数Ｆin,max＝10MHzにおいて125MHzの帯域幅を必要とする。高速動作においては、これらの高い周波数が、差動接続されたトランジスタ対におけるトランジスタの制御電極（ゲートまたはベース）と第１の主電極（ソースまたはエミッタ）間の寄生容量によって、およびトランジスタ対の共通の電流源において存在する容量によって引き起こされる折返し信号における許容的誤差信号に帰着する。
本発明の目的は、折返しアナログ−ディジタル変換器に使用するための、容量的誤差電流に対してより敏感でない折返し段を提供することにある。
この目的のために、冒頭のパラグラフに明記したような折返し段は、折返し段がさらに、第１の電流源、入力端子に接続された制御電極と第１の電流源に接続された第１の主電極と第１および第２の加算ノードの一方に接続された第２の主電極とを有している第１のダミーのトランジスタ、第２の電流源、およびバイアス電圧の端子に接続された制御電極と第２の電流源に接続された第１の主電極と第１および第２の加算ノードの他方に接続された第２の主電極とを有している第２のダミーのトランジスタを含んでいるダミーのストラクチャを含んでいることを特徴としている。
ダミーのストラクチャは、加算ノードにキャンセル電流を供給することによって、折返し段の加算ノードに流れる差動出力電流における容量的誤差電流を減少させる。
折返し段においては、多くのトランジスタが加算ノードに接続されている。差動対のトランジスタの寄生容量はまた、加算ノードにおける出力電流を劣化させるかも知れない。寄生容量を通った電流は差動の電流スイングに比べ比較的大きくなり、そして望ましい正確さを減少させるかも知れない。それ故、寄生容量を通った許容できない容量的電流を防ぐために、加算ノードにおける電圧スイングをできるだけ小さく保つことが有利である。この目的のために、本発明による折返し段は、折返し段がさらに
−第１の出力ノード；
−第１の出力電圧を供給するために第１の加算ノードと第１の出力ノード間に接続された第１の抵抗器を含み、そして第１の加算ノードに接続された入力端子と第１の加算ノードに接続された反転入力端子および第１の出力ノードに接続された出力端子をもつ相互コンダクタンス段とを有している電流−電圧変換手段
を含んでいることをさらに特徴とし得る。
第１の出力ノードにおける出力電圧は、第１の抵抗器の抵抗値Ｒに比例している。相互コンダクタンス段の入力インピーダンスは1/gmに等しく、gmは相互コンダクタンス段の相互コンダクタンス値である。相互コンダクタンス段の出力インピーダンスもまた1/gmである。大きな相互コンダクタンスは、電圧スイングを、そしてこうして容量的電流を減少させるための低い入力インピーダンスを提供する。大きな相互コンダクタンスは、さらに低い出力インピーダンスを提供する。これは、大きな抵抗値Ｒが出力ノードにおいて大きな出力電圧を提供することを許している。出力電圧と出力インピーダンスは、第１の抵抗器の抵抗値Ｒに対してと相互コンダクタンス段の相互コンダクタンス値gmに対して適当な値を選択することによって別々に設計され得る。これは、低インピーダンスの内挿回路網への接続を可能にする。内挿回路網の低インピーダンスレベルは寄生容量に対してより敏感でなく、そしてこうして高速化を許している。
折返し段の２つの加算ノードはバイアス電流を必要とする。２つのバイアス電流間の不整合は、折返し段の出力電流にオフセットを生じさせる。このオフセットは折返しA/D変換器の非線形誤差に帰着し、そしてできるだけ避けられるべきである。バイアス電流の不整合を減少させるために、本発明による折返し段の実施例は、第１のバイアス電流を第１の抵抗器を介して第１の加算ノードに供給するために、折返し段がさらに、第１の出力ノードに接続された第１のバイアス電流源を含んでいることを特徴としている。
バイアス電流源を加算ノードから出力ノードに移すことによって、バイアス電流は今や第１の抵抗器を通して流れ、そしてバイアス電流における誤差はより影響の少ないファクターgmR1（R1は第１の抵抗器の抵抗値）を有している。不整合の影響はかなり減少され得る。ファクター16がgm＝4mA/VそしてR1＝4kOhmの値において得られる。
折返し段の出力電圧は非平衡終端され得る。差動出力を有している折返し段は、
−折返し段がさらに第２の出力ノードを含み；
−電流−電圧変換手段がさらに、第２の出力電圧を供給するために、第２の出力ノードと第２の加算ノード間に接続された第２の抵抗器を含み；そして
−相互コンダクタンス段が、第２の加算ノードに接続された非反転入力端子と第２の出力ノードに接続された反転出力端子とを有していることを特徴とし、
そして好ましくはさらに、折返し段がさらに、第２のバイアス電流を第２の抵抗器を介して第２の加算ノードに供給されるために、第２の出力ノードに接続された第２のバイアス電流源を含んでいることを特徴としている。
高速への応用のためには、差動信号の発生が好ましく、その理由は、それがディジタル環境に相当するノイジーな状況のもとでの折返しA/D変換器の信頼性と強さを大きく改善するからである。
相互コンダクタンス段は何か適当な方法で実行されるかも知れない。僅かの部品のみを含んでいる簡単な差動の相互コンダクタンス段は、相互コンダクタンス段が、共通の電流源に接続された第１の主電極を有し、第１の出力ノードと第２の出力ノードに接続された第２の主電極をそれぞれ有し、そして第１の加算ノードと第２の加算ノードに接続された制御電極をそれぞれ有する第１のトランジスタと第２のトランジスタとを含んでいることを特徴としている。
この差動の相互コンダクタンス段は、相互コンダクタンス段がさらに、第１の出力ノードと第２の加算ノード間に接続された第３の抵抗器と、第２の出力ノードと第１の加算ノード間に接続された第４の抵抗器とを含んでいることを特徴とし得る。
第３と第４の抵抗器はクロス結合され、そして一方では同じ差動信号の増幅を維持しながら、加算ノードと出力ノード間に低いDC電圧の低下を供給している。共通モードの信号（バイアス電流）に対しては、第１と第３の抵抗器が並列であると見られ；同じことが第２と第４の抵抗器に対して維持する。差動のモード（信号電流）に対しては、第１と第３の抵抗器が第３の抵抗器に対してマイナスの符号を有し並列であると見られ、それによって効果的に並列抵抗を増加していて；同じことが第２と第４の抵抗器に対して維持する。
正確さをさらに改善するために、折返し段は、複数の差動的に接続されたトランジスタ対のうち少なくとも２個において、第２のトランジスタの制御電極が、折返されるべき入力電圧の電圧範囲の外側に存在する基準電圧を供給する基準端子に接続されていることをさらに特徴とし得る。
２個の差動対は、入力電圧の範囲の端においてボイドゼロクロスを発生する。入力信号の電圧範囲の外側の折返しストラクチャのこの延長によって、すべての差動対は隣接する対によって等しく影響を受けられる。
本発明の上記および他の特徴と利点は、添付図面に関して本発明の典型的な実施例の以下の記述から明らかになるであろう。
図１は、本発明による折返し段の第１の実施例の回路図を示し；
図２は、折返し段のブロック図とそれに組合わされている折返し信号を示し；
図３は、バイアス電流において不整合を有する折返し段の出力信号の波形を示し；
図４は、本発明による折返し段の第２の実施例の回路図を示し；
図5Aおよび図5Bは、本発明による折返し段の第１および第２の実施例の回路の詳細を示し；
図６は、本発明による折返し段において使用するための電流−電圧変換器の回路図を示している。
参照のように、同一かまたは非常に類似したアイテムを表すために、好ましい実施例の図面と説明においては記号が使用されている。
図１は、ユニポーラMOSトランジスタを具えた８回の折返し段FBを示している。しかしながら、バイポーラトランジスタも同様に使用できる。制御電極、第１の主電極および第２の主電極は、ユニポーラトランジスタのそれぞれゲート、ソースおよびドレインに、そしてバイポーラトランジスタのそれぞれベース、エミッタおよびコレクタに相当している。８回の折返しは、入力電圧がその指定された入力電圧の範囲を通過するとき８個のゼロクロスが発生することを意味している。図２は、８回の折返された信号Foを発生させる折返し段FBの機能を示している。折返し信号Foは差動の出力電流FaoとFboによって表わされる：
Fo＝Fao−Fbo （１）
高速のA/D変換のためには、差動信号の発生が大いに好ましい。例えば、雑音の多いディジタル信号プロセッサにA/D変換器が適用されるとき、差動動作は確実性と強さを大きく改善する。折返し信号Foは、入力電極Vin値においてゼロクロスZiを有し：
Zi＝ｉ＊（Vrng/8）;i＝0...8 （２）
Vrngは入力電圧の範囲である。折返し信号Foは、現実の折返し段の実現において正弦波の形状を有している。しかし、その技術から既知のように、波形の形状は適切でなく、ゼロクロスの位置のみが情報を含んでいる。
図１に戻って、折返し段FBは入力電圧Vinを受信するために入力端子ITを有している。基準手段には、11個の昇順の異なった基準電圧を供給するために11個の基準端子RT1...RT11が具えられている。慣習的な抵抗ラダーもこの目的のために使われ得る。折返し段FBはさに、第１の加算ノードSNa、第２の加算ノードSNb、11個の差動的に結合されたトランジスタ対、および第１のダミートランジスタDTAおよび第２のダミートランジスタDTBからなるダミーのストラクチャを含んでいる。各差動対は、入力端子ITに接続されたゲートを有する第１のトランジスタTAiと連続した基準端子のそれぞれの端子RTiに接続されたゲートを有する第２のトランジスタTBiとを含んでいる。連続したトランジスタ対の第１のトランジスタTAiの主電流路は、第１の加算ノードSNaと第２の加算ノードSNbとに交互に接続されている。対の他のトランジスタTBiの主電流路は、第２の加算ノードSNbと第１の加算ノードSNaとに交互に接続されている。すべての差動のトランジスタ対において、第１および第２のトランジスタのソースは相互接続され、そして電流源に接続されている。第１のダミートランジスタDTAのゲート、ドレインおよびソースは、それぞれ入力端子IT、第１の加算ノードSNa、および差動のトランジスタ対の電流源と類似の電流源に接続されている。第２のダミートランジスタDTBのゲート、ドレインおよびソースは、それぞれ、適当な固定のバイアス電圧を受信するためのバイアス電圧端子BT、第２の加算ノードSNb、および差動のトランジスタ対の電流源と類似の電流源に接続されている。
折返し段は、11個の差動のトランジスタ対とダミーのストラクチャによって、８回の折返し信号を発生する。９個の差動のトランジスタ対すなわち基準端子RT2からRT10までに接続された対は、上記等式２からゼロクロスZiを発生させるために必要とされる。他の２個の差動のトランジスタ対、すなわち基準端子RT1とRT11に接続された対は任意選択的であり、そして削除され得る。それらは、入力電圧Vinの領域の外側の（1/8）＊Vrngにおけるボイドゼロクロスを発生する。この入力電圧の範囲Vrngの外側への折返しのストラクチャの拡張によって、すべての有効な差動のトランジスタ対（基準端子RT2からRT10までに接続された対）の伝達曲線は、それらの隣接する差動のトランジスタ対の伝達曲線によって等しく影響を受け、そして折返しシステムの正確さが改善される。状況によっては、８個の差動対だけで必要なゼロクロスを発生させるために十分であることに留意されたい。そのような場合においては、差動対の数が１個少なくなるか、または代案として、３個の対が入力電圧の範囲の外側にボイドゼロクロスを発生させるために接続される。ダミーのストラクチャは、差動のトランジスタ対におけるトランジスタのゲート−ソース容量および共通のソースノードにおける接合容量によって引起こされる差動の出力電流Ia−Ibにおける容量的誤差電流を減少させ、折返しシステムの正確さを改善する。
差動対は動作の３つの領域を有している：
1. Vin＜Vrefで、対はその決定領域にない：対の共通のソースにおける電圧は一定である。
2. Vin≒Vref:対はその決定領域にある。
3. Vin＞Vrefで、対はその決定領域にない：共通のソース電圧は入力電圧に従うであろう。
Vrefは、関連した基準電圧端子の基準電圧である。寄生容量の２つのタイプが考えられる：差動対のトランジスタのゲート−ソース（Cgs）容量と、差動対の共通のソースノードにおける接合容量とである。入力電圧Vinに接続されたゲートを有するトランジスタのCgs容量は、もしVin＜Vrefならば、主として折返し電流に誤差電流を導くであろう。共通のソースノードの接合容量は、もしVin＞Vrefならば誤差電流を導くであろう。折返し段のクロス接合された差動対の構成の結果として、これらのCgs容量のための誤差電流が胸中のソース機能の容量のための誤差電流を部分的に補償するであろう。基準電圧に接続されたゲートを有し、そしてVin＞Vrefの差動対のトランジスタのCgs容量は、共通のソースノードの接合容量に加算され得る。これらの容量のための誤差電流は、差動対のテール電流Isにおいて単一の誤差電流Ieとしてモデル化されるであろう。電流Idと（Is−Id）は、その決定領域における差動対の折返し電流IaとIbへの寄与を表している。ダミーのストラクチャを無視すると、折返し電流IaとIbは次の表現を満足する。
Ia＝Icm＋αIe＋Id （３）
Ib＝Icm＋βIe＋（Is−Id） （４）
ここに、Icmは共通ノードの電流成分である。
差動の出力電流（Ia−Ib）は満足する：
Ia−Ib＝（α−β）Ie＋（2Id−Is） （５）
表現５における（2Id−Is）の成分は、理想的な差動の折返し電流を定義している。（α−β）Ieの成分は付加的な容量的誤差電流を定義している。上記等式において、αは、Vin＞Vrefでかつテール電流IsがIaの折返し電流に寄与している差動対の数を定義している。これはβに対して、Ibの折返し電流に関して類似した定義を与えている。簡単にするために、その決定領域中にある差動対は、この解析において重んじられないであろう。折返し段FBの構成を考えるにあたって、αとβ間の次の２つの関係が説明される：
β＝α （６）
β＝α＋１ （７）
等式６が正しいか等式７が正しいかどちらかである。等式６が正しいときは、等式５は与える：
Ia−Ib＝（2Id−Is） （８）
これは誤差電流の完全な打消しを意味している。しかしながら、等式７におけるαとβ間の第２の関係は、差動の折返し電流に対して次の表現に帰着する：
Ia−Ib＝−Ie＋（2Id−Is） （９）
絶対的な差動の誤差電流Ieは、折返し信号におけるシフトされたゼロクロスに帰着するかも知れない。ダミーのストラクチャは絶対的な誤差電流の50％を実現する。ダミーのストラクチャは２個のソースフォロワからなり、そしてそれらの両方が、DC動作において、共通の−Is電流を折返し電流IaとIbに寄与させる。第１のダミーのトランジスタDTAの寄生容量は、第１のダミーのトランジスタDTAのドレイン電流において≒（1/2）・Ieの誤差電流に帰着する。等式６の場合においては、ダミーのストラクチャを含む折返し段の差動の出力電流は満足する：
Ia−Ib＝（2Id−Is）＋（1/2）・Ie （10）
等式７の場合においては、ダミーのストラクチャを含む折返し段の差動の出力電流は満足する：
Ia−Ib＝−（1/2）・Ie＋（2Id−Is） （11）
等式10と11から、折返し信号における絶対的な最大の差動の誤差電流は（1/2）・Ieに減少することが観察される。
折返し段FBの高速の励振はさらに不利な結果を導く。前述したように、フルスイングの10MHzの正弦波の入力信号Vinは、出力電流IaとIbとにおいて125MHzの内部周波数に帰着する。差動対のトランジスタTAiとTBiの寄生容量は出力電流IaとIbを劣化させるかも知れない。寄生容量を通しての電流は差動の電流スイングに比して比較的大きく、望ましい動作の正確さを減少させるかもしれない。それ故、寄生容量を通しての許容できない容量的電流を防ぐために、加算ノードSNaとSNbにおける電圧のスイングをできるだけ小さく維持することが有利である。この目的のために、電流−電圧変換器IVCONVが加算ノードSNaとSNbに接続されている。電流−電圧変換器IVCONVは、第１の加算ノードSNaに接続された反転入力端子４、第２の加算ノードSNbに接続された非反転入力端子６、第１の出力ノードONaに接続された非反転出力端子８、および第２の出力ノードONbに接続された反転出力端子10を有している平衡相互コンダクタンス段２である。第１の抵抗器12は第１の加算ノードSNaと第１の出力ノードONa間に接続され、そして、第２の抵抗器14は第２の加算ノードSNbと第２の出力ノードONb間に接続されている。相互コンダクタンス段２は相互コンダクタンス値gmを有して、それは、出力端子８と10において流れている差動の出力電流と入力端子４と６上の差動の入力電圧間の比がgmに等しいことを意味している。電流−電圧変換器IVCONVの入力インピーダンスと出力インピーダンスは共に1/gmに等しい。電流−電圧変換器IVCONVの電圧利得は第１と第２の抵抗器12と14の抵抗値Ｒに比例し、そして出力電圧VaとVbは出力ノードONaとONbにおいて供給される。折返し段が内挿そして折返しA/D変換器に使用されるべきであるとき、一連のインピーダンス素子、好ましくは抵抗器が２個の連続する折返し段の相当する出力ノード間に接続されるべきである。内挿は内挿された信号の振幅を減少させるから、出力ノードにおける出力電圧は十分に高くあるべきである。電流−電圧変換器IVCONVは、第１および第２の抵抗器12、14の抵抗値Ｒに対してと相互コンダクタンス段２の相互コンダクタンス値gmに対して適当な値を選択することによって、出力ノードSNaとSNbにおける出力電圧のスイングと出力インピーダンスについて別々の設計を可能にする。この方法において、内挿回路網のインピーダンスは内挿された折返し信号の電圧を減少させることなく低く保たれる。内挿回路網の低いインピーダンスレベルは寄生容量に対してより敏感でなく、こうして高速化を許すことになる。
電流−電圧変換器IVCONVはまた非平衡終端されたバージョンであってもよいことに留意されたい。この場合においては、例えば、抵抗器14と反転出力端子10は省略され、そして非反転入力端子６は適当なバイアス電圧に接続される。
折返し段FBの差動のトランジスタ対はDCバイアス電流を必要とする。２個のバイアス電流源はこの目的のために設けられている。第１のバイアス電流源16は第１の加算ノードSNaに接続され、そして第１のバイアス電流源18は第２の加算ノードSNbに接続されている。しかしながら、２個のバイアス電流源間の不整合は折返し段FBの出力電流にオフセットを生じ、そしてA/D変換に非線形誤差を生じる。図３は、VaとVbの信号波形におけるこのオフセットの影響を示している。不整合の影響は、図４に示されるように、バイアス電流源を加算ノードSNa,SNbから出力ノードONaとONbに移すことによって減少させられる。これが図5Aと5Bとで説明されていて、そこでは簡単にするという理由のために回路構成の非平衡終単されたバーションのみが描かれている。信号電流iSは折返し段から電流−電圧変換器に流れる。図5Aにおいてバイアス電流源16のバイアス電流Ibは、その公称値Ｉb,nomに関してある不整合δIbを有していることを考えられたい：
Ib＝Ｉb,nom＋δIb （12）
出力ノードONaにおける出力電圧Ｖa,Aは形式で書かれる：
Ｖa,A＝−iSR−δIbR＝Ｖa,nom＋δＶa,A （13）
Ｖa,nomは公称出力電圧であり、そしてＲは抵抗器12の抵抗値である。
いま、図5Bを考えられたい。そこでは、バイアス電流源16が加算ノードSNaから出力ノードONaに移されている。折返し段FBのためのバイアス電流は、今や抵抗器12を通して流れる。電流源16の電流Ibにおける不整合は、公称出力電圧Ｖa,nomに加算される相互コンダクタンス段２のオフセット電圧に帰着する：
Ｖa,B＝−iSR−（δIb）/gm＝Ｖa,nom＋δＶa,B （14）
等式13と14を比較すると、バイアス電流Ibにおける誤差δIbは、図5Bの形状においてより影響の少ないファクターgmRを有していることが分かる。
図６は、電流−電圧変換器IVCONVの実際の実行を示している。差動のトランジスタ対は共通のバイアス電流源24を介して接地に接続されたソースを有する第１および第２のＮチャンネルトランジスタN1,N2を有している。トランジスタN1のゲートは第１の加算ノードSNaに接続されている非反転入力端子４であり、トランジスタN2のゲートは第２の加算ノードSNbに接続されている反転入力端子６であり、トランジスタN1のドレインは第１の出力ノードONaに接続されている非反転出力端子８であり、そしてトランジスタN2のドレインは第２の出力ノードONbに接続されている反転出力端子10である。ＰチャンネルトランジスタP1のドレインはトランジスタN1のドレインに接続され、そしてバイアス電流をトランジスタN1と抵抗器12を介して折返し段の加算ノードSNaに供給している。同様に、ＰチャンネルトランジスタP2はバイアス電流をトランジスタN2と抵抗器14を介して折返し段の加算ノードSNbに供給している。トランジスタP1とP2のソースは適当な正の供給電圧に接続され、それに対しゲートは適当なバイアス電圧Vbiasに接続されている。任意選択的に、２個のクロス接続された抵抗器が負荷され得る。第１のクロス接続された抵抗器20はトランジスタN1のドレインとトランジスタN2のゲート間に接続されている。第２のクロス接続された抵抗器22はトランジスタN2のドレインとトランジスタN1のゲート間に接続されている。利点は、出力ノードONa,ONbと加算ノードSNa,SNb間のより低いDC電圧低下であるが、と同時に差動信号の増幅を維持している。共通モードの信号（バイアス電流）に対しては、抵抗器12と22が並列であると見られ、そしてまた抵抗器14と20が並列であると見られる：
共通モード:Rpar＝（R1R2）／（R1＋R2） （15）
R1は抵抗器12と14の抵抗値であり、そしてR2は抵抗器20と22の抵抗値である。差動モードの信号（信号電流）に対しては、抵抗器は再び並列であると見られるが、しかし、ここではクロス結合された抵抗器20,22に対して負の符号を有している：
差動モード:Rpar＝−（R1R2）／（R1−R2） （16）
この方法においては、低い共通モードの利得と高い差動モードの利得とが得られる。
本発明は、図に示されたような８回の折返し段に限られるものではない。どんな回数の折返しも、差動のトランジスタ対の適当な数を選択することによって、そしてそれに応じて基準手段を付加することによって可能である。バイポーラトランジスタも、図示されているユニポーラトランジスタに代わって使用され得る。反転した極性を有するトランジスタも同様に使用され得る。
−折返されるべき入力電圧を受信するための入力端子；
−昇順の異なった基準電圧を供給するための複数の連続した基準端子を有している基準手段；
−第１の加算ノードおよび第２の加算ノード；
−対の各１個が電流源と、電流源に接続された第１の主電極および入力端子に接続された制御電極を有している第１のトランジスタと、電流源に接続された第１の主電極および連続した基準端子のそれぞれ１個に接続された制御電極を有している第２のトランジスタとを含み、連続したトランジスタ対の第１のトランジスタの第２の主電極が第１の加算ノードと第２の加算ノードに１つおきに接続され、そして組合わされた第２のトランジスタの第２の主電極が第２の加算ノードと第１の加算ノードに１つおきに接続されている複数の差動的に接続されたトランジスタ対
を含んでいる。
そのような折返し段は、米国特許明細書No.4,386,339から既知である。折返し段はアナログ−ディジタル（A/D）変換器において共通に使用されている。
A/D変換器を設計するにあたって重要な要件は、スピード、部品数および分解能である。フルフラッシュ変換器は比較的簡単なアーキテクチャを有している。アナログ入力電圧をＮビットのディジタル出力コードに変換するために、フルフラッシュ変換器は通常、入力電圧を2N−１個の相当する基準電圧と比較するために2N−１個の入力比較器を使用している。フルフラッシュ変換器の主な欠点は、多数の入力比較器のための高い部品数である。部品数を減少させるために幾つかの方式が提案されてきた。
折返しの技術は部品数を減少させるための方式の１つである。折返しのアーキテクチャは、非常に高速のバイポーラA/D変換器において首尾よく実施されてきた。R.van de Crift et al.,“An 8−bit Video ADC Incorporating Folding and Interpolating Techniques",IEEE Journal of Solid−State Circuits,Vol.SC−22,No.6,December 1987,pp 944−953を参照されたい。また、R.van de Plassche et al.,“An 8−dit 100−MHz Full−Nyquist Analog−to Digital Converter",IEEE Journal of Solid−State Circuits,Vol.23,No.6,December 1988,pp 1334−1344を参照されたい。折返しのアーキテクチャの基本原理はこれらの参考文献に広範囲にわたって説明されている。折返しA/D変換器は多数の折返し段を含んでいて、各々は、入力電圧と基準電圧の相当するセットに応ずる差動対のセットを含んでいる。差動対の出力は、入力電圧の関数として繰り返される丸められた三角波または正弦波の波形を有している１つまたはそれ以上の非平衡終端された折返し信号、または相補的な折返し信号の対を発生するように組合わされている。折返し段の折返し信号は、折返し信号をディジタル出力コードのLSBビットの群に変換するためのサンプルラッチの群のそれぞれに供給されている。MSBビットは、別々のチャンネルに沿って入力電圧上で動作する粗い比較器の群によって供給されている。この方法で、ラッチの数がかなり減少される。ラッチの数は、入力信号が折返し段によって折返される回数の数だけ減少される。しかしながら、各ラッチはそれ自体の折返し信号を必要とし、そして各折返し段は、信号が折返された回数の数と同程度の多数の差動対を必要としている。ラッチのより効率的な使用は、それ故、折返し段における差動対の数を増加することによってオフセットされる。また前述のIEEEの参考文献から既知のように、折返し段の数は、より多くの折返し段を必要とすることなく付加的な折返し信号を発生させるために、折返し段の折返し信号の間に内挿することによって減少され得る。この方法において、内挿は内挿のファクターによって折返し段の数を減少させる。組合わされた折返しと内挿のアーキテクチャは簡潔な低電力のA/D変換器に帰着する。
折返し技術はまた、他のA/Dアーキテクチャにおいて有用である。米国特許明細書No.4,386,339においては、各ビットに対して独立した並列A/D変換器を有するダイレクトフラッシュA/D変換器が開示されている。各独立したビットエンコーダは、直接にエンコードされた簡潔な２進出力のビットを供給する単一の比較器に接続された折返し段を有している。この方法においては、サーモメータコードから２進コードへの変換は必要とされない。
折返し段はこうして、幾つかの別個のA/D変換器のアーキテクチャに使用され得る。しかしながら、米国特許明細書No.4,386,339から既知の折返し段が高い周波数において使われるべきであるとき、問題が生じる。折返しシステムは、折返し信号の周波数が折返される入力信号の周波数の倍数であろうということを意味している。実際の内部周波数は、入力周波数と入力信号の振幅の両方に関係する。例えば、８回の折返しシステムは、最大入力周波数Ｆin,max＝10MHzにおいて125MHzの帯域幅を必要とする。高速動作においては、これらの高い周波数が、差動接続されたトランジスタ対におけるトランジスタの制御電極（ゲートまたはベース）と第１の主電極（ソースまたはエミッタ）間の寄生容量によって、およびトランジスタ対の共通の電流源において存在する容量によって引き起こされる折返し信号における許容的誤差信号に帰着する。
本発明の目的は、折返しアナログ−ディジタル変換器に使用するための、容量的誤差電流に対してより敏感でない折返し段を提供することにある。
この目的のために、冒頭のパラグラフに明記したような折返し段は、折返し段がさらに、第１の電流源、入力端子に接続された制御電極と第１の電流源に接続された第１の主電極と第１および第２の加算ノードの一方に接続された第２の主電極とを有している第１のダミーのトランジスタ、第２の電流源、およびバイアス電圧の端子に接続された制御電極と第２の電流源に接続された第１の主電極と第１および第２の加算ノードの他方に接続された第２の主電極とを有している第２のダミーのトランジスタを含んでいるダミーのストラクチャを含んでいることを特徴としている。
ダミーのストラクチャは、加算ノードにキャンセル電流を供給することによって、折返し段の加算ノードに流れる差動出力電流における容量的誤差電流を減少させる。
折返し段においては、多くのトランジスタが加算ノードに接続されている。差動対のトランジスタの寄生容量はまた、加算ノードにおける出力電流を劣化させるかも知れない。寄生容量を通った電流は差動の電流スイングに比べ比較的大きくなり、そして望ましい正確さを減少させるかも知れない。それ故、寄生容量を通った許容できない容量的電流を防ぐために、加算ノードにおける電圧スイングをできるだけ小さく保つことが有利である。この目的のために、本発明による折返し段は、折返し段がさらに
−第１の出力ノード；
−第１の出力電圧を供給するために第１の加算ノードと第１の出力ノード間に接続された第１の抵抗器を含み、そして第１の加算ノードに接続された入力端子と第１の加算ノードに接続された反転入力端子および第１の出力ノードに接続された出力端子をもつ相互コンダクタンス段とを有している電流−電圧変換手段
を含んでいることをさらに特徴とし得る。
第１の出力ノードにおける出力電圧は、第１の抵抗器の抵抗値Ｒに比例している。相互コンダクタンス段の入力インピーダンスは1/gmに等しく、gmは相互コンダクタンス段の相互コンダクタンス値である。相互コンダクタンス段の出力インピーダンスもまた1/gmである。大きな相互コンダクタンスは、電圧スイングを、そしてこうして容量的電流を減少させるための低い入力インピーダンスを提供する。大きな相互コンダクタンスは、さらに低い出力インピーダンスを提供する。これは、大きな抵抗値Ｒが出力ノードにおいて大きな出力電圧を提供することを許している。出力電圧と出力インピーダンスは、第１の抵抗器の抵抗値Ｒに対してと相互コンダクタンス段の相互コンダクタンス値gmに対して適当な値を選択することによって別々に設計され得る。これは、低インピーダンスの内挿回路網への接続を可能にする。内挿回路網の低インピーダンスレベルは寄生容量に対してより敏感でなく、そしてこうして高速化を許している。
折返し段の２つの加算ノードはバイアス電流を必要とする。２つのバイアス電流間の不整合は、折返し段の出力電流にオフセットを生じさせる。このオフセットは折返しA/D変換器の非線形誤差に帰着し、そしてできるだけ避けられるべきである。バイアス電流の不整合を減少させるために、本発明による折返し段の実施例は、第１のバイアス電流を第１の抵抗器を介して第１の加算ノードに供給するために、折返し段がさらに、第１の出力ノードに接続された第１のバイアス電流源を含んでいることを特徴としている。
バイアス電流源を加算ノードから出力ノードに移すことによって、バイアス電流は今や第１の抵抗器を通して流れ、そしてバイアス電流における誤差はより影響の少ないファクターgmR1（R1は第１の抵抗器の抵抗値）を有している。不整合の影響はかなり減少され得る。ファクター16がgm＝4mA/VそしてR1＝4kOhmの値において得られる。
折返し段の出力電圧は非平衡終端され得る。差動出力を有している折返し段は、
−折返し段がさらに第２の出力ノードを含み；
−電流−電圧変換手段がさらに、第２の出力電圧を供給するために、第２の出力ノードと第２の加算ノード間に接続された第２の抵抗器を含み；そして
−相互コンダクタンス段が、第２の加算ノードに接続された非反転入力端子と第２の出力ノードに接続された反転出力端子とを有していることを特徴とし、
そして好ましくはさらに、折返し段がさらに、第２のバイアス電流を第２の抵抗器を介して第２の加算ノードに供給されるために、第２の出力ノードに接続された第２のバイアス電流源を含んでいることを特徴としている。
高速への応用のためには、差動信号の発生が好ましく、その理由は、それがディジタル環境に相当するノイジーな状況のもとでの折返しA/D変換器の信頼性と強さを大きく改善するからである。
相互コンダクタンス段は何か適当な方法で実行されるかも知れない。僅かの部品のみを含んでいる簡単な差動の相互コンダクタンス段は、相互コンダクタンス段が、共通の電流源に接続された第１の主電極を有し、第１の出力ノードと第２の出力ノードに接続された第２の主電極をそれぞれ有し、そして第１の加算ノードと第２の加算ノードに接続された制御電極をそれぞれ有する第１のトランジスタと第２のトランジスタとを含んでいることを特徴としている。
この差動の相互コンダクタンス段は、相互コンダクタンス段がさらに、第１の出力ノードと第２の加算ノード間に接続された第３の抵抗器と、第２の出力ノードと第１の加算ノード間に接続された第４の抵抗器とを含んでいることを特徴とし得る。
第３と第４の抵抗器はクロス結合され、そして一方では同じ差動信号の増幅を維持しながら、加算ノードと出力ノード間に低いDC電圧の低下を供給している。共通モードの信号（バイアス電流）に対しては、第１と第３の抵抗器が並列であると見られ；同じことが第２と第４の抵抗器に対して維持する。差動のモード（信号電流）に対しては、第１と第３の抵抗器が第３の抵抗器に対してマイナスの符号を有し並列であると見られ、それによって効果的に並列抵抗を増加していて；同じことが第２と第４の抵抗器に対して維持する。
正確さをさらに改善するために、折返し段は、複数の差動的に接続されたトランジスタ対のうち少なくとも２個において、第２のトランジスタの制御電極が、折返されるべき入力電圧の電圧範囲の外側に存在する基準電圧を供給する基準端子に接続されていることをさらに特徴とし得る。
２個の差動対は、入力電圧の範囲の端においてボイドゼロクロスを発生する。入力信号の電圧範囲の外側の折返しストラクチャのこの延長によって、すべての差動対は隣接する対によって等しく影響を受けられる。
本発明の上記および他の特徴と利点は、添付図面に関して本発明の典型的な実施例の以下の記述から明らかになるであろう。
図１は、本発明による折返し段の第１の実施例の回路図を示し；
図２は、折返し段のブロック図とそれに組合わされている折返し信号を示し；
図３は、バイアス電流において不整合を有する折返し段の出力信号の波形を示し；
図４は、本発明による折返し段の第２の実施例の回路図を示し；
図5Aおよび図5Bは、本発明による折返し段の第１および第２の実施例の回路の詳細を示し；
図６は、本発明による折返し段において使用するための電流−電圧変換器の回路図を示している。
参照のように、同一かまたは非常に類似したアイテムを表すために、好ましい実施例の図面と説明においては記号が使用されている。
図１は、ユニポーラMOSトランジスタを具えた８回の折返し段FBを示している。しかしながら、バイポーラトランジスタも同様に使用できる。制御電極、第１の主電極および第２の主電極は、ユニポーラトランジスタのそれぞれゲート、ソースおよびドレインに、そしてバイポーラトランジスタのそれぞれベース、エミッタおよびコレクタに相当している。８回の折返しは、入力電圧がその指定された入力電圧の範囲を通過するとき８個のゼロクロスが発生することを意味している。図２は、８回の折返された信号Foを発生させる折返し段FBの機能を示している。折返し信号Foは差動の出力電流FaoとFboによって表わされる：
Fo＝Fao−Fbo （１）
高速のA/D変換のためには、差動信号の発生が大いに好ましい。例えば、雑音の多いディジタル信号プロセッサにA/D変換器が適用されるとき、差動動作は確実性と強さを大きく改善する。折返し信号Foは、入力電極Vin値においてゼロクロスZiを有し：
Zi＝ｉ＊（Vrng/8）;i＝0...8 （２）
Vrngは入力電圧の範囲である。折返し信号Foは、現実の折返し段の実現において正弦波の形状を有している。しかし、その技術から既知のように、波形の形状は適切でなく、ゼロクロスの位置のみが情報を含んでいる。
図１に戻って、折返し段FBは入力電圧Vinを受信するために入力端子ITを有している。基準手段には、11個の昇順の異なった基準電圧を供給するために11個の基準端子RT1...RT11が具えられている。慣習的な抵抗ラダーもこの目的のために使われ得る。折返し段FBはさに、第１の加算ノードSNa、第２の加算ノードSNb、11個の差動的に結合されたトランジスタ対、および第１のダミートランジスタDTAおよび第２のダミートランジスタDTBからなるダミーのストラクチャを含んでいる。各差動対は、入力端子ITに接続されたゲートを有する第１のトランジスタTAiと連続した基準端子のそれぞれの端子RTiに接続されたゲートを有する第２のトランジスタTBiとを含んでいる。連続したトランジスタ対の第１のトランジスタTAiの主電流路は、第１の加算ノードSNaと第２の加算ノードSNbとに交互に接続されている。対の他のトランジスタTBiの主電流路は、第２の加算ノードSNbと第１の加算ノードSNaとに交互に接続されている。すべての差動のトランジスタ対において、第１および第２のトランジスタのソースは相互接続され、そして電流源に接続されている。第１のダミートランジスタDTAのゲート、ドレインおよびソースは、それぞれ入力端子IT、第１の加算ノードSNa、および差動のトランジスタ対の電流源と類似の電流源に接続されている。第２のダミートランジスタDTBのゲート、ドレインおよびソースは、それぞれ、適当な固定のバイアス電圧を受信するためのバイアス電圧端子BT、第２の加算ノードSNb、および差動のトランジスタ対の電流源と類似の電流源に接続されている。
折返し段は、11個の差動のトランジスタ対とダミーのストラクチャによって、８回の折返し信号を発生する。９個の差動のトランジスタ対すなわち基準端子RT2からRT10までに接続された対は、上記等式２からゼロクロスZiを発生させるために必要とされる。他の２個の差動のトランジスタ対、すなわち基準端子RT1とRT11に接続された対は任意選択的であり、そして削除され得る。それらは、入力電圧Vinの領域の外側の（1/8）＊Vrngにおけるボイドゼロクロスを発生する。この入力電圧の範囲Vrngの外側への折返しのストラクチャの拡張によって、すべての有効な差動のトランジスタ対（基準端子RT2からRT10までに接続された対）の伝達曲線は、それらの隣接する差動のトランジスタ対の伝達曲線によって等しく影響を受け、そして折返しシステムの正確さが改善される。状況によっては、８個の差動対だけで必要なゼロクロスを発生させるために十分であることに留意されたい。そのような場合においては、差動対の数が１個少なくなるか、または代案として、３個の対が入力電圧の範囲の外側にボイドゼロクロスを発生させるために接続される。ダミーのストラクチャは、差動のトランジスタ対におけるトランジスタのゲート−ソース容量および共通のソースノードにおける接合容量によって引起こされる差動の出力電流Ia−Ibにおける容量的誤差電流を減少させ、折返しシステムの正確さを改善する。
差動対は動作の３つの領域を有している：
1. Vin＜Vrefで、対はその決定領域にない：対の共通のソースにおける電圧は一定である。
2. Vin≒Vref:対はその決定領域にある。
3. Vin＞Vrefで、対はその決定領域にない：共通のソース電圧は入力電圧に従うであろう。
Vrefは、関連した基準電圧端子の基準電圧である。寄生容量の２つのタイプが考えられる：差動対のトランジスタのゲート−ソース（Cgs）容量と、差動対の共通のソースノードにおける接合容量とである。入力電圧Vinに接続されたゲートを有するトランジスタのCgs容量は、もしVin＜Vrefならば、主として折返し電流に誤差電流を導くであろう。共通のソースノードの接合容量は、もしVin＞Vrefならば誤差電流を導くであろう。折返し段のクロス接合された差動対の構成の結果として、これらのCgs容量のための誤差電流が胸中のソース機能の容量のための誤差電流を部分的に補償するであろう。基準電圧に接続されたゲートを有し、そしてVin＞Vrefの差動対のトランジスタのCgs容量は、共通のソースノードの接合容量に加算され得る。これらの容量のための誤差電流は、差動対のテール電流Isにおいて単一の誤差電流Ieとしてモデル化されるであろう。電流Idと（Is−Id）は、その決定領域における差動対の折返し電流IaとIbへの寄与を表している。ダミーのストラクチャを無視すると、折返し電流IaとIbは次の表現を満足する。
Ia＝Icm＋αIe＋Id （３）
Ib＝Icm＋βIe＋（Is−Id） （４）
ここに、Icmは共通ノードの電流成分である。
差動の出力電流（Ia−Ib）は満足する：
Ia−Ib＝（α−β）Ie＋（2Id−Is） （５）
表現５における（2Id−Is）の成分は、理想的な差動の折返し電流を定義している。（α−β）Ieの成分は付加的な容量的誤差電流を定義している。上記等式において、αは、Vin＞Vrefでかつテール電流IsがIaの折返し電流に寄与している差動対の数を定義している。これはβに対して、Ibの折返し電流に関して類似した定義を与えている。簡単にするために、その決定領域中にある差動対は、この解析において重んじられないであろう。折返し段FBの構成を考えるにあたって、αとβ間の次の２つの関係が説明される：
β＝α （６）
β＝α＋１ （７）
等式６が正しいか等式７が正しいかどちらかである。等式６が正しいときは、等式５は与える：
Ia−Ib＝（2Id−Is） （８）
これは誤差電流の完全な打消しを意味している。しかしながら、等式７におけるαとβ間の第２の関係は、差動の折返し電流に対して次の表現に帰着する：
Ia−Ib＝−Ie＋（2Id−Is） （９）
絶対的な差動の誤差電流Ieは、折返し信号におけるシフトされたゼロクロスに帰着するかも知れない。ダミーのストラクチャは絶対的な誤差電流の50％を実現する。ダミーのストラクチャは２個のソースフォロワからなり、そしてそれらの両方が、DC動作において、共通の−Is電流を折返し電流IaとIbに寄与させる。第１のダミーのトランジスタDTAの寄生容量は、第１のダミーのトランジスタDTAのドレイン電流において≒（1/2）・Ieの誤差電流に帰着する。等式６の場合においては、ダミーのストラクチャを含む折返し段の差動の出力電流は満足する：
Ia−Ib＝（2Id−Is）＋（1/2）・Ie （10）
等式７の場合においては、ダミーのストラクチャを含む折返し段の差動の出力電流は満足する：
Ia−Ib＝−（1/2）・Ie＋（2Id−Is） （11）
等式10と11から、折返し信号における絶対的な最大の差動の誤差電流は（1/2）・Ieに減少することが観察される。
折返し段FBの高速の励振はさらに不利な結果を導く。前述したように、フルスイングの10MHzの正弦波の入力信号Vinは、出力電流IaとIbとにおいて125MHzの内部周波数に帰着する。差動対のトランジスタTAiとTBiの寄生容量は出力電流IaとIbを劣化させるかも知れない。寄生容量を通しての電流は差動の電流スイングに比して比較的大きく、望ましい動作の正確さを減少させるかもしれない。それ故、寄生容量を通しての許容できない容量的電流を防ぐために、加算ノードSNaとSNbにおける電圧のスイングをできるだけ小さく維持することが有利である。この目的のために、電流−電圧変換器IVCONVが加算ノードSNaとSNbに接続されている。電流−電圧変換器IVCONVは、第１の加算ノードSNaに接続された反転入力端子４、第２の加算ノードSNbに接続された非反転入力端子６、第１の出力ノードONaに接続された非反転出力端子８、および第２の出力ノードONbに接続された反転出力端子10を有している平衡相互コンダクタンス段２である。第１の抵抗器12は第１の加算ノードSNaと第１の出力ノードONa間に接続され、そして、第２の抵抗器14は第２の加算ノードSNbと第２の出力ノードONb間に接続されている。相互コンダクタンス段２は相互コンダクタンス値gmを有して、それは、出力端子８と10において流れている差動の出力電流と入力端子４と６上の差動の入力電圧間の比がgmに等しいことを意味している。電流−電圧変換器IVCONVの入力インピーダンスと出力インピーダンスは共に1/gmに等しい。電流−電圧変換器IVCONVの電圧利得は第１と第２の抵抗器12と14の抵抗値Ｒに比例し、そして出力電圧VaとVbは出力ノードONaとONbにおいて供給される。折返し段が内挿そして折返しA/D変換器に使用されるべきであるとき、一連のインピーダンス素子、好ましくは抵抗器が２個の連続する折返し段の相当する出力ノード間に接続されるべきである。内挿は内挿された信号の振幅を減少させるから、出力ノードにおける出力電圧は十分に高くあるべきである。電流−電圧変換器IVCONVは、第１および第２の抵抗器12、14の抵抗値Ｒに対してと相互コンダクタンス段２の相互コンダクタンス値gmに対して適当な値を選択することによって、出力ノードSNaとSNbにおける出力電圧のスイングと出力インピーダンスについて別々の設計を可能にする。この方法において、内挿回路網のインピーダンスは内挿された折返し信号の電圧を減少させることなく低く保たれる。内挿回路網の低いインピーダンスレベルは寄生容量に対してより敏感でなく、こうして高速化を許すことになる。
電流−電圧変換器IVCONVはまた非平衡終端されたバージョンであってもよいことに留意されたい。この場合においては、例えば、抵抗器14と反転出力端子10は省略され、そして非反転入力端子６は適当なバイアス電圧に接続される。
折返し段FBの差動のトランジスタ対はDCバイアス電流を必要とする。２個のバイアス電流源はこの目的のために設けられている。第１のバイアス電流源16は第１の加算ノードSNaに接続され、そして第１のバイアス電流源18は第２の加算ノードSNbに接続されている。しかしながら、２個のバイアス電流源間の不整合は折返し段FBの出力電流にオフセットを生じ、そしてA/D変換に非線形誤差を生じる。図３は、VaとVbの信号波形におけるこのオフセットの影響を示している。不整合の影響は、図４に示されるように、バイアス電流源を加算ノードSNa,SNbから出力ノードONaとONbに移すことによって減少させられる。これが図5Aと5Bとで説明されていて、そこでは簡単にするという理由のために回路構成の非平衡終単されたバーションのみが描かれている。信号電流iSは折返し段から電流−電圧変換器に流れる。図5Aにおいてバイアス電流源16のバイアス電流Ibは、その公称値Ｉb,nomに関してある不整合δIbを有していることを考えられたい：
Ib＝Ｉb,nom＋δIb （12）
出力ノードONaにおける出力電圧Ｖa,Aは形式で書かれる：
Ｖa,A＝−iSR−δIbR＝Ｖa,nom＋δＶa,A （13）
Ｖa,nomは公称出力電圧であり、そしてＲは抵抗器12の抵抗値である。
いま、図5Bを考えられたい。そこでは、バイアス電流源16が加算ノードSNaから出力ノードONaに移されている。折返し段FBのためのバイアス電流は、今や抵抗器12を通して流れる。電流源16の電流Ibにおける不整合は、公称出力電圧Ｖa,nomに加算される相互コンダクタンス段２のオフセット電圧に帰着する：
Ｖa,B＝−iSR−（δIb）/gm＝Ｖa,nom＋δＶa,B （14）
等式13と14を比較すると、バイアス電流Ibにおける誤差δIbは、図5Bの形状においてより影響の少ないファクターgmRを有していることが分かる。
図６は、電流−電圧変換器IVCONVの実際の実行を示している。差動のトランジスタ対は共通のバイアス電流源24を介して接地に接続されたソースを有する第１および第２のＮチャンネルトランジスタN1,N2を有している。トランジスタN1のゲートは第１の加算ノードSNaに接続されている非反転入力端子４であり、トランジスタN2のゲートは第２の加算ノードSNbに接続されている反転入力端子６であり、トランジスタN1のドレインは第１の出力ノードONaに接続されている非反転出力端子８であり、そしてトランジスタN2のドレインは第２の出力ノードONbに接続されている反転出力端子10である。ＰチャンネルトランジスタP1のドレインはトランジスタN1のドレインに接続され、そしてバイアス電流をトランジスタN1と抵抗器12を介して折返し段の加算ノードSNaに供給している。同様に、ＰチャンネルトランジスタP2はバイアス電流をトランジスタN2と抵抗器14を介して折返し段の加算ノードSNbに供給している。トランジスタP1とP2のソースは適当な正の供給電圧に接続され、それに対しゲートは適当なバイアス電圧Vbiasに接続されている。任意選択的に、２個のクロス接続された抵抗器が負荷され得る。第１のクロス接続された抵抗器20はトランジスタN1のドレインとトランジスタN2のゲート間に接続されている。第２のクロス接続された抵抗器22はトランジスタN2のドレインとトランジスタN1のゲート間に接続されている。利点は、出力ノードONa,ONbと加算ノードSNa,SNb間のより低いDC電圧低下であるが、と同時に差動信号の増幅を維持している。共通モードの信号（バイアス電流）に対しては、抵抗器12と22が並列であると見られ、そしてまた抵抗器14と20が並列であると見られる：
共通モード:Rpar＝（R1R2）／（R1＋R2） （15）
R1は抵抗器12と14の抵抗値であり、そしてR2は抵抗器20と22の抵抗値である。差動モードの信号（信号電流）に対しては、抵抗器は再び並列であると見られるが、しかし、ここではクロス結合された抵抗器20,22に対して負の符号を有している：
差動モード:Rpar＝−（R1R2）／（R1−R2） （16）
この方法においては、低い共通モードの利得と高い差動モードの利得とが得られる。
本発明は、図に示されたような８回の折返し段に限られるものではない。どんな回数の折返しも、差動のトランジスタ対の適当な数を選択することによって、そしてそれに応じて基準手段を付加することによって可能である。バイポーラトランジスタも、図示されているユニポーラトランジスタに代わって使用され得る。反転した極性を有するトランジスタも同様に使用され得る。
Claims (8)
- 折返し段（FB）が
− 折返されるべき入力電圧を受信するための入力端子（IT）；
− 昇順の異なった基準電圧を供給するための複数の連続した基準端子（RT1..RT11）を有している基準手段；
− 第１の加算ノード（SNa）および第２の加算ノード（SNb）；
− 対の各１個が電流源と、電流源に接続された第１の主電極および入力端子（IT）に接続された制御電極を有している第１のトランジスタ（TAi）と、電流源に接続された第１の主電極および連続した基準端子のそれぞれ１個（RTi）に接続された制御電極を有している第２のトランジスタ（TBi）とを含み、連続したトランジスタ対の第１のトランジスタ（TAi）の第２の主電極が第１の加算ノード（SNa）と第２の加算ノード（SNb）に１つおきに接続され、そして組合わされた第２のトランジスタ（Tbi）の第２の主電極が第２の加算ノード（SNb）と第１の加算ノード（SNa）に１つおきに接続されている複数の差動的に接続されたトランジスタ対
を含んでいる折返しアナログ−ディジタル変換器のための折返し段（FB）において、
折返し段（FB）はさらに、第１の電流源、入力端子（IT）に接続された制御電極と第１の電流源に接続された第１の主電極と第１（SNa）および第２（SNb）の加算ノードの一方に接続された第２の主電極とを有している第１のダミーのトランジスタ（DTA）、第２の電流源、およびバイアス電圧の端子（BT）に接続された制御電極と第２の電流源に接続された第１の主電極と第１（SNa）および第２（SNb）の加算ノードの他方に接続された第２の主電極とを有している第２のダミーのトランジスタを含んでいるダミーのストラクチャを含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。 - 請求項１記載の折返し段において、複数の差動的に接続されたトランジスタ対（TA1/TB1;TA11/TB11）のうち少なくとも２個において、第２のトランジスタ（TB1;TB11）の制御電極は、折返されるべきい入力電圧の電圧範囲の外側に存在する基準電圧を供給する基準端子（RT1;RT11）に接続されていることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。
- 請求項１または２記載の折返し段において、折返し段（FB）はさらに、
− 第１の出力ノード（ONa）；
− 第１の出力電圧（Va）を供給するために第１の加算ノード（SNa）と第１の出力ノード（ONa）間に接続された第１の抵抗器を含み、そして第１の加算ノード（SNa）に接続された入力端子と第１の加算ノード（SNa）に接続された反転入力端子および第１の出力ノード（ONa）に接続された出力端子をもつ相互コンダクタンス段とを有している電流−電圧変換手段（IVCONV）
を含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。 - 請求項３記載の折返し段において、第１のバイアス電流を第１の抵抗器を介して第１の加算ノード（SNa）に供給するために、折返し段（FB）はさらに、第１の出力ノード（ONa）に接続された第１のバイアス電流源を含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。
- 請求項３または４記載の折返し段において、
− 折返し段（FB）はさらに第２の出力ノード（ONb）を含み；
− 電流−電圧変換手段（IVCONV）はさらに、第２の出力電圧（Vb）を供給するために、第２の出力ノード（ONb）と第２の加算ノード（SNb）間に接続された第２の抵抗器を含み；そして
− 相互コンダクタンス段は、第２の加算ノード（SNb）に接続された非反転入力端子と第２の出力ノード（ONb）に接続された反転出力端子とを有していることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。 - 請求項５記載の折返し段において、折返し段（FB）はさらに、第２のバイアス電流を第２の抵抗器を介して第２の加算ノード（SNb）に供給するために、第２の出力ノード（ONb）に接続された第２のバイアス電流源を含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。
- 請求項５または６記載の折返し段において、相互コンダクタンス段は、共通の電流源に接続された第１の主電極を有し、第１の出力ノード（ONa）と第２の出力ノード（ONb）に接続された第２の主電極をそれぞれ有し、そして第１の加算ノード（SNa）と第２の加算ノード（SNb）に接続された制御電極をそれぞれ有する第１のトランジスタ（N1）と第２のトランジスタ（N2）とを含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。
- 請求項７記載の折返し段において、相互コンダクタンス段はさらに、第１の出力ノード（ONa）と第２の加算ノード（SNb）間に接続された第３の抵抗器と、第２の出力ノード（ONb）と第１の加算ノード（SNa）間に接続された第４の抵抗器とを含んでいることを特徴とする折返しアナログ−ディジタル変換器のための折返し段。
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