JPH10501115A - 信号に依存するオフセットを有する作動増幅器及びこのような作動増幅器を含むマルチステップ2重残差アナログ−デジタルコンバータ - Google Patents
信号に依存するオフセットを有する作動増幅器及びこのような作動増幅器を含むマルチステップ2重残差アナログ−デジタルコンバータInfo
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Abstract
(57)【要約】
差動増幅器は、トランスリニアループに配置した二つの入力トランジスタ(T1,T2)及び二つの交差結合したトランジスタ(T3,T4)を具え、交差結合したトランジスタ(T3,T4)のエミッタ間の抵抗(10)の両端間の差電圧は、入力端子(2,4)の両端間の差電圧に、入力トランジスタ(T1,T2)のエミッタに直列に配置したトランジスタ(6,8)間のオフセット電圧の和を加えたものに等しい。交差結合したトランジスタ(T3,T5)を流れる差電流は出力トランジスタ(T5,T6)でレプリカされ、これにより、入力信号振幅より大きい出力信号振幅を、出力トランジスタ(T5,T6)のエミッタ間の抵抗の両端間で獲得することができる。差動増幅器は、マルチステップ2重残差アナログ−デジタル変換器に追加のアンダーフローレンジ及びオーバーフローレンジを有する補間残差信号増幅器として特に好適である。
Description
【発明の詳細な説明】
信号に依存するオフセットを有する作動増幅器及び
このような作動増幅器を含むマルチステップ2重残
差アナログ−デジタルコンバータ
本発明は、入力電圧を受信する第1及び第2入力端子と、各々が制御電極、第
1主電極及び第2主電極を有する第1、第2、第3、第4、第5及び第6トラン
ジスタとを具え、
前記第1トランジスタが、前記第1入力端子に結合した制御電極を有し、
前記第2トランジスタが、前記第2入力端子に結合した制御電極を有し、
前記第1トランジスタが、第1ノードに結合した第1主電極を有し、前記第4
トランジスタが、第1ノードに結合した制御電極を有し、かつ、前記第3トラン
ジスタが、第1ノードに結合した第2主電極を有し、
前記第2トランジスタが、第2ノードに結合した第1主電極を有し、前記第3
トランジスタが、第2ノードに結合した制御電極を有し、前記第4トランジスタ
が、第2ノードに結合した第2主電極を有し、
前記第5トランジスタが、前記第1ノードに結合した制御電極を有し、前記第
6トランジスタが、前記第2ノードに結合した制御電極を有し、
前記第3トランジスタの第1主電極と前記第4トランジスタの第1主電極との
間に接続した第1抵抗と、
前記第5トランジスタの第1主電極と前記第6トランジスタの第1主電極との
間に接続した第2抵抗とを更に具える差動増幅器に関するものである。
また、本発明は、このような差動増幅器を含むマルチステップ2重残差アナロ
グ−デジタル変換器(ADC)に関するものである。
このような差動増幅器は、欧州特許出願明細書第0637128 号から既知であり、
第1入力端子及び第2入力端子の差信号が第1及び第2抵抗列の両端間にほとん
ど歪みなく現れるという特徴を有する。この特徴により、この既知の差動増幅器
がマルチステップ2重残差ADCでの使用に適切となる。マルチステップADC
では、所望のNビット出力信号を二つ以上のステップで構成し、ステップの各々
において、ADCは、アナログ入力信号の全レンジのより小さいサブレンジの変
換を行う。頻繁に使用される2ステップADCでは、第1ADCは、Mビット分
解の第1デジタル信号への粗変換を行う。デジタル−アナログ変換器(DAC)
は、第1デジタル信号を第2アナログ信号に再変換する。次いで、第2ADCが
、アナログ入力信号と第2アナログ信号との間の差、すなわち残差を、(N−M
)ビット分解の第2デジタル信号に変換する。Mビットの第1デジタル出力信号
及びN−Mビットの第2デジタル出力信号を組み合わせて所望のNビットデジタ
ル出力信号を形成し、第1デジタル信号のビットは重要なビットを形成し、第2
デジタル信号のビットは所望の出力ビットの非重要ビットを形成する。結合中に
しばしばエラー訂正を適用して、システム中に発生するエラー、例えば第1AD
Cの決定エラーを訂正する。エラー訂正を行うマルチステップADCは、例えば
米国特許出願明細書第5,353,027 号から既知である。第1ADCの基準レベルは
正確に等しい間隔を有する必要があり、DACは十分な正確さを有する必要があ
り、残差信号の増幅を行う場合、これも一定かつ正確である必要がある。そうで
ない場合、これによりマルチステップADCに非単調性が生じる。
2重残差マルチステップADCはこれらの問題を大幅に除去する。単一残差A
DCにおいては、(最近の)基準レベルに対するアナログ入力信号の信号間隔(
残差)が測定されるとともに、これをデジタルコードに変換する。2重残差マル
チステップにおいては、第2間隔(第2残差)が測定され、すなわち最近である
が一つの基準レベルに対して測定される。
図1は、2重残差システムの線図的表示である。入力信号Vinは、第1ADC
の基準段の二つの最近基準レベル、この場合V1及びV2と比較される。第1AD
Cは、アナログ入力信号及び基準レベルの比較に応答して二つの基準レベルのう
ちのいずれがこれに適切であるか決定する。入力電圧Vinと基準レベルV1との
間の差は第1残差信号VresAとなり、入力電圧Vinと基準レベルV2との間の差
は第2残差信号VresBとなる。アナログ入力電圧がV1からV2に増大すると、第
1残差信号は、零から、二つの基準レベルの間の間隔V2−V1に等しい最大まで
増大する。これを、逆信号NVresAも示す図2に図示する。同時に、第2残
差信号VresBは、同一の最大から零まで減少する。残差信号VresA及びVresBの
和は、二つの最近基準レベル間の差を表す。この際、第2ADCは、二つの残差
信号によって決定された信号レンジ内のアナログ入力信号の相対位置を測定し、
この相対位置を、非重要ビットを有する第2デジタル信号に変換する。この相対
位置を、信号レンジの両端、すなわちV1に対する低部又はV2に対する頂部から
のうちの一方に対して、又は、信号レンジの中央に対して測定することができる
。2重残差概念の利点は、密変換の信号レンジが粗変換の基準レベル間の間隔の
あり得る変動を追跡する点である。実際には、信号レンジの絶対値は信号レンジ
内の相対位置に無関係である。
このような2ステップの2重残差ADCの例は、米国特許出願明細書第5,184,
130 号及び欧州特許出願公開明細書第0414389 号で見つけることができる。これ
らの例は、特に、相対位置を決定するに当たり一つ以上の抵抗列を用いて、残差
信号によって及ぼされた信号レンジを、第2ADCの密量子化のためにより小さ
いサブレンジに分割することを示す。密変換に対する基準レベルは、二つの残差
信号の補間によって獲得され、それら残差信号は、そのために正確な対称性で利
用する必要がある。前記欧州特許出願公開明細書第0414389 号では、残差信号が
差動信号として利用され、二つの補間回路が設けられている。
図3は、差動2重残差信号の補間の原理を示すものである。図4に図示したよ
うな残差信号は、抵抗列のタップ点間で利用できる。基準レベルV1及びV2間の
交差する零は、密変換の基準レベルを表す。
図5は、補間器をバイポーラトランジスタで実現したものを示し、図3の形態
はこれら補間器の二つを必要とする。この実現は、冒頭部で説明した欧州特許出
願公開明細書第0637128 号による差動増幅器に相当し、所望の場合には、それを
ユニポーラ(MOS)トランジスタで実現することもできる。抵抗列の抵抗値が
同一である場合、トランジスタT5及びT6のエミッタ間の抵抗列の両端間の電
圧差は、正確にVresA−NVresBとなる。しかしながら、この既知の差動増幅器
により、二つの残差信号間の信号レンジの間でのみ補間が可能になる。オーバー
フローしていないレンジ及びオーバーフローしたレンジを、密変換のエラー訂正
のために発生させることができる。
図6は、二つの残差信号の元の信号レンジの両端に追加の信号レンジを有する
補間器の回路図を示す。図7は、関連の補間した信号を示す。追加のレンジは、
オフセット発生器をバッファに直列に配置するとともに抵抗列に追加のタップ点
を設けることによって創成される。各々が二つの連続する基準レベルVn及びVn +1
間のレンジ間IRの半分に等しいアンダーフローレンジUR及びオーバーフロ
ーレンジORを獲得するために、オフセット発生器のオフセットVoffを、二つ
の連続する基準レベル間の差の半分に等しく選択する必要がある。さらに、タッ
プ点の数を倍にして、同様な密量子化をオーバーフローレンジ及びアンダーフロ
ーレンジで同様に達成できるようにする必要がある。この場合、所望のオフセッ
トVoffが固定値を有するのではなく二つの残差信号によって決定された変動信
号レンジに関連した値を有する必要があるという問題がある。
本発明の目的は、マルチステップ2重残差ADCでアンダーフロー信号レンジ
及びオーバーフロー信号レンジを有する補間器として使用するのに特に好適な、
入力信号に依存するオフセットを有する差動増幅器を提供することである。
このために、本発明によれば、冒頭で規定したタイプの差動増幅器は、前記第
1トランジスタの第1主電極と前記第1ノードとの間に接続した第1直列抵抗と
、前記第2トランジスタの第1主電極と前記第2ノードとの間に接続した第2直
列抵抗とを更に具えることを特徴とするものである。直列抵抗により、第5及び
第6トランジスタ間の第2抵抗列の両端間に、差動増幅器の第1及び第2入力端
子の差信号より大きい所定の係数の差信号が獲得される。この係数は、第1及び
第2抵抗列の抵抗値の間の比と、第2抵抗列の抵抗値と第1及び第2直列抵抗の
抵抗値の和との間の比とによって決定される。
各々が二つの連続する基準レベルVn及びVn+1間のレンジ間IRの半分に等し
いアンダーフローレンジUR及びオーバーフローレンジORを獲得するために、
オフセット発生器のオフセットVoffを、二つの連続する基準レベルの間の差の
半分に等しく選択する必要があり、本発明による差動増幅器の一例は、第1抵抗
及び第2抵抗はほぼ等しい抵抗値を有し、第1直列抵抗及び第2直列抵抗は、第
1又は第2直列抵抗の抵抗値の1/4に相当する抵抗値にほぼ等しい抵抗値を有
する。
本発明による差動増幅器の他の例は、前記差動増幅器は、各々が制御電極、第
1主電極及び第2主電極を有する第7及び第8トランジスタを更に具え、
前記第7トランジスタが、前記第1トランジスタの制御電極に結合した制御電
極を有し、
前記第8トランジスタが、前記第2トランジスタの制御電極に結合した制御電
極を有し、
前記第7トランジスタが、前記第5トランジスタの第2主電極に結合した第1
主電極を有し、
前記第8トランジスタが、前記第6トランジスタの第2主電極に結合した第1
主電極を有することを特徴とするものである。
第7及び第8トランジスタを流れる信号電流はそれぞれ、第1及び第2トラン
ジスタを流れる信号電流と位相が反対である。その結果、第1及び第7トランジ
スタの制御信号は逆位相となり、互いにキャンセルされ、これにより第1入力端
子の入力インピーダンスが増大する。第2及び第8トランジスタを用いて、同様
な効果が第2入力端子で得られる。
本発明による差動増幅器を種々の目的に用いることができ、オフセットに依存
する所望の入力信号が、直列抵抗の適切な選択によって獲得される。既に説明し
たように、差動増幅器が、
アナログ入力信号をデジタル出力信号に変換するマルチステップ2重残差アナロ
グ−デジタル変換器であって、このマルチステップ2重残差アナログ−デジタル
変換器は、
前記アナログ入力信号を受信するように配置され、相違する大きさの基準レベ
ルを発生させる第1基準手段、及び、前記アナログ入力信号を前記基準レベルと
比較するとともにこの比較に応答して第1デジタル信号に少なくとも一つの最重
要ビットのデジタル出力信号を供給する比較手段を具える第1アナログ−デジタ
ル変換器と、
前記アナログ入力信号の値と前記第1基準手段の基準レベルの二つとの間の差
をそれぞれ表す第1及び第2を発生させる残差手段と、
前記第1及び第2残差信号に応答して前記ビットの第1デジタル信号より重要
でない少なくとも一つのビットを第2デジタル信号に供給するとともに、前記第
1及び第2残差信号の補間により前記第1及び第2残差信号に応じた第2基準レ
ベルを発生させる補間器を具える第2アナログ−デジタル変換器とを具えるマル
チステップ2重残差アナログ−デジタル変換器において、
前記補間器は、既に規定したような差動増幅器を具え、前記第1及び第2入力
端子を、前記第1及び第2残差信号を受信するために配置したことを特徴とする
マルチステップ2重残差アナログ−デジタル変換器に用いられるのが、特に好適
であることは明らかである。
本発明のこれら及び他の態様を、添付図面を参照して詳細に説明する。
図1は、マルチステップ2重残差アナログ−デジタル変換器の動作を示すもの
である。
図2は、マルチステップ2重残差アナログ−デジタル変換器に発生する残差信
号及び逆残差信号の信号波形を示す。
図3は、マルチステップ残差アナログ−デジタル変換器に用いられる既知の補
間回路のブロック図である。
図4は、残差信号と図3に図示した補間回路で補間した信号との間の関係を図
示する。
図5は、特に、図3に図示した補間回路に用いる既知の差動増幅器を図示する
。
図6は、本発明によるマルチステップ2重残差アナログ−デジタル変換器に用
いる補間回路のブロック図である。
図7は、残差信号と図6に図示した補間回路で補間した信号との間の関係を図
示する。
図8は、特に、図6に図示した補間回路に用いる本発明による差動増幅器を示
す。
図9は、本発明によるマルチステップ2重残差アナログ−デジタル変換器の実
施の形態を示す。
図面中、同一機能及び目的を有する部分又はアイテムに同一参照符号を付すも
のとする。
図8は、制御電極、第1主電極及び第2主電極がそれぞれベース、エミッタ及
びコレクタに対応するバイポーラトランジスタを具える、本発明による差動増幅
器DAを示す。しかしながら、所望の場合には、ユニポーラトランジスタを用い
ることも可能であり、この場合、制御電極、第1主電極及び第2主電極はそれぞ
れ、ゲート、ソース及びドレインに対応する。
第1トランジスタT1のベースを第1入力端子2に接続するとともに、第2ト
ランジスタT2のベースを第2入力端子4に接続する。トランジスタT1のエミ
ッタを、第1直列抵抗6を介して第1ノードN1に接続するとともに、トランジ
スタT2のエミッタを、第2直列抵抗8を介して第2ノードN2に接続する。第
3トランジスタT3のコレクタ、第4トランジスタT4のベース及び第5トラン
ジスタT5のベースを第1ノードN1に接続する。第4トランジスタT4のコレ
クタ、第3トランジスタT3のベース及び第6トランジスタT6のベースを第2
ノードN2に接続する。第1抵抗列10を、トランジスタT3及びT4のエミッ
タ間に接続する。所望の場合には、第1抵抗列10は、より少数の又は単一の抵
抗を具えることができる。電流源12及び電流源14をトランジスタT3及びT
4のエミッタに結合して、エミッタ電流をトランジスタT3及びT4に供給する
。第2抵抗列16を、トランジスタT5及びT6のエミッタ間で出力端子18及
び20に接続する。所望の場合には、第2抵抗列16は、より少数の又は単一の
抵抗を具えることができる。電流源24及び電流源26を、トランジスタT5及
びT6のエミッタに結合して、エミッタ電流をトランジスタT5及びT6に供給
する。所望の場合には、二つの電流源12及び14の代わりに、単一電流源を第
1抵抗列10の中央に接続することができる。さらに、所望の場合には、二つの
電流源24及び26の代わりに、単一電流源を第2抵抗列16の中央に接続する
ことができる。
トランジスタT5のコレクタを種々の方法で接続することができる。トランジ
スタT5のコレクタを、図5に図示したように正の電源端子28に直接接続し、
負荷抵抗(図示せず)を介して正の電源端子28に接続し、又は、トランジスタ
T5のコレクタ、トランジスタT1のベース及び正の電源端子28にそれぞれ接
続したエミッタ、ベース及びコレクタを有するカスコードトランジスタT7を介
して正の電源端子28に接続することができる。
トランジスタT6のコレクタをトランジスタT5のコレクタと同様に接続する
ことができる。トランジスタT6のコレクタを、図5に図示したように正の電源
端子28に直接接続し、負荷抵抗(図示せず)を介して正の電源端子28に接続
し、又は、トランジスタT6のコレクタ、トランジスタT2のベース及び正の電
源端子28にそれぞれ接続したエミッタ、ベース及びコレクタを有するカスコー
ドトランジスタT8を介して正の電源端子28に接続することができる。
大駆動信号の場合にトランジスタT3及びT4の飽和を排除するために、所望
の場合には、トランジスタT3及びT4のベースを、各オフセット源を介して第
2ノードN2及び第1ノードN1に接続することができる。オフセット源を、各
ノードN2又はN1に接続したベース及び各トランジスタT3又はT4のベース
に接続したエミッタを有するエミッタホロワとして実現することができる。
以後、直列抵抗6及び8を短絡したときを仮定する。この場合、入力端子2の
電圧V2、トランジスタT1のベース−エミッタ電圧VBET1、トランジスタ
T4のベース−エミッタ電圧VBET4及び抵抗列10の右半分の両端間の電圧
V10aの和は、入力端子4の電圧V4、トランジスタT2のベース−エミッタ
電圧VBET2、トランジスタT3のベース−エミッタ電圧VBET3及び抵抗
列10の左半分の両端間の電圧V10bの和に等しい。
V2+VBET1+VBET4+V10a=V4+VBET2+VBET3+V10b (1)
トランジスタT1及びT3が同一トランジスタである場合、VBET1=VBE
T3となる。その理由は、トランジスタT1及びT3を流れる電流が等しいから
である。これはトランジスタT2及びT4にも適用され、その結果VBET2=
VBET4となる。その結果、式(1)を
V2−V4=V10b−V10a (2)
とすることができる。したがって、入力端子2,4の両端間の電圧差が抵抗列1
0の両端間に現れ、これにより、ベース−エミッタ電圧に依存しない非常に線型
的な差電流iを発生させる。差電流iは、トランジスタT1及びT2にも流れる
。
トランジスタT5及びT4は、それらのベースに同様な制御信号を受信する。
これは、トランジスタT6及びT3についても同様である。電流源12,14,
24及び26の電流、抵抗列10及び16の抵抗値並びにトランジスタT3,T
4,T5及びT6の寸法を互いに等しく選択することにより、トランジスタT5
及びT6を流れる差電流iを、トランジスタT1/T3及びT2/T4を流れる
電流と同様な線形性を有するようにするが、それらの向きを互いに逆にすること
ができる。しかしながら、同様な効果を、トランジスタT5及びT6の寸法並び
に電流源24及び26の電流をスケールアップするとともに抵抗列を同一係数で
スケールダウンすることによって得ることもできる。
直列抵抗6及び8を導入することにより、オフセット-i*R/2を、トランジスタ
T1のエミッタと第1ノードN1との間の直列抵抗6の両端間に発生させるとと
もに、逆オフセット+i*R/2を、トランジスタT2のエミッタと第2ノードN2と
の間の直列抵抗8の両端間に発生させることができる。R/2を、第1及び第2直
列抵抗の抵抗値とする。オフセットは、入力端子2及び4間の信号電圧差に比例
する信号電流iに依存する。これらオフセットを、図6に図示したような入力端
子にすると仮定することができる。
この結果、第2抵抗列16の両端間の電圧差となり、この電圧差は、電圧差V
2−V4に直列抵抗6及び8の両端間のオフセットの和i*R を加えたものに等し
い。抵抗列16の抵抗値を2*R に等しく選択することにより、抵抗列16の両端間
の差電圧は、入力信号V2−V4の電圧差の2倍に等しくなる。第1差動増幅器
でV2=VresA及びV4=NVresBで、かつ、第2差動増幅器でV2=VresB及
びV4=NVresAの場合、図7に示したような信号が獲得される。直列抵抗6及
び8を含む結果、入力端子2及び4の両端間の差動信号振幅より大きい差動信号
増幅が、出力端子18及び20の両端間で獲得される。
トランジスタT1及びT5を流れる信号電流iは互いに逆になって現れる。こ
れは、トランジスタT2及びT6を流れる信号電流にも当てはまる。これを、カ
スコードトランジスタT7及びT8の使用により好適な方法で利用することがで
きる。カスコードトランジスタT7のベース電流は、トランジスタT1のベース
電流と位相が逆になる。したがって、トランジスタT1及びT7のベース電流は
互いにキャンセルされ、その結果入力端子2の入力インピーダンスが増大する。
キャンセルの度合いは、トランジスタT5及びT1を流れる信号電流iの増幅が
互いに等しくなる程度に依存する。このために、抵抗列16及び10の抵抗値、
又は、抵抗列16及び単一抵抗10の抵抗値を、互いに等しく選択する。
差動増幅器に、PNPトランジスタ又はユニポーラ(PMOS又はNMOS)
トランジスタを設けることもできる。
図9は、各々にDAを付した本発明による二つの差動増幅器を具える2ステッ
プ2重残差アナログ−デジタル変換器(ADC)を示す。サンプル−ホールド回
路30において、アナログ入力信号Vinがサンプルされ、それが差動出力部を有
するバッファで干渉されて、差動サンプルされた信号Vis/NVisを2重基準段
RFLに供給する。2段のタップ点を、共通符号CP1を付したコンパレータの
入力部に接続し、その出力信号を第1論理ユニットLU1に供給する。サンプル
ーホールド回路30、2重基準段RFL、コンパレータCP1及び第1論理ユニ
ットLU1は共に、第1変換器ADC1を結合し、それは、アナログ信号Vinの
粗変換を実行し、その結果最重要ビットMSBの群となる。共通符号RSDを付
した残差増幅器は、段のタップ点にも接続した差動入力部を有する。差動増幅器
RDSは、差動残差信号を発生させる差動出力部を有する。二つの連続する残差
増幅器の各々の差動残差信号を、図1に図示した回路の差動変形として説明する
ことができる方法で用いる。第1論理ユニットLU1は、これらがいずれの二つ
の連続する残差増幅器であるかを粗変換に基づいて決定する。このために、第1
論理ユニットは、選択信号STLを切替ユニットSWUに供給する。この切替ユ
ニットSWUは、関連の差動残差信号を相違するタイプの補間器Ipに転送する
。選択された残差信号は、図8を参照して説明したタイプの二つの差動増幅器D
Aの入力部2及び4に転送される。第2抵抗列16の各々のタップ点は、密変換
器の他の量子化のための補間された残差信号を発生させる。密変換を、少数だけ
図示するとともに共通符号CP2を付したコンパレータを具える第2変換器AD
C2で行う。コンパレータCP2の出力信号を第2論理ユニットLU2に接続し
て、これら信号を非重要ビットLSB及びエラー訂正ビットECに転換するとと
もに、訂正後に必要な場合には最重要ビットMSB及び非重要ビットLSBを結
合してデジタル出力信号Doを形成する。
Claims (1)
- 【特許請求の範囲】 1.入力電圧を受信する第1(2)及び第2(4)入力端子と、各々が制御電極 、第1主電極及び第2主電極を有する第1(T1)、第2(T2)、第3(T3 )、第4(T4)、第5(T5)及び第6(T6)トランジスタとを具え、 前記第1トランジスタ(T1)が、前記第1入力端子(2)に結合した制御 電極を有し、 前記第2トランジスタ(T2)が、前記第2入力端子(4)に結合した制御 電極を有し、 前記第1トランジスタ(T1)が、第1ノード(N1)に結合した第1主電 極を有し、前記第4トランジスタ(T4)が、第1ノード(N1)に結合した制 御電極を有し、かつ、前記第3トランジスタ(T3)が、第1ノード(N1)に 結合した第2主電極を有し、 前記第2トランジスタ(T2)が、第2ノード(N2)に結合した第1主電 極を有し、前記第3トランジスタ(T3)が、第2ノード(N2)に結合した制 御電極を有し、前記第4トランジスタ(T4)が、第2ノード(N2)に結合し た第2主電極を有し、 前記第5トランジスタ(T5)が、前記第1ノード(N1)に結合した制御 電極を有し、前記第6トランジスタ(T6)が、前記第2ノード(N2)に結合 した制御電極を有し、 前記第3トランジスタ(T3)の第1主電極と前記第4トランジスタ(T4 )の第1主電極との間に接続した第1抵抗(10)と、 前記第5トランジスタ(T5)の第1主電極と前記第6トランジスタ(T6 )の第1主電極との間に接続した第2抵抗(16)とを更に具える差動増幅器に おいて、 この差動増幅器は、前記第1トランジスタ(T1)の第1主電極と前記第1 ノード(N1)との間に接続した第1直列抵抗(6)と、前記第2トランジスタ (T2)の第1主電極と前記第2ノード(N2)との間に接続した第2直列抵抗 (8)とを更に具えることを特徴とする差動増幅器。 2.前記差動増幅器は、各々が制御電極、第1主電極及び第2主電極を有する第 7(T7)及び第8(T8)トランジスタを更に具え、 前記第7トランジスタ(T7)が、前記第1トランジスタ(T1)の制御電 極に結合した制御電極を有し、 前記第8トランジスタ(T8)が、前記第2トランジスタ(T2)の制御電 極に結合した制御電極を有し、 前記第7トランジスタ(T7)が、前記第5トランジスタ(T5)の第2主 電極に結合した第1主電極を有し、 前記第8トランジスタ(T8)が、前記第6トランジスタ(T6)の第2主 電極に結合した第1主電極を有することを特徴とする請求の範囲1記載の差動増 幅器。 3.前記第1抵抗(10)及び第2抵抗(16)はほぼ等しい抵抗値を有するこ とを特徴とする請求の範囲1又は2記載の差動増幅器。 4.前記第2抵抗(16)は、タップ点で互いに接続した複数の直接接続した抵 抗素子(16.1,16.2,16.i)を具えることを特徴とする請求の範囲 1,2又は3記載の差動増幅器。 5.前記第1直列抵抗(6)及び第2直列抵抗(8)は、前記第1(10)又は 第2(16)抵抗の抵抗値の1/4にに相当するほぼ等しい抵抗値を有すること を特徴とする請求の範囲3又は4記載の差動増幅器。 6.アナログ入力信号(Vin)をデジタル出力信号(Do)に変換するマルチス テップ2重残差アナログ−デジタル変換器であって、このマルチステップ2重残 差アナログ−デジタル変換器は、 前記アナログ入力信号を受信するように配置され、相違する大きさの基準レ ベルを発生させる第1基準手段(RFL)、及び、前記アナログ入力信号を前記 基準レベルと比較するとともにこの比較に応答して第1デジタル信号(MSB) に少なくとも一つの最重要ビットのデジタル出力信号を供給する比較手段(CP 1)を具える第1アナログ−デジタル変換器(ADC1)と、 前記アナログ入力信号の値と前記第1基準手段(RFL)の基準レベルの二 つとの間の差をそれぞれ表す第1(VresA/NVresA)及び第2(VresB/N VresB)を発生させる残差手段(RSD)と、 前記第1及び第2残差信号に応答して前記ビットの第1デジタル信号(MSB )より重要でない少なくとも一つのビットを第2デジタル信号(LSB)に供給 するとともに、前記第1及び第2残差信号の補間により前記第1及び第2残差信 号に応じた第2基準レベルを発生させる補間器(IP)を具える第2アナログ− デジタル変換器(ADC2)とを具えるマルチステップ2重残差アナログ−デジ タル変換器において、 前記補間器(IP)は、請求の範囲1から5のうちのいずれかに記載された差 動増幅器(DA)を具え、前記第1(2)及び第2(4)入力端子を、前記第1 及び第2残差信号を受信するために配置したことを特徴とするマルチステップ2 重残差アナログ−デジタル変換器。
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