JP2001044837A - ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 - Google Patents
ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路Info
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Abstract
(57)【要約】
【課題】２段階式のＤＡＣにおいて、バッファ回路のオ
フセット電圧誤差の影響を低減でき、高精度かつ高分解
能のＤＡＣ及びそれを用いたＡＤＣを提供する。 【解決手段】複数ビットを有する入力データを上位ビッ
トグループと下位ビットグループに分割し、基準電圧を
直列接続した複数の抵抗素子により分圧し、上位ビット
グループのデータに応じて選択した抵抗素子の両端の電
圧をそれぞれ第１と第２のバッファ回路に入力し、入力
データが連続的に切り換わったとき、前回選択した抵抗
素子に隣接する抵抗素子を選択し、これらの抵抗素子の
接続中点の電圧をそのまま一方のバッファ回路に入力
し、今回選択した抵抗素子の他方の端子電圧を他方のバ
ッファ回路に入力し、第１と第２のバッファ回路の出力
信号を直列に接続されている複数の抵抗素子によって分
圧し、下位ビットグループのデータに応じて選択した抵
抗素子の端子電圧を変換結果として出力する。
フセット電圧誤差の影響を低減でき、高精度かつ高分解
能のＤＡＣ及びそれを用いたＡＤＣを提供する。 【解決手段】複数ビットを有する入力データを上位ビッ
トグループと下位ビットグループに分割し、基準電圧を
直列接続した複数の抵抗素子により分圧し、上位ビット
グループのデータに応じて選択した抵抗素子の両端の電
圧をそれぞれ第１と第２のバッファ回路に入力し、入力
データが連続的に切り換わったとき、前回選択した抵抗
素子に隣接する抵抗素子を選択し、これらの抵抗素子の
接続中点の電圧をそのまま一方のバッファ回路に入力
し、今回選択した抵抗素子の他方の端子電圧を他方のバ
ッファ回路に入力し、第１と第２のバッファ回路の出力
信号を直列に接続されている複数の抵抗素子によって分
圧し、下位ビットグループのデータに応じて選択した抵
抗素子の端子電圧を変換結果として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル／アナ
ログ変換回路及びそれを用いたアナログ／ディジタル変
換回路に関し、特に高分解能の変換特性が求められるデ
ィジタル／アナログ変換回路及びアナログ／ディジタル
変換回路に関するものである。
ログ変換回路及びそれを用いたアナログ／ディジタル変
換回路に関し、特に高分解能の変換特性が求められるデ
ィジタル／アナログ変換回路及びアナログ／ディジタル
変換回路に関するものである。
【０００２】
【従来の技術】入力データに応じたアナログ信号、例え
ば、電圧信号を出力するディジタル／アナログ変換回路
（ＤＡＣ）において、入力データを上位ビットグループ
と下位ビットグループに分けて、上位ビットグループの
データに応じて基準電圧を分圧し、その分圧電圧をさら
に下位データグループのデータに応じて細分圧して、得
られた分圧電圧を変換結果として出力する２段階式のデ
ィジタル／アナログ変換回路がある。
ば、電圧信号を出力するディジタル／アナログ変換回路
（ＤＡＣ）において、入力データを上位ビットグループ
と下位ビットグループに分けて、上位ビットグループの
データに応じて基準電圧を分圧し、その分圧電圧をさら
に下位データグループのデータに応じて細分圧して、得
られた分圧電圧を変換結果として出力する２段階式のデ
ィジタル／アナログ変換回路がある。
【０００３】図８は、このようなＤＡＣの一例を示す回
路図である。ここでは、例えば、８ビットの入力データ
をアナログ信号に変換するＤＡＣを例示している。図示
のように、このＤＡＣは、上位変換回路１０ｒ、下位変
換回路２０ｒ、上位ビットデコーダ３０ｒ、下位ビット
デコーダ４０ｒ及びバッファアンプＡＭＰ１，ＡＭＰ
２，ＡＭＰ３によって構成されている。
路図である。ここでは、例えば、８ビットの入力データ
をアナログ信号に変換するＤＡＣを例示している。図示
のように、このＤＡＣは、上位変換回路１０ｒ、下位変
換回路２０ｒ、上位ビットデコーダ３０ｒ、下位ビット
デコーダ４０ｒ及びバッファアンプＡＭＰ１，ＡＭＰ
２，ＡＭＰ３によって構成されている。
【０００４】図示のように、上位変換回路１０ｒは、基
準電圧ＶＲＴとＶＲＢの入力端子の間に直列に接続され
ている１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，
ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 及びスイッチング素子
ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷ
B15 によって構成されている。それぞれの抵抗素子の両
側にタップＴＰ0 ，ＴＰ1 ，…，ＴＰ16が設けられてい
る。スイッチング素子ＳＷA0，ＳＷA1，…，ＳＷA15 は
それぞれタップＴＰ0 ，ＴＰ1 ，…，ＴＰ15とノードＮ
Ｄ2 との間に接続され、スイッチング素子ＳＷB0，ＳＷ
B1，…，ＳＷB15 はそれぞれタップＴＰ1 ，ＴＰ2 ，
…，ＴＰ16とノードＮＤ1 との間に接続されている。な
お、ノードＮＤ1 とノードＮＤ2 は、それぞれバッファ
アンプＡＭＰ１とＡＭＰ２の正の入力端子“＋”に接続
されている。
準電圧ＶＲＴとＶＲＢの入力端子の間に直列に接続され
ている１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，
ＲC13 ，ＲC14 ，ＲC15 ，ＲC16 及びスイッチング素子
ＳＷA0，ＳＷB0，ＳＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷ
B15 によって構成されている。それぞれの抵抗素子の両
側にタップＴＰ0 ，ＴＰ1 ，…，ＴＰ16が設けられてい
る。スイッチング素子ＳＷA0，ＳＷA1，…，ＳＷA15 は
それぞれタップＴＰ0 ，ＴＰ1 ，…，ＴＰ15とノードＮ
Ｄ2 との間に接続され、スイッチング素子ＳＷB0，ＳＷ
B1，…，ＳＷB15 はそれぞれタップＴＰ1 ，ＴＰ2 ，
…，ＴＰ16とノードＮＤ1 との間に接続されている。な
お、ノードＮＤ1 とノードＮＤ2 は、それぞれバッファ
アンプＡＭＰ１とＡＭＰ２の正の入力端子“＋”に接続
されている。
【０００５】スイッチング素子ＳＷA0，ＳＷB0，Ｓ
ＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15はそれぞれ上位
ビットデコーダ３０ｒによって制御される。例えば、上
位ビットデコーダ３０ｒに入力される上位４ビットのデ
ータＤ７，Ｄ６，Ｄ５，Ｄ４は“００００”のとき、上
位ビットデコーダ３０ｒの制御によって、スイッチング
素子ＳＷA0とＳＷB0がオンし、他のスイッチング素子が
全てオフする。このため、タップＴＰ0 の電圧がスイッ
チング素子ＳＷA0を介してバッファアンプＡＭＰ２に入
力され、タップＴＰ1 の電圧がスイッチング素子ＳＷB0
を介してバッファアンプＡＭＰ１に入力される。上位ビ
ットデコーダ３０ｒの入力データが“０００１”のと
き、上位ビットデコーダ３０ｒの制御により、スイッチ
ング素子ＳＷA1とＳＷB1がオンし、他のスイッチング素
子が全てオフする。このため、タップＴＰ1 の電圧がス
イッチング素子ＳＷA1を介してバッファアンプＡＭＰ２
に入力され、タップＴＰ2 の電圧がスイッチング素子Ｓ
ＷB1を介してバッファアンプＡＭＰ１に入力される。
ＷA1，ＳＷB1，…，ＳＷA15 ，ＳＷB15はそれぞれ上位
ビットデコーダ３０ｒによって制御される。例えば、上
位ビットデコーダ３０ｒに入力される上位４ビットのデ
ータＤ７，Ｄ６，Ｄ５，Ｄ４は“００００”のとき、上
位ビットデコーダ３０ｒの制御によって、スイッチング
素子ＳＷA0とＳＷB0がオンし、他のスイッチング素子が
全てオフする。このため、タップＴＰ0 の電圧がスイッ
チング素子ＳＷA0を介してバッファアンプＡＭＰ２に入
力され、タップＴＰ1 の電圧がスイッチング素子ＳＷB0
を介してバッファアンプＡＭＰ１に入力される。上位ビ
ットデコーダ３０ｒの入力データが“０００１”のと
き、上位ビットデコーダ３０ｒの制御により、スイッチ
ング素子ＳＷA1とＳＷB1がオンし、他のスイッチング素
子が全てオフする。このため、タップＴＰ1 の電圧がス
イッチング素子ＳＷA1を介してバッファアンプＡＭＰ２
に入力され、タップＴＰ2 の電圧がスイッチング素子Ｓ
ＷB1を介してバッファアンプＡＭＰ１に入力される。
【０００６】バッファアンプＡＭＰ１及びＡＭＰ２の出
力信号は、それぞれ下位基準電圧ＶＲＴＦ，ＶＲＢＦと
して、下位変換回路２０ｒに供給される。図示のよう
に、下位変換回路２０ｒは、下位基準電圧ＶＲＴＦとＶ
ＲＢＦの入力端子間に直列に接続されている１６個の抵
抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，
Ｒf15 及びスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，
…，ＳＷF14 ，ＳＷF15 によって構成されている。抵抗
素子Ｒf0，Ｒf1，Ｒf2…，Ｒf13 ，Ｒf14 の両端にそれ
ぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ
13，ＴＦ14，ＴＦ15が設けられている。
力信号は、それぞれ下位基準電圧ＶＲＴＦ，ＶＲＢＦと
して、下位変換回路２０ｒに供給される。図示のよう
に、下位変換回路２０ｒは、下位基準電圧ＶＲＴＦとＶ
ＲＢＦの入力端子間に直列に接続されている１６個の抵
抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，
Ｒf15 及びスイッチング素子ＳＷF0，ＳＷF1，ＳＷF2，
…，ＳＷF14 ，ＳＷF15 によって構成されている。抵抗
素子Ｒf0，Ｒf1，Ｒf2…，Ｒf13 ，Ｒf14 の両端にそれ
ぞれタップＴＦ0 ，ＴＦ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ
13，ＴＦ14，ＴＦ15が設けられている。
【０００７】スイッチング素子ＳＷF0，ＳＷF1，Ｓ
ＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれタップＴ
Ｆ0 ，ＴＦ1 ，ＴＦ2 ，…，ＴＦ14，ＴＦ15と変換結果
ＶOUT1の出力端子ＮＤ3 との間に接続されている。スイ
ッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，
ＳＷF15 はそれぞれ下位ビットデコーダ４０ｒによって
制御される。例えば、下位ビットデコーダ４０ｒに入力
される下位４ビットのデータＤ３，Ｄ２，Ｄ１，Ｄ０が
“００００”のとき、下位ビットデコーダ４０ｒの制御
により、スイッチング素子ＳＷF0がオンし、他のスイッ
チング素子が全てオフする。このため、タップＴＦ0 の
電圧が変換結果ＶOUT1として出力される。下位ビットデ
コーダ４０ｒの入力データが“０００１”のとき、下位
ビットデコーダ４０ｒの制御により、スイッチング素子
ＳＷF1がオンし、他のスイッチング素子が全てオフす
る。このため、タップＴＦ1 の電圧が変換結果ＶOUT1と
して出力される。さらに、必要があれば、変換結果Ｖ
OUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2
として出力される。
ＷF2，…，ＳＷF14 ，ＳＷF15 はそれぞれタップＴ
Ｆ0 ，ＴＦ1 ，ＴＦ2 ，…，ＴＦ14，ＴＦ15と変換結果
ＶOUT1の出力端子ＮＤ3 との間に接続されている。スイ
ッチング素子ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，
ＳＷF15 はそれぞれ下位ビットデコーダ４０ｒによって
制御される。例えば、下位ビットデコーダ４０ｒに入力
される下位４ビットのデータＤ３，Ｄ２，Ｄ１，Ｄ０が
“００００”のとき、下位ビットデコーダ４０ｒの制御
により、スイッチング素子ＳＷF0がオンし、他のスイッ
チング素子が全てオフする。このため、タップＴＦ0 の
電圧が変換結果ＶOUT1として出力される。下位ビットデ
コーダ４０ｒの入力データが“０００１”のとき、下位
ビットデコーダ４０ｒの制御により、スイッチング素子
ＳＷF1がオンし、他のスイッチング素子が全てオフす
る。このため、タップＴＦ1 の電圧が変換結果ＶOUT1と
して出力される。さらに、必要があれば、変換結果Ｖ
OUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2
として出力される。
【０００８】上述した構成を有するＤＡＣによって、上
位変換回路１０ｒによって基準電圧ＶＲＴ，ＶＲＢが分
圧され、入力データの上位ビットに応じて分圧電圧が選
択され、下位変換回路２０ｒの基準電圧ＶＲＴＦ，ＶＲ
ＢＦとして下位変換回路に供給される。下位変換回路２
０ｒにおいて、入力される基準電圧ＶＲＴＦ，ＶＲＢＦ
をさらに細分圧される。そして、入力データの下位ビッ
トに応じて下位変換回路２０ｒの分圧電圧が選択され、
変換結果ＶOUT1として出力される。このように２段階の
変換動作により、１段階のＤＡＣに比べて分圧用抵抗素
子の数を低減でき、高分解能のＤＡＣを実現できる。例
えば、１２ビットのＤＡＣを実現する場合、１段階のＤ
ＡＣでは分圧用抵抗素子を４０９６（２12）個必要であ
る。これに対して、２段階のＤＡＣの場合、分圧用抵抗
素子をわずか１２８個（２6 ×２）必要であり、分圧用
抵抗素子の数を大幅に低減され、回路面積の低減を実現
でき、高分解能のＤＡＣを容易に実現可能である。
位変換回路１０ｒによって基準電圧ＶＲＴ，ＶＲＢが分
圧され、入力データの上位ビットに応じて分圧電圧が選
択され、下位変換回路２０ｒの基準電圧ＶＲＴＦ，ＶＲ
ＢＦとして下位変換回路に供給される。下位変換回路２
０ｒにおいて、入力される基準電圧ＶＲＴＦ，ＶＲＢＦ
をさらに細分圧される。そして、入力データの下位ビッ
トに応じて下位変換回路２０ｒの分圧電圧が選択され、
変換結果ＶOUT1として出力される。このように２段階の
変換動作により、１段階のＤＡＣに比べて分圧用抵抗素
子の数を低減でき、高分解能のＤＡＣを実現できる。例
えば、１２ビットのＤＡＣを実現する場合、１段階のＤ
ＡＣでは分圧用抵抗素子を４０９６（２12）個必要であ
る。これに対して、２段階のＤＡＣの場合、分圧用抵抗
素子をわずか１２８個（２6 ×２）必要であり、分圧用
抵抗素子の数を大幅に低減され、回路面積の低減を実現
でき、高分解能のＤＡＣを容易に実現可能である。
【０００９】
【発明が解決しようとする課題】ところで、上述した２
段階のＤＡＣでは、上位ビットデコーダ４０ｒの入力デ
ータが切り換わったとき、バッファアンプＡＭＰ１，Ａ
ＭＰ２両方の入力電圧が同時に切り換わる。このため、
これらのバッファアンプのオフセット電圧差ΔＶが大き
い場合、上位ビットの切り換わりポイントでビット欠け
が発生する場合がある。図９は、バッファアンプのオフ
セット電圧差によってビット欠けが生じた場合のＤＡＣ
の変換特性を示している。図示のように、上位ビットデ
ータの切り換わりポイントにおいて、出力される変換結
果ＶOUT1がオフセット電圧差に応じて変動するので、変
換結果に誤差が発生する場合があるという不利益があ
る。
段階のＤＡＣでは、上位ビットデコーダ４０ｒの入力デ
ータが切り換わったとき、バッファアンプＡＭＰ１，Ａ
ＭＰ２両方の入力電圧が同時に切り換わる。このため、
これらのバッファアンプのオフセット電圧差ΔＶが大き
い場合、上位ビットの切り換わりポイントでビット欠け
が発生する場合がある。図９は、バッファアンプのオフ
セット電圧差によってビット欠けが生じた場合のＤＡＣ
の変換特性を示している。図示のように、上位ビットデ
ータの切り換わりポイントにおいて、出力される変換結
果ＶOUT1がオフセット電圧差に応じて変動するので、変
換結果に誤差が発生する場合があるという不利益があ
る。
【００１０】このため、高分解能のＤＡＣを設計する場
合に、バッファアンプを構成するオペアンプのオフセッ
ト電圧を細かく調整する必要があり、オフセットの調整
（トリミング）ができない集積回路では高精度のＤＡＣ
を実現することが困難である。このように、従来の２段
階のＤＡＣでは、分解能がバッファアンプのオフセット
の差によって決定され、高分解能の特性を容易に実現で
きなかった。
合に、バッファアンプを構成するオペアンプのオフセッ
ト電圧を細かく調整する必要があり、オフセットの調整
（トリミング）ができない集積回路では高精度のＤＡＣ
を実現することが困難である。このように、従来の２段
階のＤＡＣでは、分解能がバッファアンプのオフセット
の差によって決定され、高分解能の特性を容易に実現で
きなかった。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、２段階変換式のＤＡＣにおい
て、バッファアンプのオフセットの差による変換誤差を
低減でき、高分解能の変換特性を実現できるディジタル
／アナログ変換回路及びそれを用いたアナログ／ディジ
タル変換回路を提供することにある。
のであり、その目的は、２段階変換式のＤＡＣにおい
て、バッファアンプのオフセットの差による変換誤差を
低減でき、高分解能の変換特性を実現できるディジタル
／アナログ変換回路及びそれを用いたアナログ／ディジ
タル変換回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル／アナログ変換回路は、複数ビ
ットのデータを入力し、当該入力データを上位ビットグ
ループと下位ビットグループの２つのグループとに分け
て変換処理を行い、上記入力データに応じたアナログ信
号を出力するディジタル／アナログ変換回路であって、
上記上位ビットグループに応じた第１の変換信号が入力
される第１のバッファ回路と、上記上位ビットグループ
に応じた第２の変換信号が入力される第２のバッファ回
路と、基準電圧源側を一端側として直列に接続され、上
記基準電圧を分圧して、それぞれ一端側から上記第１の
変換信号を出力し、他端側から上記第２の変換信号を出
力する複数の抵抗素子と、上記上位ビットグループのデ
ータに応じて、上記複数の抵抗素子のうちの一つの抵抗
素子による上記第１の変換信号と第２の変換信号を選択
して、各々の変換信号を上記第１及び第２のバッファ回
路に入力させ、かつ、上記上位ビットグループのデータ
値が連続した値として切り換わったとき、前回に選択さ
れた第１の変換信号及び第２の変換信号とは異なる第１
及び第２バッファ回路に入力させる第１の変換回路と、
上記第１と第２のバッファ回路の出力端子の間に直列に
接続されている複数の抵抗素子と、上記下位ビットグル
ープのデータに応じて上記何れかの抵抗素子の分圧電圧
を変換結果として出力する第２の変換回路とを有する。
め、本発明のディジタル／アナログ変換回路は、複数ビ
ットのデータを入力し、当該入力データを上位ビットグ
ループと下位ビットグループの２つのグループとに分け
て変換処理を行い、上記入力データに応じたアナログ信
号を出力するディジタル／アナログ変換回路であって、
上記上位ビットグループに応じた第１の変換信号が入力
される第１のバッファ回路と、上記上位ビットグループ
に応じた第２の変換信号が入力される第２のバッファ回
路と、基準電圧源側を一端側として直列に接続され、上
記基準電圧を分圧して、それぞれ一端側から上記第１の
変換信号を出力し、他端側から上記第２の変換信号を出
力する複数の抵抗素子と、上記上位ビットグループのデ
ータに応じて、上記複数の抵抗素子のうちの一つの抵抗
素子による上記第１の変換信号と第２の変換信号を選択
して、各々の変換信号を上記第１及び第２のバッファ回
路に入力させ、かつ、上記上位ビットグループのデータ
値が連続した値として切り換わったとき、前回に選択さ
れた第１の変換信号及び第２の変換信号とは異なる第１
及び第２バッファ回路に入力させる第１の変換回路と、
上記第１と第２のバッファ回路の出力端子の間に直列に
接続されている複数の抵抗素子と、上記下位ビットグル
ープのデータに応じて上記何れかの抵抗素子の分圧電圧
を変換結果として出力する第２の変換回路とを有する。
【００１３】また、本発明では、好適には、上記第１の
変換回路における上記複数の抵抗素子のうち奇数番目の
抵抗素子の上記一端側がそれぞれスイッチング素子を介
して上記第１のバッファ回路の入力端子に接続され、上
記第１の変換回路における上記複数の抵抗素子のうち偶
数番目の抵抗素子の上記一端側がそれぞれスイッチング
素子を介して上記第２のバッファ回路の入力端子に接続
されている。
変換回路における上記複数の抵抗素子のうち奇数番目の
抵抗素子の上記一端側がそれぞれスイッチング素子を介
して上記第１のバッファ回路の入力端子に接続され、上
記第１の変換回路における上記複数の抵抗素子のうち偶
数番目の抵抗素子の上記一端側がそれぞれスイッチング
素子を介して上記第２のバッファ回路の入力端子に接続
されている。
【００１４】また、本発明では、好適には、上記上位ビ
ットグループのデータに応じて、上記複数の抵抗素子の
うち一つを選択し、当該選択抵抗素子の両方の端子に接
続されている一対のスイッチング素子をオンさせ、当該
抵抗素子の両端の電圧をそれぞれ上記第１と第２の変換
信号として、上記第１と第２のバッファ回路に入力する
上位ビットデコーダ有し、当該上位ビットデコーダは、
上記上位ビットグループのデータが連続した値を持って
切り換わったとき、前回選択した抵抗素子に隣接する抵
抗素子を選択し、これらの抵抗素子の接続点に接続され
ているスイッチング素子をオン状態に保持し、前回選択
した抵抗素子の他方の端子に接続しているスイッチング
素子をオフさせ、今回選択した隣接の抵抗素子の他方の
端子に接続されているスイッチング素子をオンさせる。
ットグループのデータに応じて、上記複数の抵抗素子の
うち一つを選択し、当該選択抵抗素子の両方の端子に接
続されている一対のスイッチング素子をオンさせ、当該
抵抗素子の両端の電圧をそれぞれ上記第１と第２の変換
信号として、上記第１と第２のバッファ回路に入力する
上位ビットデコーダ有し、当該上位ビットデコーダは、
上記上位ビットグループのデータが連続した値を持って
切り換わったとき、前回選択した抵抗素子に隣接する抵
抗素子を選択し、これらの抵抗素子の接続点に接続され
ているスイッチング素子をオン状態に保持し、前回選択
した抵抗素子の他方の端子に接続しているスイッチング
素子をオフさせ、今回選択した隣接の抵抗素子の他方の
端子に接続されているスイッチング素子をオンさせる。
【００１５】また、本発明では、好適には、上記第２の
変換回路は、行列状に配置され、上記第１と第２のバッ
ファ回路の出力端子の間に直列に接続されている複数の
抵抗素子と、上記各抵抗素子にそれぞれ接続され、行列
状に配置されている複数のスイッチング素子と、一方の
端子が上記各行のスイッチング素子に共通に接続され、
他方の端子が上記変換結果の出力端子に接続されている
複数の行選択スイッチング素子とを有する。
変換回路は、行列状に配置され、上記第１と第２のバッ
ファ回路の出力端子の間に直列に接続されている複数の
抵抗素子と、上記各抵抗素子にそれぞれ接続され、行列
状に配置されている複数のスイッチング素子と、一方の
端子が上記各行のスイッチング素子に共通に接続され、
他方の端子が上記変換結果の出力端子に接続されている
複数の行選択スイッチング素子とを有する。
【００１６】また、本発明では、好適には、上記第２の
変換回路は、行列状に配置され、上記第１と第２のバッ
ファ回路の出力端子の間に直列に接続されている複数の
抵抗素子と、上記第１のバッファ回路の出力端子側を一
端側とし、上記第２のバッファ回路の出力端子側を他端
側として、上記第１行から第ｍ行までの各行の抵抗素子
の上記一端側に接続されているｍ行のスイッチング素子
と、上記第ｍ行の各抵抗素子の上記他端側に接続されて
いる第（ｍ＋１）行目のスイッチング素子と、一方の端
子が上記各行のスイッチング素子に共通に接続され、他
方の端子が上記変換結果の出力端子に接続されている
（ｍ＋１）個の行選択スイッチング素子とを有する。
変換回路は、行列状に配置され、上記第１と第２のバッ
ファ回路の出力端子の間に直列に接続されている複数の
抵抗素子と、上記第１のバッファ回路の出力端子側を一
端側とし、上記第２のバッファ回路の出力端子側を他端
側として、上記第１行から第ｍ行までの各行の抵抗素子
の上記一端側に接続されているｍ行のスイッチング素子
と、上記第ｍ行の各抵抗素子の上記他端側に接続されて
いる第（ｍ＋１）行目のスイッチング素子と、一方の端
子が上記各行のスイッチング素子に共通に接続され、他
方の端子が上記変換結果の出力端子に接続されている
（ｍ＋１）個の行選択スイッチング素子とを有する。
【００１７】また、本発明では、好適には、上記下位ビ
ットグループのデータに応じて、上記ｎ列のスイッチン
グ素子から一列を選択し、当該選択された列の各スイッ
チング素子をオンさせ、上記上位ビットグループの最下
位ビットのデータ及び上記下位ビットグループのデータ
に応じて、上記第１行から第ｍ行の行選択スイッチング
素子から一つを選択してオンさせ、または上記第２行か
ら第ｍ＋１行の行選択スイッチング素子から一つを選択
してオンさせる下位ビットデコーダを有する。
ットグループのデータに応じて、上記ｎ列のスイッチン
グ素子から一列を選択し、当該選択された列の各スイッ
チング素子をオンさせ、上記上位ビットグループの最下
位ビットのデータ及び上記下位ビットグループのデータ
に応じて、上記第１行から第ｍ行の行選択スイッチング
素子から一つを選択してオンさせ、または上記第２行か
ら第ｍ＋１行の行選択スイッチング素子から一つを選択
してオンさせる下位ビットデコーダを有する。
【００１８】また、本発明では、好適には、上記第１の
バッファ回路は、正の入力端子が上記第１の変換回路の
奇数番目の各スイッチング素子に接続され、負の入力端
子が出力端子に接続され、当該出力端子が上記第２の変
換回路の第１の入力端子に接続されている第１の差動増
幅回路と、上記第２のバッファ回路は、正の入力端子が
上記第１の変換回路の偶数番目の各スイッチング素子に
接続され、負の入力端子が出力端子に接続され、当該出
力端子が上記第２の変換回路の第２の入力端子に接続さ
れている第２の差動増幅回路とを有する。
バッファ回路は、正の入力端子が上記第１の変換回路の
奇数番目の各スイッチング素子に接続され、負の入力端
子が出力端子に接続され、当該出力端子が上記第２の変
換回路の第１の入力端子に接続されている第１の差動増
幅回路と、上記第２のバッファ回路は、正の入力端子が
上記第１の変換回路の偶数番目の各スイッチング素子に
接続され、負の入力端子が出力端子に接続され、当該出
力端子が上記第２の変換回路の第２の入力端子に接続さ
れている第２の差動増幅回路とを有する。
【００１９】また、本発明では、好適には、上記第１の
バッファ回路の出力端子と上記第２の変換回路の第１の
入力端子間に接続されている第１のスイッチング素子
と、上記第１のバッファ回路の出力端子と上記第２の変
換回路の第２の入力端子間に接続されている第２のスイ
ッチング素子と、上記第２のバッファ回路の出力端子と
上記第２の変換回路の第１の入力端子間に接続されてい
る第３のスイッチング素子と、上記第２のバッファ回路
の出力端子と上記第２の変換回路の第２の入力端子間に
接続されている第４のスイッチング素子と、上記上位ビ
ットデコーダに入力される上記上位グループの最下位ビ
ットのデータに応じて、上記第１〜第４のスイッチング
素子を制御するバッファ切り換え回路とを有する。
バッファ回路の出力端子と上記第２の変換回路の第１の
入力端子間に接続されている第１のスイッチング素子
と、上記第１のバッファ回路の出力端子と上記第２の変
換回路の第２の入力端子間に接続されている第２のスイ
ッチング素子と、上記第２のバッファ回路の出力端子と
上記第２の変換回路の第１の入力端子間に接続されてい
る第３のスイッチング素子と、上記第２のバッファ回路
の出力端子と上記第２の変換回路の第２の入力端子間に
接続されている第４のスイッチング素子と、上記上位ビ
ットデコーダに入力される上記上位グループの最下位ビ
ットのデータに応じて、上記第１〜第４のスイッチング
素子を制御するバッファ切り換え回路とを有する。
【００２０】また、本発明では、好適には、上記第１の
バッファ回路において、上記負の入力端子と上記第２の
変換回路の上記第１の入力端子との間に接続されている
第５のスイッチング素子と、上記負の入力端子と上記第
２の変換回路の上記第２の入力端子との間に接続されて
いる第６のスイッチング素子と、上記第２のバッファ回
路において、上記負の入力端子と上記第２の変換回路の
上記第１の入力端子との間に接続されている第７のスイ
ッチング素子と、上記負の入力端子と上記第２の変換回
路の上記第２の入力端子との間に接続されている第８の
スイッチング素子とをさらに有する。
バッファ回路において、上記負の入力端子と上記第２の
変換回路の上記第１の入力端子との間に接続されている
第５のスイッチング素子と、上記負の入力端子と上記第
２の変換回路の上記第２の入力端子との間に接続されて
いる第６のスイッチング素子と、上記第２のバッファ回
路において、上記負の入力端子と上記第２の変換回路の
上記第１の入力端子との間に接続されている第７のスイ
ッチング素子と、上記負の入力端子と上記第２の変換回
路の上記第２の入力端子との間に接続されている第８の
スイッチング素子とをさらに有する。
【００２１】さらに、本発明のアナログ／ディジタル変
換回路は、入力アナログ信号に応じたｎ（ｎは自然数で
ある）ビットのディジタル信号を出力するアナログ／デ
ィジタル変換回路であって、上記アナログ信号を所定の
タイミングでサンプルして、サンプル結果を保持する保
持回路と、入力されるｎビットのデータをアナログ信号
に変換するディジタル／アナログ変換回路と、上記ディ
ジタル／アナログ変換回路の出力信号と上記保持回路の
保持信号とを比較する比較回路と、最上位から最下位に
向かって順次所定値に設定したｎビットのデータを出力
し、それぞれの設定値における上記比較回路の比較結果
に応じて、上記ｎビットのデータの最上位から最下位ま
で順次確定する制御回路とを有し、上記ディジタル／ア
ナログ変換回路は、上記ｎビットの入力データを上位ビ
ットグループと下位ビットグループの２つのグループに
分けて、基準電圧源側を一端側として直列に接続され、
上記基準電圧を分圧して、それぞれ一端側から第１の変
換信号を出力し、他端側から第２の変換信号を出力する
複数の抵抗素子と、上記上位ビットグループのデータに
応じて、上記複数の抵抗素子のうちの一つの抵抗素子に
よる上記第１の変換信号と第２の変換信号を選択して、
各々の変換信号を上記第１及び第２のバッファ回路に入
力させ、かつ、上記上位ビットグループのデータ値が連
続した値として切り換わったとき、前回に選択された第
１の変換信号及び第２の変換信号とは異なる第１及び第
２バッファ回路に入力させる第１の変換回路と、上記第
１の変換信号が入力される第１のバッファ回路と、上記
第２の変換信号が入力される第２のバッファ回路と、上
記第１と第２のバッファ回路の出力端子の間に直列に接
続されている複数の抵抗素子と、上記下位ビットグルー
プのデータに応じて上記何れかの抵抗素子の端子電圧を
変換結果として出力する第２の変換回路とを有する。
換回路は、入力アナログ信号に応じたｎ（ｎは自然数で
ある）ビットのディジタル信号を出力するアナログ／デ
ィジタル変換回路であって、上記アナログ信号を所定の
タイミングでサンプルして、サンプル結果を保持する保
持回路と、入力されるｎビットのデータをアナログ信号
に変換するディジタル／アナログ変換回路と、上記ディ
ジタル／アナログ変換回路の出力信号と上記保持回路の
保持信号とを比較する比較回路と、最上位から最下位に
向かって順次所定値に設定したｎビットのデータを出力
し、それぞれの設定値における上記比較回路の比較結果
に応じて、上記ｎビットのデータの最上位から最下位ま
で順次確定する制御回路とを有し、上記ディジタル／ア
ナログ変換回路は、上記ｎビットの入力データを上位ビ
ットグループと下位ビットグループの２つのグループに
分けて、基準電圧源側を一端側として直列に接続され、
上記基準電圧を分圧して、それぞれ一端側から第１の変
換信号を出力し、他端側から第２の変換信号を出力する
複数の抵抗素子と、上記上位ビットグループのデータに
応じて、上記複数の抵抗素子のうちの一つの抵抗素子に
よる上記第１の変換信号と第２の変換信号を選択して、
各々の変換信号を上記第１及び第２のバッファ回路に入
力させ、かつ、上記上位ビットグループのデータ値が連
続した値として切り換わったとき、前回に選択された第
１の変換信号及び第２の変換信号とは異なる第１及び第
２バッファ回路に入力させる第１の変換回路と、上記第
１の変換信号が入力される第１のバッファ回路と、上記
第２の変換信号が入力される第２のバッファ回路と、上
記第１と第２のバッファ回路の出力端子の間に直列に接
続されている複数の抵抗素子と、上記下位ビットグルー
プのデータに応じて上記何れかの抵抗素子の端子電圧を
変換結果として出力する第２の変換回路とを有する。
【００２２】本発明によれば、複数ビットの入力データ
を上位ビットグループと下位ビットグループとに分け
て、上位ビットグループ及び下位ビットグループのデー
タに応じてそれぞれ変換処理を行ういわゆる２段階式デ
ィジタル／アナログ変換回路において、基準電圧を直列
に接続されている複数の抵抗素子によって分圧され、奇
数番目の抵抗素子の一端がそれぞれスイッチング素子を
介して第１のバッファ回路の入力端子に接続され、偶数
番目の抵抗素子の一端がそれぞれスイッチング素子を介
して第２のバッファ回路の入力端子に接続される。上位
ビットデコーダは、上位ビットグループのデータに応じ
て、複数の抵抗素子から一つを選択する。当該選択され
た抵抗素子の両端に接続されているスイッチング素子が
オン状態に制御され、当該選択抵抗素子の両端の電圧を
第１と第２の変換電圧としてそれぞれ第１と第２のバッ
ファ回路に入力される。上位ビットデータが連続して変
化した場合、前回選択した抵抗素子に隣接する抵抗素子
が選択され、これらの抵抗素子の接続中点に接続されて
いるスイッチング素子がオン状態のままに保持され、前
回選択した抵抗素子の他方の端子に接続されているスイ
ッチング素子がオフ状態に制御され、代わりに今回選択
された抵抗素子の他方の端子に接続されているスイッチ
ング素子がオン状態に制御される。このような制御によ
って、上位ビットグループのデータが連続した値を持っ
て切り換わったとき、第１と第２のバッファ回路に入力
される変換電圧のうち、何れか一方が変化せず、他方が
切り換わるので、第１と第２のバッファ回路のオフセッ
ト電圧の誤差による変換特性の非線形誤差を抑制でき、
上位ビットデータの切り換えによる変換誤差を低減でき
る。
を上位ビットグループと下位ビットグループとに分け
て、上位ビットグループ及び下位ビットグループのデー
タに応じてそれぞれ変換処理を行ういわゆる２段階式デ
ィジタル／アナログ変換回路において、基準電圧を直列
に接続されている複数の抵抗素子によって分圧され、奇
数番目の抵抗素子の一端がそれぞれスイッチング素子を
介して第１のバッファ回路の入力端子に接続され、偶数
番目の抵抗素子の一端がそれぞれスイッチング素子を介
して第２のバッファ回路の入力端子に接続される。上位
ビットデコーダは、上位ビットグループのデータに応じ
て、複数の抵抗素子から一つを選択する。当該選択され
た抵抗素子の両端に接続されているスイッチング素子が
オン状態に制御され、当該選択抵抗素子の両端の電圧を
第１と第２の変換電圧としてそれぞれ第１と第２のバッ
ファ回路に入力される。上位ビットデータが連続して変
化した場合、前回選択した抵抗素子に隣接する抵抗素子
が選択され、これらの抵抗素子の接続中点に接続されて
いるスイッチング素子がオン状態のままに保持され、前
回選択した抵抗素子の他方の端子に接続されているスイ
ッチング素子がオフ状態に制御され、代わりに今回選択
された抵抗素子の他方の端子に接続されているスイッチ
ング素子がオン状態に制御される。このような制御によ
って、上位ビットグループのデータが連続した値を持っ
て切り換わったとき、第１と第２のバッファ回路に入力
される変換電圧のうち、何れか一方が変化せず、他方が
切り換わるので、第１と第２のバッファ回路のオフセッ
ト電圧の誤差による変換特性の非線形誤差を抑制でき、
上位ビットデータの切り換えによる変換誤差を低減でき
る。
【００２３】第１と第２のバッファ回路の出力電圧をそ
れぞれ下位基準電圧として下位変換回路に入力され、複
数の直列接続の抵抗素子により下位基準電圧が分圧さ
れ、下位ビットグループのデータに応じて、何れかの抵
抗素子の端子電圧を変換結果として選択されて出力され
る。さらに、当該下位変換回路の抵抗素子を行列上に配
置され、それぞれの抵抗素子にスイッチング素子が設け
られている。下位ビットデコーダにより、それぞれ行及
び列のスイッチング素子が選択され、オン状態に設定さ
れるので、選択された抵抗素子の分圧電圧が出力され
る。このような構成を有する下位変換回路を用いること
により、下位ビットデコーダの構成を簡素化できる。さ
らに、第１及び第２のバッファ回路の出力信号をスイッ
チング素子により切り換えて下位変換回路に入力するこ
とによって、下位変換回路の抵抗素子を流れる電流の方
向を一定に保持することができ、下位ビットデコーダ及
び下位変換回路の構成を簡素化でき、高精度かつ高分解
能のディジタル／アナログ変換回路を実現できる。
れぞれ下位基準電圧として下位変換回路に入力され、複
数の直列接続の抵抗素子により下位基準電圧が分圧さ
れ、下位ビットグループのデータに応じて、何れかの抵
抗素子の端子電圧を変換結果として選択されて出力され
る。さらに、当該下位変換回路の抵抗素子を行列上に配
置され、それぞれの抵抗素子にスイッチング素子が設け
られている。下位ビットデコーダにより、それぞれ行及
び列のスイッチング素子が選択され、オン状態に設定さ
れるので、選択された抵抗素子の分圧電圧が出力され
る。このような構成を有する下位変換回路を用いること
により、下位ビットデコーダの構成を簡素化できる。さ
らに、第１及び第２のバッファ回路の出力信号をスイッ
チング素子により切り換えて下位変換回路に入力するこ
とによって、下位変換回路の抵抗素子を流れる電流の方
向を一定に保持することができ、下位ビットデコーダ及
び下位変換回路の構成を簡素化でき、高精度かつ高分解
能のディジタル／アナログ変換回路を実現できる。
【００２４】
【発明の実施の形態】第１実施形態 図１は本発明に係るディジタル／アナログ変換回路（Ｄ
ＡＣ）の第１の実施形態を示す回路図である。図示のよ
うに、本実施形態のＤＡＣは、直列に接続されている複
数の抵抗素子及びそれぞれの抵抗素子の接続点に接続さ
れている複数のスイッチング素子からなる上位変換回路
１０、直列に接続されている複数の抵抗素子及びそれぞ
れの抵抗素子の接続点に接続されている複数のスイッチ
ング素子からなる下位変換回路２０、上位ビットデコー
ダ３０、下位ビットデコーダ４０、バッファアンプＡＭ
Ｐ１，ＡＭＰ２及びＡＭＰ３からなる電圧出力回路（ボ
ルテージフォロワ）によって構成されている。
ＡＣ）の第１の実施形態を示す回路図である。図示のよ
うに、本実施形態のＤＡＣは、直列に接続されている複
数の抵抗素子及びそれぞれの抵抗素子の接続点に接続さ
れている複数のスイッチング素子からなる上位変換回路
１０、直列に接続されている複数の抵抗素子及びそれぞ
れの抵抗素子の接続点に接続されている複数のスイッチ
ング素子からなる下位変換回路２０、上位ビットデコー
ダ３０、下位ビットデコーダ４０、バッファアンプＡＭ
Ｐ１，ＡＭＰ２及びＡＭＰ３からなる電圧出力回路（ボ
ルテージフォロワ）によって構成されている。
【００２５】なお、図１は８ビットのＤＡＣを例示して
いる。上位変換回路１０は上位４ビットに応じて、基準
電圧ＶＲＴとＶＲＢを分圧して下位４ビット変換用の基
準電圧（以下、下位基準電圧という）ＶＲＴＦとＶＲＢ
Ｆを発生する。下位変換回路２０は、下位４ビットのデ
ータに応じて下位基準電圧ＶＲＴＦとＶＲＢＦをさらに
細分圧する。このような２段階の変換処理によって、入
力される８ビットのデータの値に応じた電圧信号が得ら
れる。
いる。上位変換回路１０は上位４ビットに応じて、基準
電圧ＶＲＴとＶＲＢを分圧して下位４ビット変換用の基
準電圧（以下、下位基準電圧という）ＶＲＴＦとＶＲＢ
Ｆを発生する。下位変換回路２０は、下位４ビットのデ
ータに応じて下位基準電圧ＶＲＴＦとＶＲＢＦをさらに
細分圧する。このような２段階の変換処理によって、入
力される８ビットのデータの値に応じた電圧信号が得ら
れる。
【００２６】以下、本実施形態のＤＡＣのそれぞれの構
成部分について説明する。まず、上位変換回路１０は、
入力されるハイ側の基準電圧ＶＲＴとロー側の基準電圧
ＶＲＢを受け、８ビットの入力データの内、上位４ビッ
トＤ７，Ｄ６，Ｄ５，Ｄ４に応じて、下位基準電圧ＶＲ
ＴＦ及びＶＲＢＦを出力する。
成部分について説明する。まず、上位変換回路１０は、
入力されるハイ側の基準電圧ＶＲＴとロー側の基準電圧
ＶＲＢを受け、８ビットの入力データの内、上位４ビッ
トＤ７，Ｄ６，Ｄ５，Ｄ４に応じて、下位基準電圧ＶＲ
ＴＦ及びＶＲＢＦを出力する。
【００２７】図示のように、上位変換回路１０におい
て、１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，Ｒ
C13 ，ＲC14 ，ＲC15 ，ＲC16 が直列に接続され、それ
ぞれの抵抗素子の間の接続点にタップＴＰc1，ＴＰc2，
ＴＰC3，…，ＴＰc13 ，ＴＰc14 ，ＴＰc15 が設けられ
ている。さらに、ロー側基準電圧ＶＲＢの入力端子にタ
ップＴＰ0 が設けられ、ハイ側基準電圧ＶＲＴの入力端
子にタップＴＰ16が設けられている。それぞれのタップ
に、１７個のスイッチング素子ＳＷc0，ＳＷc1，Ｓ
Ｗc2，ＳＷC3，…，ＳＷc13 ，ＳＷc14 ，ＳＷc15 ，Ｓ
Ｗc16 が接続されている。なお、これらのスイッチング
素子は２つのグループに分けられ、奇数番目のスイッチ
ング素子ＳＷc1，ＳＷc3，…，ＳＷc13 ，ＳＷc15 は、
バッファアンプＡＭＰ１の入力端子に接続され、偶数番
目のスイッチング素子ＳＷc0，ＳＷc2，…，ＳＷc14 ，
ＳＷc16 は、バッファアンプＡＭＰ２の入力端子に接続
されている。
て、１６個の抵抗素子Ｒc0，Ｒc1，Ｒc2，ＲC3，…，Ｒ
C13 ，ＲC14 ，ＲC15 ，ＲC16 が直列に接続され、それ
ぞれの抵抗素子の間の接続点にタップＴＰc1，ＴＰc2，
ＴＰC3，…，ＴＰc13 ，ＴＰc14 ，ＴＰc15 が設けられ
ている。さらに、ロー側基準電圧ＶＲＢの入力端子にタ
ップＴＰ0 が設けられ、ハイ側基準電圧ＶＲＴの入力端
子にタップＴＰ16が設けられている。それぞれのタップ
に、１７個のスイッチング素子ＳＷc0，ＳＷc1，Ｓ
Ｗc2，ＳＷC3，…，ＳＷc13 ，ＳＷc14 ，ＳＷc15 ，Ｓ
Ｗc16 が接続されている。なお、これらのスイッチング
素子は２つのグループに分けられ、奇数番目のスイッチ
ング素子ＳＷc1，ＳＷc3，…，ＳＷc13 ，ＳＷc15 は、
バッファアンプＡＭＰ１の入力端子に接続され、偶数番
目のスイッチング素子ＳＷc0，ＳＷc2，…，ＳＷc14 ，
ＳＷc16 は、バッファアンプＡＭＰ２の入力端子に接続
されている。
【００２８】バッファアンプＡＭＰ１及びＡＭＰ２は、
例えば、差動増幅回路によって構成され、それぞれの差
動増幅回路の負の入力端子“−”がその出力端子に接続
され、ボルテージフォロワが構成されている。このた
め、正の入力端子“＋”に入力された電圧とほぼ同じレ
ベルの電圧が出力端子に出力される。バッファアンプＡ
ＭＰ１によって、ハイ側の下位基準電圧ＶＲＴＦが供給
され、バッファアンプＡＭＰ２によって、ロー側の下位
基準電圧ＶＲＢＦが供給される。
例えば、差動増幅回路によって構成され、それぞれの差
動増幅回路の負の入力端子“−”がその出力端子に接続
され、ボルテージフォロワが構成されている。このた
め、正の入力端子“＋”に入力された電圧とほぼ同じレ
ベルの電圧が出力端子に出力される。バッファアンプＡ
ＭＰ１によって、ハイ側の下位基準電圧ＶＲＴＦが供給
され、バッファアンプＡＭＰ２によって、ロー側の下位
基準電圧ＶＲＢＦが供給される。
【００２９】次に、下位変換回路２０は、バッファアン
プＡＭＰ１及びＡＭＰ２から入力されるハイ側の下位基
準電圧ＶＲＴＦとロー側の下位基準電圧ＶＲＢＦを受
け、直列に接続されている１６個の抵抗素子Ｒf0，
Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 によっ
て下位基準電圧を分圧し、８ビットの入力データの内、
下位４ビットＤ３，Ｄ２，Ｄ１，Ｄ０に応じて何れかの
分圧電圧を選択して、変換電圧ＶOUT1を出力する。
プＡＭＰ１及びＡＭＰ２から入力されるハイ側の下位基
準電圧ＶＲＴＦとロー側の下位基準電圧ＶＲＢＦを受
け、直列に接続されている１６個の抵抗素子Ｒf0，
Ｒf1，Ｒf2，Ｒf3，…，Ｒf13 ，Ｒf14 ，Ｒf15 によっ
て下位基準電圧を分圧し、８ビットの入力データの内、
下位４ビットＤ３，Ｄ２，Ｄ１，Ｄ０に応じて何れかの
分圧電圧を選択して、変換電圧ＶOUT1を出力する。
【００３０】バッファアンプＡＭＰ１とＡＭＰ２の出力
端子の間に１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，
…，Ｒf13 ，Ｒf14 ，Ｒf15 が直列に接続されている。
これらの抵抗素子の間の接続点にそれぞれタップＴ
Ｆ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が
設けられている。さらに、抵抗素子Ｒf0とバッファアン
プＡＭＰ２の出力端子との接続点にタップＴＦ0 が設け
られ、抵抗素子Ｒf15 とバッファアンプＡＭＰ１の出力
端子との接続点にタップＴＦ16が設けられている。それ
ぞれのタップに１７個のスイッチング素子ＳＷA0，ＳＷ
A1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷ
A15 ，ＳＷA16 が接続されている。これらのスイッチン
グ素子が共通に接続され、その接続点から変換電圧Ｖ
OUT1が出力される。さらに、必要があれば、変換電圧Ｖ
OUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2
として出力される。
端子の間に１６個の抵抗素子Ｒf0，Ｒf1，Ｒf2，Ｒf3，
…，Ｒf13 ，Ｒf14 ，Ｒf15 が直列に接続されている。
これらの抵抗素子の間の接続点にそれぞれタップＴ
Ｆ1 ，ＴＦ2 ，ＴＦ3 ，…，ＴＦ13，ＴＦ14，ＴＦ15が
設けられている。さらに、抵抗素子Ｒf0とバッファアン
プＡＭＰ２の出力端子との接続点にタップＴＦ0 が設け
られ、抵抗素子Ｒf15 とバッファアンプＡＭＰ１の出力
端子との接続点にタップＴＦ16が設けられている。それ
ぞれのタップに１７個のスイッチング素子ＳＷA0，ＳＷ
A1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷ
A15 ，ＳＷA16 が接続されている。これらのスイッチン
グ素子が共通に接続され、その接続点から変換電圧Ｖ
OUT1が出力される。さらに、必要があれば、変換電圧Ｖ
OUT1がバッファアンプＡＭＰ３を通して電圧信号ＶOUT2
として出力される。
【００３１】なお、上位変換回路１０及び下位変換回路
２０を構成する各スイッチング素子は、例えば、一対の
ｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構
成されたアナログスイッチである。
２０を構成する各スイッチング素子は、例えば、一対の
ｐＭＯＳトランジスタとｎＭＯＳトランジスタにより構
成されたアナログスイッチである。
【００３２】以下、図１を参照しつつ、本実施形態のＤ
ＡＣの動作について説明する。ここで、図１に示すＤＡ
Ｃにおいて、入力コードと出力電圧は、表１に示す対応
関係を有するものと仮定する。表１において、Ｖt はハ
イ側の基準電圧、即ち、図１のＶＲＴの電圧、Ｖb はロ
ー側の基準電圧、即ち、図１のＶＲＢの電圧を示す。表
１に示すように、入力コードが“００００００００”の
場合、ロー側の基準電圧Ｖb が変換の結果として出力さ
れ、一方入力コードが“１１１１１１１１”の場合、ハ
イ側の基準電圧Ｖt よりΔＶLSB 分低い電圧が変換電圧
として出力される。ここで、ΔＶLSB は下位ビット（Ｌ
ＳＢ）が“０”から“１”に変化したときの出力電圧の
変化量を示す値である。ｎビットＤＡＣの場合、ΔＶ
LSB は次式によって与えられる。
ＡＣの動作について説明する。ここで、図１に示すＤＡ
Ｃにおいて、入力コードと出力電圧は、表１に示す対応
関係を有するものと仮定する。表１において、Ｖt はハ
イ側の基準電圧、即ち、図１のＶＲＴの電圧、Ｖb はロ
ー側の基準電圧、即ち、図１のＶＲＢの電圧を示す。表
１に示すように、入力コードが“００００００００”の
場合、ロー側の基準電圧Ｖb が変換の結果として出力さ
れ、一方入力コードが“１１１１１１１１”の場合、ハ
イ側の基準電圧Ｖt よりΔＶLSB 分低い電圧が変換電圧
として出力される。ここで、ΔＶLSB は下位ビット（Ｌ
ＳＢ）が“０”から“１”に変化したときの出力電圧の
変化量を示す値である。ｎビットＤＡＣの場合、ΔＶ
LSB は次式によって与えられる。
【００３３】
【数１】ΔＶLSB ＝（Ｖt −Ｖb ）／２n …（１）
【００３４】
【表１】
【００３５】上位ビットデコーダ３０は、入力される上
位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４の値に応じて、スイ
ッチング素子ＳＷC0，ＳＷc1，ＳＷc2，ＳＷC3，…，Ｓ
Ｗc1 3 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 のオン／オフを
制御する制御信号を出力する。表２は、入力コードと上
位ビット選択スイッチ（即ち、スイッチング素子ＳＷC0
〜ＳＷc16 ）のオン／オフの関係を示している。
位４ビットＤ７，Ｄ６，Ｄ５，Ｄ４の値に応じて、スイ
ッチング素子ＳＷC0，ＳＷc1，ＳＷc2，ＳＷC3，…，Ｓ
Ｗc1 3 ，ＳＷc14 ，ＳＷc15 ，ＳＷc16 のオン／オフを
制御する制御信号を出力する。表２は、入力コードと上
位ビット選択スイッチ（即ち、スイッチング素子ＳＷC0
〜ＳＷc16 ）のオン／オフの関係を示している。
【００３６】表２に示すように、入力データに応じて隣
り合う一対のスイッチング素子が選択され、オン状態に
保持され、それ以外のスイッチング素子がオフする。例
えば、図１に示す例では、上位４ビットのデータが“０
０００”の場合、スイッチング素子ＳＷC0とＳＷC1がオ
ンし、他のスイッチング素子がオフする。このため、抵
抗素子Ｒc0の両側のタップＴＰ0 とＴＰ1 の電圧がそれ
ぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。
り合う一対のスイッチング素子が選択され、オン状態に
保持され、それ以外のスイッチング素子がオフする。例
えば、図１に示す例では、上位４ビットのデータが“０
０００”の場合、スイッチング素子ＳＷC0とＳＷC1がオ
ンし、他のスイッチング素子がオフする。このため、抵
抗素子Ｒc0の両側のタップＴＰ0 とＴＰ1 の電圧がそれ
ぞれバッファアンプＡＭＰ２とＡＭＰ１に入力される。
【００３７】
【表２】
【００３８】バッファアンプＡＭＰ１とＡＭＰ２の出力
信号ＶＲＴＦ及びＶＲＢＦをそれぞれハイ側の下位基準
電圧及びロー側の下位基準電圧として下位変換回路２０
に供給される。このとき、下位変換回路２０の抵抗素子
を流れる電流の方向は、バッファアンプＡＭＰ１の出力
端子からバッファアンプＡＭＰ２の出力端子に向かう方
向となる。下位変換回路２０において、下位ビットデコ
ーダ４０からの制御信号に応じて、スイッチング素子Ｓ
ＷA16 を除き、スイッチング素子ＳＷA0，ＳＷ A1，ＳＷ
A2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 の内何
れか一つが選択され、オン状態に保持される。このた
め、オンするスイッチング素子によりタップＴＦ0 〜Ｔ
Ｆ15の何れかの電圧が変換電圧結果ＶOUT1として出力さ
れる。
信号ＶＲＴＦ及びＶＲＢＦをそれぞれハイ側の下位基準
電圧及びロー側の下位基準電圧として下位変換回路２０
に供給される。このとき、下位変換回路２０の抵抗素子
を流れる電流の方向は、バッファアンプＡＭＰ１の出力
端子からバッファアンプＡＭＰ２の出力端子に向かう方
向となる。下位変換回路２０において、下位ビットデコ
ーダ４０からの制御信号に応じて、スイッチング素子Ｓ
ＷA16 を除き、スイッチング素子ＳＷA0，ＳＷ A1，ＳＷ
A2，ＳＷA3，…，ＳＷA13 ，ＳＷA14 ，ＳＷA15 の内何
れか一つが選択され、オン状態に保持される。このた
め、オンするスイッチング素子によりタップＴＦ0 〜Ｔ
Ｆ15の何れかの電圧が変換電圧結果ＶOUT1として出力さ
れる。
【００３９】次に、例えば、上位４ビットのデータが
“００００”から“０００１”に変わったとき、上位変
換回路１０において、上位４ビットのデータに応じて、
抵抗素子Ｒc1の両端の電圧が選択される。このとき、上
位ビットデコーダ３０からの制御信号に応じて、スイッ
チング素子ＳＷc1とＳＷC2がオンし、それ以外のスイッ
チング素子がオフし、タップＴＰ1 の電圧がバッファア
ンプＡＭＰ１に入力され、タップＴＰ2 の電圧がバッフ
ァアンプＡＭＰ２に入力される。即ち、この場合に、バ
ッファアンプＡＭＰ１の出力電圧ＶＲＴＦは、ロー側の
下位基準電圧となり、バッファアンプＡＭＰ２の出力電
圧ＶＲＢＦは、ハイ側の下位基準電圧となる。このと
き、下位変換回路２０の抵抗素子を流れる電流の方向
は、上位データが“００００”のときと反対であり、バ
ッファアンプＡＭＰ２の出力端子からバッファアンプＡ
ＭＰ１の出力端子に向かって流れる。
“００００”から“０００１”に変わったとき、上位変
換回路１０において、上位４ビットのデータに応じて、
抵抗素子Ｒc1の両端の電圧が選択される。このとき、上
位ビットデコーダ３０からの制御信号に応じて、スイッ
チング素子ＳＷc1とＳＷC2がオンし、それ以外のスイッ
チング素子がオフし、タップＴＰ1 の電圧がバッファア
ンプＡＭＰ１に入力され、タップＴＰ2 の電圧がバッフ
ァアンプＡＭＰ２に入力される。即ち、この場合に、バ
ッファアンプＡＭＰ１の出力電圧ＶＲＴＦは、ロー側の
下位基準電圧となり、バッファアンプＡＭＰ２の出力電
圧ＶＲＢＦは、ハイ側の下位基準電圧となる。このと
き、下位変換回路２０の抵抗素子を流れる電流の方向
は、上位データが“００００”のときと反対であり、バ
ッファアンプＡＭＰ２の出力端子からバッファアンプＡ
ＭＰ１の出力端子に向かって流れる。
【００４０】この場合、下位ビットデコーダ４０からの
制御信号に応じて、スイッチング素子ＳＷA0を除き、ス
イッチング素子ＳＷA1，ＳＷA2，ＳＷA3，…，Ｓ
ＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 のうち何れか一
つが選択され、オン状態に保持される。このため、オン
するスイッチング素子によりタップＴＦ1 〜ＴＦ16の何
れかの電圧が変換電圧ＶOUT1として出力される。
制御信号に応じて、スイッチング素子ＳＷA0を除き、ス
イッチング素子ＳＷA1，ＳＷA2，ＳＷA3，…，Ｓ
ＷA13 ，ＳＷA14 ，ＳＷA15 ，ＳＷA16 のうち何れか一
つが選択され、オン状態に保持される。このため、オン
するスイッチング素子によりタップＴＦ1 〜ＴＦ16の何
れかの電圧が変換電圧ＶOUT1として出力される。
【００４１】なお、下位ビットデコーダ４０は、上位ビ
ットデコーダの入力データに応じて、スイッチング素子
ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷ
A14，ＳＷA15 ，ＳＷA16 を選択する制御信号を切り換
える必要がある。例えば、バッファアンプＡＭＰ１の出
力電圧がハイ側下位基準電圧で、バッファアンプＡＭＰ
２の出力電圧がロー側下位基準電圧である場合、即ち、
バッファアンプＡＭＰ１の出力端子からバッファアンプ
ＡＭＰ２の出力端子に向かって電流が流れる場合、下位
ビットデコーダ４０において、入力データが“０００
０”から“１１１１”に変化するに従って、スイッチン
グ素子ＳＷA16 を除き、スイッチング素子ＳＷA0からＳ
ＷA15 まで順次オンさせる制御信号が出力される。逆
に、バッファアンプＡＭＰ１の出力電圧がロー側下位基
準電圧で、バッファアンプＡＭＰ２の出力電圧がハイ側
下位基準電圧である場合、即ち、バッファアンプＡＭＰ
２の出力端子からバッファアンプＡＭＰ１の出力端子に
向かって電流が流れる場合、下位ビットデコーダ４０に
おいて、入力データが“００００”から“１１１１”に
変化するに従って、スイッチング素子ＳＷA0を除き、ス
イッチング素子ＳＷA16からＳＷA1まで順次オンさせる
制御信号が出力される。
ットデコーダの入力データに応じて、スイッチング素子
ＳＷA0，ＳＷA1，ＳＷA2，ＳＷA3，…，ＳＷA13 ，ＳＷ
A14，ＳＷA15 ，ＳＷA16 を選択する制御信号を切り換
える必要がある。例えば、バッファアンプＡＭＰ１の出
力電圧がハイ側下位基準電圧で、バッファアンプＡＭＰ
２の出力電圧がロー側下位基準電圧である場合、即ち、
バッファアンプＡＭＰ１の出力端子からバッファアンプ
ＡＭＰ２の出力端子に向かって電流が流れる場合、下位
ビットデコーダ４０において、入力データが“０００
０”から“１１１１”に変化するに従って、スイッチン
グ素子ＳＷA16 を除き、スイッチング素子ＳＷA0からＳ
ＷA15 まで順次オンさせる制御信号が出力される。逆
に、バッファアンプＡＭＰ１の出力電圧がロー側下位基
準電圧で、バッファアンプＡＭＰ２の出力電圧がハイ側
下位基準電圧である場合、即ち、バッファアンプＡＭＰ
２の出力端子からバッファアンプＡＭＰ１の出力端子に
向かって電流が流れる場合、下位ビットデコーダ４０に
おいて、入力データが“００００”から“１１１１”に
変化するに従って、スイッチング素子ＳＷA0を除き、ス
イッチング素子ＳＷA16からＳＷA1まで順次オンさせる
制御信号が出力される。
【００４２】このように、上位ビットデコーダ３０に入
力される上位４ビットのデータに応じて、下位変換回路
２０の抵抗素子を流れる電流の方向が異なるので、下位
ビットデコーダ４０は、上記ビットデコーダ３０の制御
に応じて制御を切り換える。このため、図１に示すよう
に、上位ビットデコーダ３０から制御信号ＳC が出力さ
れ、下位ビットデコーダ４０は、当該制御信号ＳC に応
じてスイッチング素子のオン／オフを制御する。また、
下位変換回路２０の抵抗素子を流れる電流の方向は、上
位４ビットのデータのうち、最下位ビット（Ｄ４）のみ
に関係するので、下位ビットデコーダ４０は上位ビット
デコーダ３０からの制御信号ＳC の代わりに、上位４ビ
ットの最下位ビットＤ４を入力し、それに応じてスイッ
チング素子を制御することも可能である。
力される上位４ビットのデータに応じて、下位変換回路
２０の抵抗素子を流れる電流の方向が異なるので、下位
ビットデコーダ４０は、上記ビットデコーダ３０の制御
に応じて制御を切り換える。このため、図１に示すよう
に、上位ビットデコーダ３０から制御信号ＳC が出力さ
れ、下位ビットデコーダ４０は、当該制御信号ＳC に応
じてスイッチング素子のオン／オフを制御する。また、
下位変換回路２０の抵抗素子を流れる電流の方向は、上
位４ビットのデータのうち、最下位ビット（Ｄ４）のみ
に関係するので、下位ビットデコーダ４０は上位ビット
デコーダ３０からの制御信号ＳC の代わりに、上位４ビ
ットの最下位ビットＤ４を入力し、それに応じてスイッ
チング素子を制御することも可能である。
【００４３】図２は、下位変換回路の他の構成例を示す
回路図である。図示のように、この下位変換回路２０ａ
は、アレイ状に配置されている複数の抵抗素子とそれぞ
れの抵抗素子に設けられているスイッチング素子によっ
て構成されている。なお、図示のように各スイッチング
素子は、それぞれＣＭＯＳトランジスタからなるアナロ
グスイッチによって構成されている。
回路図である。図示のように、この下位変換回路２０ａ
は、アレイ状に配置されている複数の抵抗素子とそれぞ
れの抵抗素子に設けられているスイッチング素子によっ
て構成されている。なお、図示のように各スイッチング
素子は、それぞれＣＭＯＳトランジスタからなるアナロ
グスイッチによって構成されている。
【００４４】図２に示す下位変換回路２０ａは４ビット
の下位ビットデータに応じて、バッファアンプＡＭＰ１
及びＡＭＰ２によって供給される下位基準電圧ＶＲＦＴ
とＶＲＢＴの差分を分圧して、変換電圧ＶOUT1を出力す
る。図示のように、１６個の抵抗素子Ｒ00，Ｒ01，
Ｒ02，…，Ｒ32，Ｒ33が４行４列の行列状に配置されて
いる。抵抗素子Ｒ00〜Ｒ03は、下位基準電圧ＶＲＢＦの
入力端子とノードＮＤ10の間に直列に接続され、抵抗素
子Ｒ10〜Ｒ13は、ノードＮＤ10とＮＤ11の間に直列に接
続され、抵抗素子Ｒ20〜Ｒ23は、ノードＮＤ11とＮＤ12
の間に直列に接続され、さらに抵抗素子Ｒ30〜Ｒ33は、
ノードＮＤ12とＮＤ13の間に直列に接続されている。な
お、ノードＮＤ13は、下位基準電圧ＶＲＴＦの入力端子
に接続されている。
の下位ビットデータに応じて、バッファアンプＡＭＰ１
及びＡＭＰ２によって供給される下位基準電圧ＶＲＦＴ
とＶＲＢＴの差分を分圧して、変換電圧ＶOUT1を出力す
る。図示のように、１６個の抵抗素子Ｒ00，Ｒ01，
Ｒ02，…，Ｒ32，Ｒ33が４行４列の行列状に配置されて
いる。抵抗素子Ｒ00〜Ｒ03は、下位基準電圧ＶＲＢＦの
入力端子とノードＮＤ10の間に直列に接続され、抵抗素
子Ｒ10〜Ｒ13は、ノードＮＤ10とＮＤ11の間に直列に接
続され、抵抗素子Ｒ20〜Ｒ23は、ノードＮＤ11とＮＤ12
の間に直列に接続され、さらに抵抗素子Ｒ30〜Ｒ33は、
ノードＮＤ12とＮＤ13の間に直列に接続されている。な
お、ノードＮＤ13は、下位基準電圧ＶＲＴＦの入力端子
に接続されている。
【００４５】図２に示すように、各抵抗素子にＲ00，Ｒ
01，Ｒ02，…，Ｒ32，Ｒ33にそれぞれスイッチング素子
ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一端が
接続されている。各行に配置されているスイッチング素
子の他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ
02及びＮＤ03に共通に接続されている。さらに、ノード
ＮＤ00と出力端子ＴOUT の間にスイッチング素子ＳＷ０
が接続され、ノードＮＤ01と出力端子ＴOUT の間にスイ
ッチング素子ＳＷ１が接続され、ノードＮＤ02と出力端
子ＴOUT の間にスイッチング素子ＳＷ２が接続され、ノ
ードＮＤ03と出力端子ＴOUT の間にスイッチング素子Ｓ
Ｗ３が接続されている。
01，Ｒ02，…，Ｒ32，Ｒ33にそれぞれスイッチング素子
ＳＷ00，ＳＷ01，ＳＷ02，…，ＳＷ32，ＳＷ33の一端が
接続されている。各行に配置されているスイッチング素
子の他方の端子がそれぞれノードＮＤ00，ＮＤ01，ＮＤ
02及びＮＤ03に共通に接続されている。さらに、ノード
ＮＤ00と出力端子ＴOUT の間にスイッチング素子ＳＷ０
が接続され、ノードＮＤ01と出力端子ＴOUT の間にスイ
ッチング素子ＳＷ１が接続され、ノードＮＤ02と出力端
子ＴOUT の間にスイッチング素子ＳＷ２が接続され、ノ
ードＮＤ03と出力端子ＴOUT の間にスイッチング素子Ｓ
Ｗ３が接続されている。
【００４６】さらに、下位変換回路２０ａにおいて、ス
イッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34によ
って構成されているスイッチアレイ２２が設けられてい
る。スイッチアレイ２２において、スイッチング素子Ｓ
Ｗ04，ＳＷ14，ＳＷ24及びＳＷ34がそれぞれノードＮＤ
10，ＮＤ11，ＮＤ12，ＮＤ13とノードＮＤ04との間に接
続されている。また、ノードＮＤ04と出力端子ＴOUT の
間にスイッチング素子ＳＷ４が接続されている。
イッチング素子ＳＷ04，ＳＷ14，ＳＷ24及びＳＷ34によ
って構成されているスイッチアレイ２２が設けられてい
る。スイッチアレイ２２において、スイッチング素子Ｓ
Ｗ04，ＳＷ14，ＳＷ24及びＳＷ34がそれぞれノードＮＤ
10，ＮＤ11，ＮＤ12，ＮＤ13とノードＮＤ04との間に接
続されている。また、ノードＮＤ04と出力端子ＴOUT の
間にスイッチング素子ＳＷ４が接続されている。
【００４７】上述したように構成された下位変換回路２
０ａにおいて、各スイッチング素子は、下位ビットデコ
ーダ４０からの制御信号に応じてそれぞれのオン／オフ
が制御される。各列に配置されているスイッチング素子
は、同じ一対の制御信号によって制御される。例えば、
スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，ＳＷ03及び
ＳＷ04は、ともに下位ビットデコーダ４０によって出力
されている一対の制御信号Ｄ２０，ＸＤ２０によって制
御される。なお、制御信号Ｄ２０，ＸＤ２０は互いに論
理反転レベルを持つ制御信号である。例えば、制御信号
Ｄ２０がハイレベル、制御信号ＸＤ２０がローレベルの
とき、スイッチング素子ＳＷ00〜ＳＷ04が全てオンし、
逆に制御信号Ｄ２０がローレベル、制御信号ＸＤ２０が
ハイレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が
全てオフする。スイッチング素子ＳＷ０，ＳＷ１，ＳＷ
２，ＳＷ３及びＳＷ４は、それぞれ異なる制御信号対に
よって制御される。例えば、スイッチング素子ＳＷ０
は、制御信号Ｄ１０，ＸＤ１０によって制御され、スイ
ッチング素子ＳＷ４は、制御信号Ｄ１４，ＸＤ１４によ
って制御される。
０ａにおいて、各スイッチング素子は、下位ビットデコ
ーダ４０からの制御信号に応じてそれぞれのオン／オフ
が制御される。各列に配置されているスイッチング素子
は、同じ一対の制御信号によって制御される。例えば、
スイッチング素子ＳＷ00，ＳＷ01，ＳＷ02，ＳＷ03及び
ＳＷ04は、ともに下位ビットデコーダ４０によって出力
されている一対の制御信号Ｄ２０，ＸＤ２０によって制
御される。なお、制御信号Ｄ２０，ＸＤ２０は互いに論
理反転レベルを持つ制御信号である。例えば、制御信号
Ｄ２０がハイレベル、制御信号ＸＤ２０がローレベルの
とき、スイッチング素子ＳＷ00〜ＳＷ04が全てオンし、
逆に制御信号Ｄ２０がローレベル、制御信号ＸＤ２０が
ハイレベルのとき、スイッチング素子ＳＷ00〜ＳＷ04が
全てオフする。スイッチング素子ＳＷ０，ＳＷ１，ＳＷ
２，ＳＷ３及びＳＷ４は、それぞれ異なる制御信号対に
よって制御される。例えば、スイッチング素子ＳＷ０
は、制御信号Ｄ１０，ＸＤ１０によって制御され、スイ
ッチング素子ＳＷ４は、制御信号Ｄ１４，ＸＤ１４によ
って制御される。
【００４８】上位ビットデコーダ３０に入力される最下
位ビット、即ち、ビットＤ４に応じて、スイッチング素
子ＳＷ０とＳＷ４の何れかが非選択状態に設定される。
例えば、ビットＤ４が“０”のとき下位基準電圧ＶＲＴ
ＦがＶＲＢＦより高いレベルに保持されている。このと
き、スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３
からなるスイッチアレイ２４−０が下位ビットＤ３〜Ｄ
０に応じて選択され、スイッチング素子ＳＷ４が非選択
状態に保持される。一方、ビットＤ４が“１”のとき下
位基準電圧ＶＲＢＦがＶＲＴＦより高いレベルに保持さ
れている。このとき、スイッチング素子ＳＷ１，ＳＷ
２，ＳＷ３，ＳＷ４からなるスイッチアレイ２４−１が
下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング
素子ＳＷ０が非選択状態に保持される。
位ビット、即ち、ビットＤ４に応じて、スイッチング素
子ＳＷ０とＳＷ４の何れかが非選択状態に設定される。
例えば、ビットＤ４が“０”のとき下位基準電圧ＶＲＴ
ＦがＶＲＢＦより高いレベルに保持されている。このと
き、スイッチング素子ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３
からなるスイッチアレイ２４−０が下位ビットＤ３〜Ｄ
０に応じて選択され、スイッチング素子ＳＷ４が非選択
状態に保持される。一方、ビットＤ４が“１”のとき下
位基準電圧ＶＲＢＦがＶＲＴＦより高いレベルに保持さ
れている。このとき、スイッチング素子ＳＷ１，ＳＷ
２，ＳＷ３，ＳＷ４からなるスイッチアレイ２４−１が
下位ビットＤ３〜Ｄ０に応じて選択され、スイッチング
素子ＳＷ０が非選択状態に保持される。
【００４９】本実施形態のディジタル／アナログ変換回
路において、上位ビットデコーダ３０に入力される上位
ビットのデータが連続して変化したとき、それに応じて
スイッチング素子が切り換わるが、バッファアンプＡＭ
Ｐ１，ＡＭＰ２への入力信号のうち、一つのみが変わ
る。例えば、上位４ビットのデータＤ７，Ｄ６，Ｄ５，
Ｄ４が“００００”のとき、スイッチング素子ＳＷC0と
ＳＷc1がオンし、タップＴＰ0 とＴＰ1 の電圧信号がそ
れぞれバッファアンプＡＭＰ２とＡＭＰ１に入力され
る。上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が
“００００”から“０００１”に変化したとき、スイッ
チング素子ＳＷC0がオフし、スイッチング素子ＳＷC2が
オンする。このとき、バッファアンプＡＭＰ１にタップ
ＴＰ1 の電圧が入力され、バッファアンプＡＭＰ２にタ
ップＴＰ2 の電圧が入力される。即ち、上位４ビットの
データが“００００”から“０００１”に変わったと
き、バッファアンプＡＭＰ１の入力信号が変化せず、バ
ッファアンプＡＭＰ２の入力信号のみ変化する。
路において、上位ビットデコーダ３０に入力される上位
ビットのデータが連続して変化したとき、それに応じて
スイッチング素子が切り換わるが、バッファアンプＡＭ
Ｐ１，ＡＭＰ２への入力信号のうち、一つのみが変わ
る。例えば、上位４ビットのデータＤ７，Ｄ６，Ｄ５，
Ｄ４が“００００”のとき、スイッチング素子ＳＷC0と
ＳＷc1がオンし、タップＴＰ0 とＴＰ1 の電圧信号がそ
れぞれバッファアンプＡＭＰ２とＡＭＰ１に入力され
る。上位４ビットのデータＤ７，Ｄ６，Ｄ５，Ｄ４が
“００００”から“０００１”に変化したとき、スイッ
チング素子ＳＷC0がオフし、スイッチング素子ＳＷC2が
オンする。このとき、バッファアンプＡＭＰ１にタップ
ＴＰ1 の電圧が入力され、バッファアンプＡＭＰ２にタ
ップＴＰ2 の電圧が入力される。即ち、上位４ビットの
データが“００００”から“０００１”に変わったと
き、バッファアンプＡＭＰ１の入力信号が変化せず、バ
ッファアンプＡＭＰ２の入力信号のみ変化する。
【００５０】上位ビットの変化に応じて、バッファアン
プＡＭＰ１，ＡＭＰ２のうち、何れか一つのみの入力信
号が切り換わり、２つのバッファアンプの入力信号が同
時に切り換わることが回避されるので、バッファアンプ
ＡＭＰ１，ＡＭＰ２のオフセット電圧の差が大きい場合
でも、入力データが切り換わることによって生じる変換
特性の非線型性を抑制され、変換精度を改善できる。
プＡＭＰ１，ＡＭＰ２のうち、何れか一つのみの入力信
号が切り換わり、２つのバッファアンプの入力信号が同
時に切り換わることが回避されるので、バッファアンプ
ＡＭＰ１，ＡＭＰ２のオフセット電圧の差が大きい場合
でも、入力データが切り換わることによって生じる変換
特性の非線型性を抑制され、変換精度を改善できる。
【００５１】なお、このように２つのバッファアンプの
入力信号を交互に切り換えることによって、バッファア
ンプＢＵＦ１とＢＵＦ２から出力される下位基準電圧Ｖ
ＲＴＦ，ＶＲＢＦの電圧差が変化し、下位変換回路２０
の抵抗素子を流れる電流の方向が変化するので、下位ビ
ットデコーダ４０によって、上位４ビットのうちその最
下位のデータＤ４に応じて、選択するスイッチング素子
を適宜制御するので、下位ビットのデータに応じて、正
しい変換結果を出力することができる。さらに、図２に
示すような下位変換回路２０ａを使用することによっ
て、下位変換回路２０ａの構成を簡素化でき、しかも、
下位ビットデコーダ４０による制御を簡略化できる。
入力信号を交互に切り換えることによって、バッファア
ンプＢＵＦ１とＢＵＦ２から出力される下位基準電圧Ｖ
ＲＴＦ，ＶＲＢＦの電圧差が変化し、下位変換回路２０
の抵抗素子を流れる電流の方向が変化するので、下位ビ
ットデコーダ４０によって、上位４ビットのうちその最
下位のデータＤ４に応じて、選択するスイッチング素子
を適宜制御するので、下位ビットのデータに応じて、正
しい変換結果を出力することができる。さらに、図２に
示すような下位変換回路２０ａを使用することによっ
て、下位変換回路２０ａの構成を簡素化でき、しかも、
下位ビットデコーダ４０による制御を簡略化できる。
【００５２】図３は、本実施形態のディジタル／アナロ
グ変換回路の変換特性の一例を示すグラフである。図３
において、横軸は入力データ、縦軸は出力電圧レベルを
それぞれ示している。
グ変換回路の変換特性の一例を示すグラフである。図３
において、横軸は入力データ、縦軸は出力電圧レベルを
それぞれ示している。
【００５３】図３においてＢＰ１，ＢＰ２及びＢＰ３
は、それぞれ上位ビットのデータの切り換わり点を示し
ている。さらに、ＢＰ２における拡大図が示されてい
る。図示のように、上位ビットのデータの切り換わりに
よって、出力電圧が変化するが、上述したように、２つ
のバッファアンプのうち１つのバッファアンプの入力信
号のみが切り換わり、もう一つのバッファアンプの入力
信号が変化しない。このため、バッファアンプのオフセ
ットの影響が低減され、入力データの切り換わり点での
微分直線性誤差が低減される。
は、それぞれ上位ビットのデータの切り換わり点を示し
ている。さらに、ＢＰ２における拡大図が示されてい
る。図示のように、上位ビットのデータの切り換わりに
よって、出力電圧が変化するが、上述したように、２つ
のバッファアンプのうち１つのバッファアンプの入力信
号のみが切り換わり、もう一つのバッファアンプの入力
信号が変化しない。このため、バッファアンプのオフセ
ットの影響が低減され、入力データの切り換わり点での
微分直線性誤差が低減される。
【００５４】第２実施形態 図４は本発明に係るディジタル／アナログ変換回路の第
２の実施形態を示す回路図である。図示のように、本実
施形態のＤＡＣは、直列に接続されている複数の抵抗素
子及びそれぞれの抵抗素子の接続点に接続されている複
数のスイッチング素子からなる上位変換回路１０、直列
に接続されている複数の抵抗素子及びそれぞれの抵抗素
子の接続点に接続されている複数のスイッチング素子か
らなる下位変換回路２０ｂ、上位ビットデコーダ３０、
下位ビットデコーダ４０ａ、バッファ切り替え回路５０
及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３から
なるボルテージフォロワによって構成されている。
２の実施形態を示す回路図である。図示のように、本実
施形態のＤＡＣは、直列に接続されている複数の抵抗素
子及びそれぞれの抵抗素子の接続点に接続されている複
数のスイッチング素子からなる上位変換回路１０、直列
に接続されている複数の抵抗素子及びそれぞれの抵抗素
子の接続点に接続されている複数のスイッチング素子か
らなる下位変換回路２０ｂ、上位ビットデコーダ３０、
下位ビットデコーダ４０ａ、バッファ切り替え回路５０
及びバッファアンプＡＭＰ１，ＡＭＰ２，ＡＭＰ３から
なるボルテージフォロワによって構成されている。
【００５５】なお、本実施形態のＤＡＣにおいては、上
位変換回路１０及び上位ビットデコーダ３０は、図１に
示す第１の実施形態のそれぞれの部分回路とほぼ同じ構
成を有する。本実施形態において、バッファアンプＡＭ
Ｐ１，ＡＭＰ２の出力信号をそれぞれスイッチング素子
ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２によって切り換
えて下位変換回路２０ｂに供給する。下位変換回路２０
ｂは、第１の実施形態の下位変換回路２０に比べて、ス
イッチング素子ＳＷA16 が省略され、回路構成が簡素化
される。図示のように、本実施形態の下位変換回路２０
ｂは、直列に接続されている１６個の抵抗素子Ｒf0〜Ｒ
f15 及び１６個のスイッチング素子ＳＷF0〜ＳＷF15 に
よって構成されている。
位変換回路１０及び上位ビットデコーダ３０は、図１に
示す第１の実施形態のそれぞれの部分回路とほぼ同じ構
成を有する。本実施形態において、バッファアンプＡＭ
Ｐ１，ＡＭＰ２の出力信号をそれぞれスイッチング素子
ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２によって切り換
えて下位変換回路２０ｂに供給する。下位変換回路２０
ｂは、第１の実施形態の下位変換回路２０に比べて、ス
イッチング素子ＳＷA16 が省略され、回路構成が簡素化
される。図示のように、本実施形態の下位変換回路２０
ｂは、直列に接続されている１６個の抵抗素子Ｒf0〜Ｒ
f15 及び１６個のスイッチング素子ＳＷF0〜ＳＷF15 に
よって構成されている。
【００５６】バッファ切り替え回路５０は、スイッチン
グ素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２を制御す
るための制御信号を出力する。例えば、バッファアンプ
ＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電
圧より高い場合、バッファ切り替え回路５０の制御によ
って、スイッチング素子ＳＥ１，ＳＥ２がオンし、スイ
ッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッ
ファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＴＦ
として出力され、バッファアンプＡＭＰ２の出力電圧が
下位基準電圧ＶＲＢＦとして出力される。一方、バッフ
ァアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２
の出力電圧より低い場合、バッファ切り替え回路５０の
制御によって、スイッチング素子ＸＳＥ１，ＸＳＥ２が
オンし、スイッチング素子ＳＥ１，ＳＥ２がオフするの
で、バッファアンプＡＭＰ２の出力電圧が下位基準電圧
ＶＲＴＦとして出力され、バッファアンプＡＭＰ１の出
力電圧が下位基準電圧ＶＲＢＦとして出力される。この
ため、下位変換回路２０ｂに入力される下位基準電圧Ｖ
ＲＴＦは、常にＶＲＢＦより高い電圧である。即ち、下
位変換回路２０ｂにおいて、抵抗素子を流れる電流の方
向は、常にバッファアンプＡＭＰ１の出力端子からバッ
ファアンプＡＭＰ２の出力端子に向かう方向となる。
グ素子ＳＥ１，ＸＳＥ１及びＳＥ２，ＸＳＥ２を制御す
るための制御信号を出力する。例えば、バッファアンプ
ＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電
圧より高い場合、バッファ切り替え回路５０の制御によ
って、スイッチング素子ＳＥ１，ＳＥ２がオンし、スイ
ッチング素子ＸＳＥ１，ＸＳＥ２がオフするので、バッ
ファアンプＡＭＰ１の出力電圧が下位基準電圧ＶＲＴＦ
として出力され、バッファアンプＡＭＰ２の出力電圧が
下位基準電圧ＶＲＢＦとして出力される。一方、バッフ
ァアンプＡＭＰ１の出力電圧がバッファアンプＡＭＰ２
の出力電圧より低い場合、バッファ切り替え回路５０の
制御によって、スイッチング素子ＸＳＥ１，ＸＳＥ２が
オンし、スイッチング素子ＳＥ１，ＳＥ２がオフするの
で、バッファアンプＡＭＰ２の出力電圧が下位基準電圧
ＶＲＴＦとして出力され、バッファアンプＡＭＰ１の出
力電圧が下位基準電圧ＶＲＢＦとして出力される。この
ため、下位変換回路２０ｂに入力される下位基準電圧Ｖ
ＲＴＦは、常にＶＲＢＦより高い電圧である。即ち、下
位変換回路２０ｂにおいて、抵抗素子を流れる電流の方
向は、常にバッファアンプＡＭＰ１の出力端子からバッ
ファアンプＡＭＰ２の出力端子に向かう方向となる。
【００５７】下位ビットデコーダ４０ａは、上位ビット
デコーダ３０の入力データにかかわらず、下位ビットデ
ータＤ３，Ｄ２，Ｄ１，Ｄ０に応じてスイッチング素子
ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を選
択する。例えば、下位ビットデータＤ３，Ｄ２，Ｄ１，
Ｄ０が“００００”から“１１１１”に順次変化する場
合、下位ビットデコーダ４０ａは、スイッチング素子Ｓ
ＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を順次
選択してオンさせるように制御信号を出力する。
デコーダ３０の入力データにかかわらず、下位ビットデ
ータＤ３，Ｄ２，Ｄ１，Ｄ０に応じてスイッチング素子
ＳＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を選
択する。例えば、下位ビットデータＤ３，Ｄ２，Ｄ１，
Ｄ０が“００００”から“１１１１”に順次変化する場
合、下位ビットデコーダ４０ａは、スイッチング素子Ｓ
ＷF0，ＳＷF1，ＳＷF2，…，ＳＷF14 ，ＳＷF15 を順次
選択してオンさせるように制御信号を出力する。
【００５８】以下、図４を参照しながら、本実施形態の
ＤＡＣの動作について説明する。まず、例えば、上位ビ
ットデコーダ３０に入力される上位４ビットのデータを
“００００”とすると、上位４ビットデコーダ３０から
の制御信号によって、上位変換回路１０においてスイッ
チング素子ＳＷC0とＳＷC1がオンし、他のスイッチング
素子がオフする。これによって、抵抗素子ＲC0の両方の
端子電圧、即ち、タップＴＰ0 ，ＴＰ1 の電圧がそれぞ
れスイッチング素子ＳＷC0とＳＷC1を通してバッファア
ンプＡＭＰ２，ＡＭＰ１に入力される。このとき、バッ
ファ切り替え回路５０の制御によって、スイッチング素
子ＳＥ１とＳＥ２がオンし、スイッチング素子ＸＳＥ
１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１
の出力信号が下位基準電圧ＶＲＴＦとして出力され、バ
ッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＢ
Ｆとして出力される。
ＤＡＣの動作について説明する。まず、例えば、上位ビ
ットデコーダ３０に入力される上位４ビットのデータを
“００００”とすると、上位４ビットデコーダ３０から
の制御信号によって、上位変換回路１０においてスイッ
チング素子ＳＷC0とＳＷC1がオンし、他のスイッチング
素子がオフする。これによって、抵抗素子ＲC0の両方の
端子電圧、即ち、タップＴＰ0 ，ＴＰ1 の電圧がそれぞ
れスイッチング素子ＳＷC0とＳＷC1を通してバッファア
ンプＡＭＰ２，ＡＭＰ１に入力される。このとき、バッ
ファ切り替え回路５０の制御によって、スイッチング素
子ＳＥ１とＳＥ２がオンし、スイッチング素子ＸＳＥ
１，ＸＳＥ２がオフするので、バッファアンプＡＭＰ１
の出力信号が下位基準電圧ＶＲＴＦとして出力され、バ
ッファアンプＡＭＰ２の出力信号が下位基準電圧ＶＲＢ
Ｆとして出力される。
【００５９】次に、上位ビットデコーダ３０に入力され
る上位４ビットのデータを“０００１”とすると、上位
４ビットデコーダ３０からの制御信号によって、上位変
換回路１０においてスイッチング素子ＳＷC1とＳＷC2が
オンし、他のスイッチング素子がオフする。これによっ
て、抵抗素子ＲC1の両方の端子電圧、即ち、タップＴＰ
1 ，ＴＰ2 の電圧がそれぞれスイッチング素子ＳＷC1と
ＳＷC2を通してバッファアンプＡＭＰ１，ＡＭＰ２に入
力される。このとき、バッファ切り替え回路５０の制御
によって、スイッチング素子ＸＳＥ１とＸＳＥ２がオン
し、スイッチング素子ＳＥ１，ＳＥ２がオフするので、
バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲ
ＢＦとして出力され、バッファアンプＡＭＰ２の出力信
号が下位基準電圧ＶＲＴＦとして出力される。
る上位４ビットのデータを“０００１”とすると、上位
４ビットデコーダ３０からの制御信号によって、上位変
換回路１０においてスイッチング素子ＳＷC1とＳＷC2が
オンし、他のスイッチング素子がオフする。これによっ
て、抵抗素子ＲC1の両方の端子電圧、即ち、タップＴＰ
1 ，ＴＰ2 の電圧がそれぞれスイッチング素子ＳＷC1と
ＳＷC2を通してバッファアンプＡＭＰ１，ＡＭＰ２に入
力される。このとき、バッファ切り替え回路５０の制御
によって、スイッチング素子ＸＳＥ１とＸＳＥ２がオン
し、スイッチング素子ＳＥ１，ＳＥ２がオフするので、
バッファアンプＡＭＰ１の出力信号が下位基準電圧ＶＲ
ＢＦとして出力され、バッファアンプＡＭＰ２の出力信
号が下位基準電圧ＶＲＴＦとして出力される。
【００６０】上述したように、バッファ切り替え回路５
０の制御によって、下位基準電圧ＶＲＴＦがハイ側基準
電圧、下位基準電圧ＶＲＢＦがロー側基準電圧として下
位変換回路２０ｂに供給される。このため、下位変換回
路２０ｂの抵抗素子を流れる電流の方向が常に一定であ
る。下位変換回路２０ｂにおいて、下位ビットデコーダ
４０ａからの制御信号に応じて、スイッチング素子ＳＷ
F0〜ＳＷF15 のうち何れか一つがオンするように制御さ
れるので、これに応じて下位ビットデータに応じた変換
電圧がＶOUT1が出力される。
０の制御によって、下位基準電圧ＶＲＴＦがハイ側基準
電圧、下位基準電圧ＶＲＢＦがロー側基準電圧として下
位変換回路２０ｂに供給される。このため、下位変換回
路２０ｂの抵抗素子を流れる電流の方向が常に一定であ
る。下位変換回路２０ｂにおいて、下位ビットデコーダ
４０ａからの制御信号に応じて、スイッチング素子ＳＷ
F0〜ＳＷF15 のうち何れか一つがオンするように制御さ
れるので、これに応じて下位ビットデータに応じた変換
電圧がＶOUT1が出力される。
【００６１】図５は、本実施形態の下位変換回路の他の
構成例を示す回路図である。図示のように、この下位変
換回路２０ｃは、行列状に配置されている複数の抵抗素
子及びそれぞれの抵抗素子に設けられているスイッチン
グ素子によって構成されている。それぞれのスイッチン
グ素子は、例えば、ＣＭＯＳトランジスタからなるアナ
ログスイッチによって構成されている。
構成例を示す回路図である。図示のように、この下位変
換回路２０ｃは、行列状に配置されている複数の抵抗素
子及びそれぞれの抵抗素子に設けられているスイッチン
グ素子によって構成されている。それぞれのスイッチン
グ素子は、例えば、ＣＭＯＳトランジスタからなるアナ
ログスイッチによって構成されている。
【００６２】なお、図５に示す下位変換回路２０ｃは、
例えば、バッファアンプＡＭＰ１とＡＭＰ２によって出
力される下位基準電圧ＶＲＴＦとＶＲＴＢを１６個の抵
抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33によって分圧
し、４ビットの下位ビットデータに応じて、何れかの分
圧電圧を選択して変換電圧ＶOUT1として出力する。図示
のように、行列状に配置されている１６個の抵抗素子Ｒ
00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33は直列に接続されてい
る。各抵抗素子間の接続点に図示しないタップがそれぞ
れ設けられ、スイッチング素子ＳＷ00，ＳＷ01，Ｓ
Ｗ02，…，ＳＷ32，ＳＷ33の一方の端子がそれぞれタッ
プに接続され、他方の端子がそれぞれノードＮＤ00，Ｎ
Ｄ01，ＮＤ02，ＮＤ03に接続されている。さらに、ノー
ドＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03と下位変換回路２０
ｃの出力端子ＴOUT との間にスイッチング素子ＳＷ０，
ＳＷ１，ＳＷ２，ＳＷ３がそれぞれ接続されている。
例えば、バッファアンプＡＭＰ１とＡＭＰ２によって出
力される下位基準電圧ＶＲＴＦとＶＲＴＢを１６個の抵
抗素子Ｒ00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33によって分圧
し、４ビットの下位ビットデータに応じて、何れかの分
圧電圧を選択して変換電圧ＶOUT1として出力する。図示
のように、行列状に配置されている１６個の抵抗素子Ｒ
00，Ｒ01，Ｒ02，…，Ｒ32，Ｒ33は直列に接続されてい
る。各抵抗素子間の接続点に図示しないタップがそれぞ
れ設けられ、スイッチング素子ＳＷ00，ＳＷ01，Ｓ
Ｗ02，…，ＳＷ32，ＳＷ33の一方の端子がそれぞれタッ
プに接続され、他方の端子がそれぞれノードＮＤ00，Ｎ
Ｄ01，ＮＤ02，ＮＤ03に接続されている。さらに、ノー
ドＮＤ00，ＮＤ01，ＮＤ02，ＮＤ03と下位変換回路２０
ｃの出力端子ＴOUT との間にスイッチング素子ＳＷ０，
ＳＷ１，ＳＷ２，ＳＷ３がそれぞれ接続されている。
【００６３】スイッチング素子ＳＷ00，ＳＷ01，Ｓ
Ｗ02，…，ＳＷ32，ＳＷ33及びＳＷ０，ＳＷ１，ＳＷ
２，ＳＷ３はそれぞれ下位ビットデコーダ４０ａからの
制御信号によって制御される。このため、下位ビットデ
ータＤ３，Ｄ２，Ｄ１，Ｄ０に応じ何れかのタップ電圧
が選択されて、変換電圧ＶOUT1として出力される。
Ｗ02，…，ＳＷ32，ＳＷ33及びＳＷ０，ＳＷ１，ＳＷ
２，ＳＷ３はそれぞれ下位ビットデコーダ４０ａからの
制御信号によって制御される。このため、下位ビットデ
ータＤ３，Ｄ２，Ｄ１，Ｄ０に応じ何れかのタップ電圧
が選択されて、変換電圧ＶOUT1として出力される。
【００６４】上述したように、本実施形態のＤＡＣによ
れば、バッファ切り替え回路５０によって、バッファア
ンプＡＭＰ１とＡＭＰ２の出力信号が切り替えられ、下
位基準電圧ＶＲＴＦがＶＲＢＦより常に高い電圧に保持
される。このため、下位変換回路２０ｂ（または２０
ｃ）及び下位ビットデコーダ４０ａそれぞれの回路構成
を簡素化でき、バッファアンプＡＭＰ１とＡＭＰ２のオ
フセット電圧の誤差に依存せずに高精度かつ高分解能の
ＤＡＣを実現できる。
れば、バッファ切り替え回路５０によって、バッファア
ンプＡＭＰ１とＡＭＰ２の出力信号が切り替えられ、下
位基準電圧ＶＲＴＦがＶＲＢＦより常に高い電圧に保持
される。このため、下位変換回路２０ｂ（または２０
ｃ）及び下位ビットデコーダ４０ａそれぞれの回路構成
を簡素化でき、バッファアンプＡＭＰ１とＡＭＰ２のオ
フセット電圧の誤差に依存せずに高精度かつ高分解能の
ＤＡＣを実現できる。
【００６５】第３実施形態 図６は本発明に係るディジタル／アナログ変換回路の第
３の実施形態を示す回路図である。図示のように、本実
施形態のＤＡＣは、図４に示す第２の実施形態とほぼ同
じように、直列に接続されている複数の抵抗素子及びそ
れぞれの抵抗素子の接続点に接続されている複数のスイ
ッチからなる上位変換回路１０、直列に接続されている
複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続
されている複数のスイッチからなる下位変換回路２０
ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０
ａ、バッファ切り替え回路５０ｂ及びバッファアンプＡ
ＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロ
ワによって構成されている。
３の実施形態を示す回路図である。図示のように、本実
施形態のＤＡＣは、図４に示す第２の実施形態とほぼ同
じように、直列に接続されている複数の抵抗素子及びそ
れぞれの抵抗素子の接続点に接続されている複数のスイ
ッチからなる上位変換回路１０、直列に接続されている
複数の抵抗素子及びそれぞれの抵抗素子の接続点に接続
されている複数のスイッチからなる下位変換回路２０
ｂ、上位ビットデコーダ３０、下位ビットデコーダ４０
ａ、バッファ切り替え回路５０ｂ及びバッファアンプＡ
ＭＰ１，ＡＭＰ２，ＡＭＰ３からなるボルテージフォロ
ワによって構成されている。
【００６６】本実施形態のＤＡＣにおいて、上位変換回
路１０、下位変換回路２０ｂ、上位ビットデコーダ３０
及び下位ビットデコーダ４０ａは図４に示す第２の実施
形態のそれぞれの部分回路とほぼ同じ構成を有する。図
６に示すように、本実施形態のバッファアンプＡＭＰ
１，ＡＭＰ２の負の入力側及び出力側にそれぞれスイッ
チング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４が
設けられている。
路１０、下位変換回路２０ｂ、上位ビットデコーダ３０
及び下位ビットデコーダ４０ａは図４に示す第２の実施
形態のそれぞれの部分回路とほぼ同じ構成を有する。図
６に示すように、本実施形態のバッファアンプＡＭＰ
１，ＡＭＰ２の負の入力側及び出力側にそれぞれスイッ
チング素子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４が
設けられている。
【００６７】バッファアンプＡＭＰ１の出力端子スイッ
チング素子ＳＥ１，ＸＳＥ１が接続され、その反転入力
端子“−”には、スイッチング素子ＳＥ３，ＸＳＥ３が
接続されている。バッファアンプＡＭＰ２の出力端子ス
イッチング素子ＳＥ２，ＸＳＥ２が接続され、その反転
入力端子“−”には、スイッチング素子ＳＥ４，ＸＳＥ
４が接続されている。スイッチング素子ＳＥ１，ＸＳＥ
１，ＳＥ２，ＸＳＥ２，ＳＥ３，ＸＳＥ３，ＳＥ４，Ｘ
ＳＥ４は、それぞれバッファ切り替え回路５０ｂからの
制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４によって制御される。
チング素子ＳＥ１，ＸＳＥ１が接続され、その反転入力
端子“−”には、スイッチング素子ＳＥ３，ＸＳＥ３が
接続されている。バッファアンプＡＭＰ２の出力端子ス
イッチング素子ＳＥ２，ＸＳＥ２が接続され、その反転
入力端子“−”には、スイッチング素子ＳＥ４，ＸＳＥ
４が接続されている。スイッチング素子ＳＥ１，ＸＳＥ
１，ＳＥ２，ＸＳＥ２，ＳＥ３，ＸＳＥ３，ＳＥ４，Ｘ
ＳＥ４は、それぞれバッファ切り替え回路５０ｂからの
制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４によって制御される。
【００６８】バッファ切り替え回路５０ｂは、例えば、
上位ビットデコーダ３０に入力される上位４ビットのデ
ータのうち最下位ビットＤ４に応じて、スイッチング素
子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４を制御する
制御信号Ｓ１〜Ｓ４を出力する。例えば、上記データの
うち最下位ビットＤ４が“０”であり、バッファアンプ
ＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電
圧より高い場合、スイッチング素子ＳＥ１，ＳＥ２，Ｓ
Ｅ３，ＳＥ４がオンし、ＸＳＥ１，ＸＳＥ２，ＸＳＥ
３，ＸＳＥ４がオフするようにバッファ切り替え回路５
０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力さ
れる。このとき、バッファアンプＡＭＰ１の出力電圧が
ハイ側の下位基準電圧ＶＲＴＦとして出力され、バッフ
ァアンプＡＭＰ２の出力電圧がロー側の下位基準電圧Ｖ
ＲＢＦとして出力される。さらに、バッファアンプＡＭ
Ｐ１の出力信号がスイッチング素子ＳＥ１，ＳＥ３を通
して、バッファアンプＡＭＰ１の反転入力端子“−”に
帰還され、バッファアンプＡＭＰ２の出力信号がスイッ
チング素子ＳＥ２，ＳＥ４を通して、バッファアンプＡ
ＭＰ２の反転入力端子“−”に帰還される。
上位ビットデコーダ３０に入力される上位４ビットのデ
ータのうち最下位ビットＤ４に応じて、スイッチング素
子ＳＥ１，ＸＳＥ１，…，ＳＥ４，ＸＳＥ４を制御する
制御信号Ｓ１〜Ｓ４を出力する。例えば、上記データの
うち最下位ビットＤ４が“０”であり、バッファアンプ
ＡＭＰ１の出力電圧がバッファアンプＡＭＰ２の出力電
圧より高い場合、スイッチング素子ＳＥ１，ＳＥ２，Ｓ
Ｅ３，ＳＥ４がオンし、ＸＳＥ１，ＸＳＥ２，ＸＳＥ
３，ＸＳＥ４がオフするようにバッファ切り替え回路５
０ｂによって制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が出力さ
れる。このとき、バッファアンプＡＭＰ１の出力電圧が
ハイ側の下位基準電圧ＶＲＴＦとして出力され、バッフ
ァアンプＡＭＰ２の出力電圧がロー側の下位基準電圧Ｖ
ＲＢＦとして出力される。さらに、バッファアンプＡＭ
Ｐ１の出力信号がスイッチング素子ＳＥ１，ＳＥ３を通
して、バッファアンプＡＭＰ１の反転入力端子“−”に
帰還され、バッファアンプＡＭＰ２の出力信号がスイッ
チング素子ＳＥ２，ＳＥ４を通して、バッファアンプＡ
ＭＰ２の反転入力端子“−”に帰還される。
【００６９】一方、上記データのうち最下位ビットＤ４
が“１”であり、バッファアンプＡＭＰ１の出力電圧が
バッファアンプＡＭＰ２の出力電圧より低い場合、スイ
ッチング素子ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４
がオンし、ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオフする
ようにバッファ切り替え回路５０ｂによって制御信号Ｓ
１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッフ
ァアンプＡＭＰ１の出力電圧がロー側の下位基準電圧Ｖ
ＲＢＦとして出力され、バッファアンプＡＭＰ２の出力
電圧がハイ側の下位基準電圧ＶＲＴＦとして出力され
る。さらに、バッファアンプＡＭＰ１の出力信号がスイ
ッチング素子ＸＳＥ１，ＸＳＥ３を通して、バッファア
ンプＡＭＰ１の反転入力端子“−”に帰還され、バッフ
ァアンプＡＭＰ２の出力信号がスイッチング素子ＸＳＥ
２，ＸＳＥ４を通して、バッファアンプＡＭＰ２の反転
入力端子“−”に帰還される。
が“１”であり、バッファアンプＡＭＰ１の出力電圧が
バッファアンプＡＭＰ２の出力電圧より低い場合、スイ
ッチング素子ＸＳＥ１，ＸＳＥ２，ＸＳＥ３，ＸＳＥ４
がオンし、ＳＥ１，ＳＥ２，ＳＥ３，ＳＥ４がオフする
ようにバッファ切り替え回路５０ｂによって制御信号Ｓ
１，Ｓ２，Ｓ３，Ｓ４が出力される。このとき、バッフ
ァアンプＡＭＰ１の出力電圧がロー側の下位基準電圧Ｖ
ＲＢＦとして出力され、バッファアンプＡＭＰ２の出力
電圧がハイ側の下位基準電圧ＶＲＴＦとして出力され
る。さらに、バッファアンプＡＭＰ１の出力信号がスイ
ッチング素子ＸＳＥ１，ＸＳＥ３を通して、バッファア
ンプＡＭＰ１の反転入力端子“−”に帰還され、バッフ
ァアンプＡＭＰ２の出力信号がスイッチング素子ＸＳＥ
２，ＸＳＥ４を通して、バッファアンプＡＭＰ２の反転
入力端子“−”に帰還される。
【００７０】上述したように、本実施形態において、バ
ッファアンプＡＭＰ１，ＡＭＰ２のそれぞれの帰還ルー
プの中にスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ
４，ＸＳＥ４がそれぞれ設けられている。これによっ
て、スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２及びＸ
ＳＥ２のオン抵抗によるバッファアンプＡＭＰ１とＡＭ
Ｐ２の出力電圧の劣化を回避でき、より高精度なディジ
タル／アナログ変換を実現できる。
ッファアンプＡＭＰ１，ＡＭＰ２のそれぞれの帰還ルー
プの中にスイッチング素子ＳＥ１，ＸＳＥ１，…，ＳＥ
４，ＸＳＥ４がそれぞれ設けられている。これによっ
て、スイッチング素子ＳＥ１，ＸＳＥ１，ＳＥ２及びＸ
ＳＥ２のオン抵抗によるバッファアンプＡＭＰ１とＡＭ
Ｐ２の出力電圧の劣化を回避でき、より高精度なディジ
タル／アナログ変換を実現できる。
【００７１】第４実施形態 図７は本発明にの第４の実施形態を示す回路図である。
図示のように、本実施形態は本発明のディジタル／アナ
ログ変換回路を用いて構成されている逐次比較型アナロ
グ／ディジタル変換回路の一構成例を示している。図示
のように、本実施形態の逐次比較型アナログ／ディジタ
ル変換回路（ＡＤＣ）は、ＤＡＣ１００、サンプリング
ホールド回路（Ｓ／Ｈ）１０１、コンパレータ１０２及
び制御回路１０３によって構成されている。
図示のように、本実施形態は本発明のディジタル／アナ
ログ変換回路を用いて構成されている逐次比較型アナロ
グ／ディジタル変換回路の一構成例を示している。図示
のように、本実施形態の逐次比較型アナログ／ディジタ
ル変換回路（ＡＤＣ）は、ＤＡＣ１００、サンプリング
ホールド回路（Ｓ／Ｈ）１０１、コンパレータ１０２及
び制御回路１０３によって構成されている。
【００７２】サンプリングホールド回路１０１は、入力
されるアナログ信号ＶINを所定の変換タイミングでサン
プルして、サンプルした電圧を保持する。コンパレータ
１０２は、サンプリングホールド回路１０１によって保
持したアナログ信号ＳA1とＤＡＣ１００により出力され
たアナログ信号ＳA2とを比較し、比較の結果ＳC0を制御
回路１０３に出力する。制御回路１０３は、ｎビットの
データＤn-1 〜Ｄ0 からなる変換結果電圧ＤOUT を出力
する。
されるアナログ信号ＶINを所定の変換タイミングでサン
プルして、サンプルした電圧を保持する。コンパレータ
１０２は、サンプリングホールド回路１０１によって保
持したアナログ信号ＳA1とＤＡＣ１００により出力され
たアナログ信号ＳA2とを比較し、比較の結果ＳC0を制御
回路１０３に出力する。制御回路１０３は、ｎビットの
データＤn-1 〜Ｄ0 からなる変換結果電圧ＤOUT を出力
する。
【００７３】上述した逐次比較型ＡＤＣでは、制御回路
１０３によって、ｎビットの出力データＤn-1 〜Ｄ0 の
最上位（ＭＳＢ）から最下位（ＬＳＢ）まで順次設定し
て、ＤＡＣ１００によって制御回路１０３から出力され
るｎビットのデータがアナログ信号ＳA2に変換される。
コンパレータ１０２によって、サンプリングホールド回
路１０１の出力信号ＳA1とＤＡＣ１００の出力信号ＳA2
とが順次比較される。制御回路１０３によって、コンパ
レータ１０２の比較結果に基づき、サンプリングホール
ド回路１０１の出力信号ＳA1にもっともレベルの近い信
号ＳA2に対応するデータを入力アナログ信号ＶINに応じ
た変換結果ＤOUT として出力する。
１０３によって、ｎビットの出力データＤn-1 〜Ｄ0 の
最上位（ＭＳＢ）から最下位（ＬＳＢ）まで順次設定し
て、ＤＡＣ１００によって制御回路１０３から出力され
るｎビットのデータがアナログ信号ＳA2に変換される。
コンパレータ１０２によって、サンプリングホールド回
路１０１の出力信号ＳA1とＤＡＣ１００の出力信号ＳA2
とが順次比較される。制御回路１０３によって、コンパ
レータ１０２の比較結果に基づき、サンプリングホール
ド回路１０１の出力信号ＳA1にもっともレベルの近い信
号ＳA2に対応するデータを入力アナログ信号ＶINに応じ
た変換結果ＤOUT として出力する。
【００７４】このような逐次比較型ＡＤＣは、その変換
精度が主に制御回路１０３の出力データＤn-1 〜Ｄ0 を
アナログ信号ＳA2に変換するＤＡＣの精度に依存する。
通常、ＤＡＣは抵抗分圧型の回路を用いるので、その変
換精度は分圧用抵抗素子の精度によって決定される。こ
のため、ビット数の多いＤＡＣを構成するために、分圧
用抵抗素子の数が大きくなり、これらの抵抗素子の誤差
が大きくなるので、従来の逐次比較型ＡＤＣの最大出力
ビット数ｎが限られている。本実施形態のＡＤＣでは、
ビット数が大きく、且つ変換精度の高いＤＡＣが使用さ
れるので、高精度のＡＤＣを実現できる。
精度が主に制御回路１０３の出力データＤn-1 〜Ｄ0 を
アナログ信号ＳA2に変換するＤＡＣの精度に依存する。
通常、ＤＡＣは抵抗分圧型の回路を用いるので、その変
換精度は分圧用抵抗素子の精度によって決定される。こ
のため、ビット数の多いＤＡＣを構成するために、分圧
用抵抗素子の数が大きくなり、これらの抵抗素子の誤差
が大きくなるので、従来の逐次比較型ＡＤＣの最大出力
ビット数ｎが限られている。本実施形態のＡＤＣでは、
ビット数が大きく、且つ変換精度の高いＤＡＣが使用さ
れるので、高精度のＡＤＣを実現できる。
【００７５】
【発明の効果】以上説明したように、本発明のディジタ
ル／アナログ変換回路及びそれを用いたアナログ／ディ
ジタル変換回路によれば、入力データを上位ビットグル
ープと下位ビットグループとに分けてそれぞれ変換を行
う２段階変換方式を用いることによって、分圧用抵抗素
子の数を低減しながら、高分解能のディジタル／アナロ
グ変換を実現でき、レイアウト面積を低減できる。ま
た、本発明によれば、上記ビットグループのデータが連
続した値を持って切り換わったとき、二つのバッファ回
路の入力信号のうち片側のみが切り換わる回路構成を有
するので、二つのバッファ回路の入力信号が同時に切り
換わる従来のディジタル／アナログ変換回路に比べて、
バッファ回路のオフセット電圧の誤差による影響を低減
でき、高精度のディジタル／アナログ変換回路を実現可
能である。本発明によれば、下位変換回路において抵抗
素子及びスイッチング素子をそれぞれ行列上に配置さ
せ、一列のスイッチング素子を追加することによって、
下位変換回路及び下位ビットデコーダの構成を簡素化で
きる。また、二つのバッファ回路の出力信号をスイッチ
ング素子により切り換えて下位変換回路に入力すること
によって、下位変換回路の抵抗素子を流れる電流の方向
を一定に保持でき、下位ビットデコーダを簡素化でき
る。また、それぞれのバッファ回路の入力側にスイッチ
ング素子を設け、入出力側のスイッチング素子を帰還ル
ープの中に組み込むことによって、出力信号の切り換え
スイッチング素子のオン抵抗による下位変換回路の基準
電圧の誤差を低減でき、変換精度の向上が図れる。さら
に、本発明のディジタル／アナログ変換回路を逐次比較
型アナログ／ディジタル変換回路に用いることで、高精
度かつ高分解能のアナログ／ディジタル変換回路を実現
できる利点がある。
ル／アナログ変換回路及びそれを用いたアナログ／ディ
ジタル変換回路によれば、入力データを上位ビットグル
ープと下位ビットグループとに分けてそれぞれ変換を行
う２段階変換方式を用いることによって、分圧用抵抗素
子の数を低減しながら、高分解能のディジタル／アナロ
グ変換を実現でき、レイアウト面積を低減できる。ま
た、本発明によれば、上記ビットグループのデータが連
続した値を持って切り換わったとき、二つのバッファ回
路の入力信号のうち片側のみが切り換わる回路構成を有
するので、二つのバッファ回路の入力信号が同時に切り
換わる従来のディジタル／アナログ変換回路に比べて、
バッファ回路のオフセット電圧の誤差による影響を低減
でき、高精度のディジタル／アナログ変換回路を実現可
能である。本発明によれば、下位変換回路において抵抗
素子及びスイッチング素子をそれぞれ行列上に配置さ
せ、一列のスイッチング素子を追加することによって、
下位変換回路及び下位ビットデコーダの構成を簡素化で
きる。また、二つのバッファ回路の出力信号をスイッチ
ング素子により切り換えて下位変換回路に入力すること
によって、下位変換回路の抵抗素子を流れる電流の方向
を一定に保持でき、下位ビットデコーダを簡素化でき
る。また、それぞれのバッファ回路の入力側にスイッチ
ング素子を設け、入出力側のスイッチング素子を帰還ル
ープの中に組み込むことによって、出力信号の切り換え
スイッチング素子のオン抵抗による下位変換回路の基準
電圧の誤差を低減でき、変換精度の向上が図れる。さら
に、本発明のディジタル／アナログ変換回路を逐次比較
型アナログ／ディジタル変換回路に用いることで、高精
度かつ高分解能のアナログ／ディジタル変換回路を実現
できる利点がある。
【図１】本発明に係るディジタル／アナログ変換回路の
第１の実施形態を示す回路図である。
第１の実施形態を示す回路図である。
【図２】第１の実施形態のディジタル／アナログ変換回
路を構成する下位変換回路の一構成例を示す回路図であ
る。
路を構成する下位変換回路の一構成例を示す回路図であ
る。
【図３】第１の実施形態のディジタル／アナログ変換回
路の変換特性を示すグラフである。
路の変換特性を示すグラフである。
【図４】本発明に係るディジタル／アナログ変換回路の
第２の実施形態を示す回路図である。
第２の実施形態を示す回路図である。
【図５】第２の実施形態のディジタル／アナログ変換回
路を構成する下位変換回路の一構成例を示す回路図であ
る。
路を構成する下位変換回路の一構成例を示す回路図であ
る。
【図６】本発明に係るディジタル／アナログ変換回路の
第３の実施形態を示す回路図である。
第３の実施形態を示す回路図である。
【図７】本発明に係るアナログ／ディジタル変換回路の
一実施形態を示す回路図である。
一実施形態を示す回路図である。
【図８】従来のディジタル／アナログ変換回路の一例を
示す回路図である。
示す回路図である。
【図９】従来のディジタル／アナログ変換回路の変換特
性を示すグラフである。
性を示すグラフである。
１０…上位変換回路、 ２０，２０ａ，２０ｂ，２０ｃ…下位変換回路、 ２２，２４−０，２４−１…スイッチアレイ、 ３０…上位ビットデコーダ、 ４０，４０ａ…下位ビット変換回路、 ５０，５０ａ…バッファ切り替え回路、 ＡＭＰ１，ＡＭＰ２，ＡＭＰ３…バッファアンプ。
Claims (12)
- 【請求項１】複数ビットのデータを入力し、当該入力デ
ータを上位ビットグループと下位ビットグループの２つ
のグループとに分けて変換処理を行い、上記入力データ
に応じたアナログ信号を出力するディジタル／アナログ
変換回路であって、 上記上位ビットグループに応じた第１の変換信号が入力
される第１のバッファ回路と、 上記上位ビットグループに応じた第２の変換信号が入力
される第２のバッファ回路と、 基準電圧源側を一端側として直列に接続され、上記基準
電圧を分圧して、それぞれ一端側から上記第１の変換信
号を出力し、他端側から上記第２の変換信号を出力する
複数の抵抗素子と、上記上位ビットグループのデータに
応じて、上記複数の抵抗素子のうちの一つの抵抗素子に
よる上記第１の変換信号と第２の変換信号を選択して、
各々の変換信号を上記第１及び第２のバッファ回路に入
力させ、かつ、上記上位ビットグループのデータ値が連
続した値として切り換わったとき、前回に選択された第
１の変換信号及び第２の変換信号とは異なる第１及び第
２バッファ回路に入力させる第１の変換回路と、 上記第１と第２のバッファ回路の出力端子の間に直列に
接続されている複数の抵抗素子と、上記下位ビットグル
ープのデータに応じて上記何れかの抵抗素子の分圧電圧
を変換結果として出力する第２の変換回路とを有するデ
ィジタル／アナログ変換回路。 - 【請求項２】上記第１の変換回路における上記複数の抵
抗素子のうち奇数番目の抵抗素子の上記一端側がそれぞ
れスイッチング素子を介して上記第１のバッファ回路の
入力端子に接続され、 上記第１の変換回路における上記複数の抵抗素子のうち
偶数番目の抵抗素子の上記一端側がそれぞれスイッチン
グ素子を介して上記第２のバッファ回路の入力端子に接
続されている請求項１記載のディジタル／アナログ変換
回路。 - 【請求項３】上記上位ビットグループのデータに応じ
て、上記複数の抵抗素子のうち一つを選択し、当該選択
抵抗素子の両方の端子に接続されている一対のスイッチ
ング素子をオンさせ、当該抵抗素子の両端の電圧をそれ
ぞれ上記第１と第２の変換信号として、上記第１と第２
のバッファ回路に入力する上位ビットデコーダ有する請
求項２記載のディジタル／アナログ変換回路。 - 【請求項４】上記上位ビットデコーダは、上記上位ビッ
トグループのデータが連続した値を持って切り換わった
とき、前回選択した抵抗素子に隣接する抵抗素子を選択
し、前回選択した抵抗素子と今回選択した隣接する抵抗
素子との接続中点に接続されているスイッチング素子を
オン状態に保持し、前回選択した抵抗素子の他方の端子
に接続しているスイッチング素子をオフさせ、今回選択
した抵抗素子の他方の端子に接続されているスイッチン
グ素子をオンさせる請求項３記載のディジタル／アナロ
グ変換回路。 - 【請求項５】上記第２の変換回路は、行列状に配置さ
れ、上記第１と第２のバッファ回路の出力端子の間に直
列に接続されている複数の抵抗素子と、 上記各抵抗素子にそれぞれ接続され、行列状に配置され
ている複数のスイッチング素子と、 一方の端子が上記各行のスイッチング素子に共通に接続
され、他方の端子が上記変換結果の出力端子に接続され
ている複数の行選択スイッチング素子とを有する請求項
１記載のディジタル／アナログ変換回路。 - 【請求項６】上記第２の変換回路は、ｍ行ｎ列（ｍ，ｎ
は自然数）を有する行列状に配置され、上記第１と第２
のバッファ回路の出力端子の間に直列に接続されている
複数の抵抗素子と、 上記第１のバッファ回路の出力端子側を一端側とし、上
記第２のバッファ回路の出力端子側を他端側として、上
記第１行から第ｍ行までの各行の抵抗素子の上記一端側
に接続されているｍ行のスイッチング素子と、 上記第ｍ行の各抵抗素子の上記他端側に接続されている
第（ｍ＋１）行目のスイッチング素子と、 一方の端子が上記各行のスイッチング素子に共通に接続
され、他方の端子が上記変換結果の出力端子に接続され
ている（ｍ＋１）個の行選択スイッチング素子とを有す
る請求項１記載のディジタル／アナログ変換回路。 - 【請求項７】上記下位ビットグループのデータに応じ
て、上記ｎ列のスイッチング素子から一列を選択し、当
該選択された列の各スイッチング素子をオンさせ、 上記上位ビットグループの最下位ビットのデータ及び上
記下位ビットグループのデータに応じて、上記第１行か
ら第ｍ行の行選択スイッチング素子から一つを選択して
オンさせ、または上記第２行から第ｍ＋１行の行選択ス
イッチング素子から一つを選択してオンさせる下位ビッ
トデコーダを有する請求項６記載のディジタル／アナロ
グ変換回路。 - 【請求項８】上記第１のバッファ回路は、正の入力端子
が上記第１の変換回路の奇数番目の各スイッチング素子
に接続され、負の入力端子が出力端子に接続され、当該
出力端子が上記第２の変換回路の第１の入力端子に接続
されている第１の差動増幅回路と、 上記第２のバッファ回路は、正の入力端子が上記第１の
変換回路の偶数番目の各スイッチング素子に接続され、
負の入力端子が出力端子に接続され、当該出力端子が上
記第２の変換回路の第２の入力端子に接続されている第
２の差動増幅回路とを有する請求項１記載のディジタル
／アナログ変換回路。 - 【請求項９】上記第１のバッファ回路の出力端子と上記
第２の変換回路の第１の入力端子間に接続されている第
１のスイッチング素子と、 上記第１のバッファ回路の出力端子と上記第２の変換回
路の第２の入力端子間に接続されている第２のスイッチ
ング素子と、 上記第２のバッファ回路の出力端子と上記第２の変換回
路の第１の入力端子間に接続されている第３のスイッチ
ング素子と、 上記第２のバッファ回路の出力端子と上記第２の変換回
路の第２の入力端子間に接続されている第４のスイッチ
ング素子と、 上記上位ビットデコーダに入力される上記上位グループ
の最下位ビットのデータに応じて、上記第１〜第４のス
イッチング素子を制御するバッファ切り換え回路とを有
する請求項１記載のディジタル／アナログ変換回路。 - 【請求項１０】上記第１のバッファ回路において、上記
負の入力端子と上記第２の変換回路の上記第１の入力端
子との間に接続されている第５のスイッチング素子と、 上記負の入力端子と上記第２の変換回路の上記第２の入
力端子との間に接続されている第６のスイッチング素子
と、 上記第２のバッファ回路において、上記負の入力端子と
上記第２の変換回路の上記第１の入力端子との間に接続
されている第７のスイッチング素子と、 上記負の入力端子と上記第２の変換回路の上記第２の入
力端子との間に接続されている第８のスイッチング素子
とをさらに有する請求項９記載のディジタル／アナログ
変換回路。 - 【請求項１１】上記バッファ切り換え回路は、上記上位
ビットデコーダに入力される上記上位グループの最下位
ビットのデータに応じて、上記第５〜第８のスイッチン
グ素子を制御する請求項１０記載のディジタル／アナロ
グ変換回路。 - 【請求項１２】入力アナログ信号に応じたｎ（ｎは自然
数である）ビットのディジタル信号を出力するアナログ
／ディジタル変換回路であって、 上記アナログ信号を所定のタイミングでサンプルして、
サンプル結果を保持する保持回路と、 入力されるｎビットのデータをアナログ信号に変換する
ディジタル／アナログ変換回路と、 上記ディジタル／アナログ変換回路の出力信号と上記保
持回路の保持信号とを比較する比較回路と、 最上位から最下位に向かって順次所定値に設定したｎビ
ットのデータを出力し、それぞれの設定値における上記
比較回路の比較結果に応じて、上記ｎビットのデータの
最上位から最下位まで順次設定する制御回路とを有し、 上記ディジタル／アナログ変換回路は、上記ｎビットの
入力データを上位ビットグループと下位ビットグループ
の２つのグループに分けて、 基準電圧源側を一端側として直列に接続され、上記基準
電圧を分圧して、それぞれ一端側から第１の変換信号を
出力し、他端側から第２の変換信号を出力する複数の抵
抗素子と、上記上位ビットグループのデータに応じて、
上記複数の抵抗素子のうちの一つの抵抗素子による上記
第１の変換信号と第２の変換信号を選択して、各々の変
換信号を上記第１及び第２のバッファ回路に入力させ、
かつ、上記上位ビットグループのデータ値が連続した値
として切り換わったとき、前回に選択された第１の変換
信号及び第２の変換信号とは異なる第１及び第２バッフ
ァ回路に入力させる第１の変換回路と、 上記第１の変換信号が入力される第１のバッファ回路
と、 上記第２の変換信号が入力される第２のバッファ回路
と、 上記第１と第２のバッファ回路の出力端子の間に直列に
接続されている複数の抵抗素子と、上記下位ビットグル
ープのデータに応じて上記何れかの抵抗素子の端子電圧
を変換結果として出力する第２の変換回路とを有するア
ナログ／ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21931799A JP4110681B2 (ja) | 1999-08-02 | 1999-08-02 | ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21931799A JP4110681B2 (ja) | 1999-08-02 | 1999-08-02 | ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044837A true JP2001044837A (ja) | 2001-02-16 |
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ID=16733598
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21931799A Expired - Fee Related JP4110681B2 (ja) | 1999-08-02 | 1999-08-02 | ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 |
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-
1999
- 1999-08-02 JP JP21931799A patent/JP4110681B2/ja not_active Expired - Fee Related
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