JP4532773B2 - 電子回路、及び該電子回路を備えた液晶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ボルテージフォロワ回路等のアンプ回路を有する電子回路、及び該電子回路を備えた液晶装置に関する。
【0002】
【従来の技術】
アンプ回路を有する電子回路としては種々の構造のものがあるが、以下、図10に沿って、その回路構成の一例について説明する。
【0003】
図示の電子回路31は、複数の基準電圧を発生する基準電圧発生回路32と、デジタルの入力データ(digital data)をSRの出力に同期して順次蓄積するラッチ(latch)37と、ラッチ37からのデジタルデータをアナログ信号に変換するD/Aコンバータ33等と、を備えている。
【0004】
このうち、基準電圧発生回路32は、一般的に図11に示す構造のものが用いられていて、入力側の基準電圧ラインVref0〜Vref1の間に直列に配置された複数の抵抗素子R1、R2、R3,R4と、これらの抵抗素子R1、R2、R3,R4に接続されたゲイン1のOPアンプ(アンプ回路)A31,A32,A33,A34,A35とによって構成されている。そして、各OPアンプA31,A32,A33,A34,A35を介して5つの基準電圧ref0〜4が十分に低いインピーダンスでD/Aコンバータ33に対して出力されるようになっている。
【0005】
ところで、D/Aコンバータ33としては、一般的に図12に示す構造のものが用いられていて、ラッチ37からの出力信号のうちの上位2ビットで、上述した5つの基準電圧ref0〜4のうちの2つを選択し、それらの2つの基準電圧の間に図示のように抵抗素子R11、R12、R13,R14を直列に配置することにより、下位2ビットで1つの基準電圧を選択するようになっている。その部分には図示のようにOPアンプ(アンプ回路)A36が配置されているため、十分低いインピーダンスに変換され出力される。なお、この図12に示すD/Aコンバータの場合、デジタル信号をデコードして各スイッチを制御する信号を作る必要があるが、その部分については図示を省略している。
【0006】
上述のような電子回路31は様々な機器に用いられているが、その一例としての液晶表示装置を図5に示す。同図の液晶表示装置は、アクティブマトリクス型の液晶パネルPを備えているが、この液晶パネルPは走査線40や垂直信号線41を備えており、それらが交差する画素部分にはスイッチング素子42や画素電極43が配置されている。
【0007】
次に、上述した液晶表示装置の作動について、図13のタイミングチャート図を参照して説明する。
【0008】
デジタル信号(映像信号)は、SRの出力SR1,SR2,SR3,SR4の出力に同期して1段目のラッチ37に蓄積される。次に、LATCH信号が入り、1段目のラッチ37に蓄積された映像信号は2段目のラッチ37に同時に転送される。この映像信号はD/Aコンバータ回路33によって、アナログ信号に変換され、同時にS1が選択され、D/Aコンバータ33に接続されたスイッチが1つ選択され、アナログの映像信号は垂直信号線41に転送される。このとき1つの走査線40を選択し、当該走査線に接続された画素スイッチング素子42を導通状態とし、映像信号を画素電極43に書き込む。このことを、図13に示したように、S1,S2,S3と継続し1行分の映像信号書き込みが完了し、同様に全行に対し順次書き込み、1画面分の表示が可能となる。
【0009】
【発明が解決しようとする課題】
ところで、上述したような電子回路の場合、OPアンプ(アンプ回路)は基準電圧発生回路32や各D/Aコンバータ33に複数設けなければならないが、これらのOPアンプA31,…の消費電力は大きいものであるため、電子回路自体の消費電力も大きくなってしまうという問題があった。特に、液晶表示装置においては、高精細化や多階調化に伴ってD/Aコンバータ数等が多くなり、その問題が顕著であった。
【0010】
そこで、本発明は、消費電力の増大を防止する電子回路、及び該電子回路を備えた液晶装置を提供することを目的とするものである。
【0011】
【課題を解決するための手段】
本発明は上記事情を考慮してなされたものであり、複数の基準電圧を発生する基準電圧発生回路と、該基準電圧発生回路からの基準電圧を用いて、nビットのデジタルデータをアナログ信号に変換するD/Aコンバータと、を備えた電子回路において、
前記基準電圧発生回路は、入力側の基準電圧ライン間に直列に配置された第1の抵抗列と、前記第1の抵抗列の各タップに接続され、前記基準電圧をそれぞれ出力する複数の第1のアンプ回路とを有し、
前記D/Aコンバータは、前記nビットのデジタルデータの上位mビットのデータに基いて前記複数の第1のアンプ回路のうちの2つの第1のアンプ回路間に選択的に接続される第2の抵抗列と、前記第2の抵抗列の各タップのうちのいずれかのタップに、前記nビットのデジタルデータの下位n−mビットのデータに基いて選択的に接続され、前記2つの第1のアンプ回路から出力される2つの基準電圧の間の1つの電圧を前記アナログ信号として出力する第2のアンプ回路とを有し、
前記複数の第1のアンプ回路のうち、前記nビットのデジタルデータの上位mビットのデータに基いて選択する前記2つの第1のアンプ回路を動作状態とし、前記2つの第1のアンプ回路以外の第1のアンプ回路を非動作状態とする制御回路を備えたことを特徴とする。
【0012】
また、本発明に係る液晶装置は、所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極からなる液晶素子と、
前記一対の電極のいずれか一方に前記アナログ信号を出力する上記電子回路と、を備えたことを特徴とする。
【0013】
【発明の実施の形態】
以下、図1乃至図5を参照して、本発明の実施の形態について説明する。
【0014】
本実施の形態に係る電子回路は、図1に示すように基準電圧発生回路2と複数のD/Aコンバータ3とを備えている。このうち、基準電圧発生回路2は、図2に詳示するように複数の基準電圧ref0〜ref4を発生させるようになっており、他方のD/Aコンバータ3は、該基準電圧発生回路2からの基準電圧ref0〜ref4に基きアナログ信号を発生させるようになっている。そして、これらの基準電圧発生回路2及びD/Aコンバータ3の両方、又は少なくとも一方がアンプ回路A1,A2,…を有している(図2及び図3参照)。また、それらのアンプ回路A1,A2,…はアンプ制御回路(図4参照)によって選択的に非動作状態となるように構成されている。
【0015】
ところで、上述したD/Aコンバータ3としては、図3に例示するように、前記基準電圧発生回路2からの複数の基準電圧ref0〜ref4のうち、連続する2つの基準電圧を上位ビットで選択し(nビットデジタルデータのうち上位mビットのデータに従い選択し)、これら2つの基準電圧の間にて1つの基準電圧を下位ビット選択する(下位n−mビットのデータに従い選択する)もの(すなわち、2ステップで変換を行うもの)を挙げることができる。
【0016】
なお、前記アンプ制御手段は、あらかじめ設定された一定期間におけるnビットデジタルデータのうち上位mビットの状態を検出し、選択されない基準電圧発生回路内のアンプ回路を非動作状態に制御する手段にすると良い。表示しようとする映像の一定時間内の輝度レベルを検知し、その輝度レベルを表示するに不要な回路は休止させることができる。例えば、あるフレーム期間で全面白の表示をしようとする場合、そのフレーム期間においてたとえば黒を表示する際に必要な電圧レベルを発生する回路は不要となるのでそれらを休止させることができる。
【0017】
また、前記D/Aコンバータは、分解能を低くする手段を有し、前記分解能を低くする手段はnビットデジタルデータのうち上位mビットのデータのみ有効とし下位n−mビットは無視する手段であり、下位n−mビットの変換回路内のアンプ回路を前記アンプ制御手段によって非動作とし、かつバイパスするよう制御する手段にすると良い。
【0018】
さらに、前記D/Aコンバータは、分解能を低くする手段を有し、前記分解能を低くする手段はnビットデジタルデータのうち上位mビットのデータのみ有効とし下位n−mビットのデータは無視する手段であり、なおかつ下位n−mビットの変換回路に上位mビットのデータを入力する手段であり(望ましくはn=2xm)、さらには前記複数の基準電圧を発生する手段の一部またはすべてのアンプ回路を前記アンプ制御手段によって非動作とし、かつバイパスするよう制御する手段にすると良い。
【0019】
なお、本願の請求項3及び4に係る発明は、通常モードではフル階調の高品位の映像を表示し、省電力モードでは表示する階調数を少なくして省電力化を達成することを特徴とし、より具体的にはデジタルデータの上位ビットのみ有効とし下位ビットは無視することにより階調数を減らしている。
【0020】
本発明でいうアンプ回路には、ゲインが1のボルテージフォロワ回路の他、ゲインが1よりも大きなものも含まれる。
【0021】
一方、アンプ制御回路4としては、
・ 上位ビットのデータによってフラグをたて、選択されない基準電圧発生回路2を非動作状態とするもの、
・ 上位ビットのデータのみ用い、分解能を制限してD/A変換し、下位ビットの変換回路を非動作としかつバイパスするもの、
・ 前記複数の基準電圧を発生する手段の一部またはすべてを非動作かつバイパスし、下位ビットの変換回路に上位ビットのデータを入力し、分解能を制限してD/A変換するもの、
を挙げることができる。
【0022】
ところで、上述した電子回路1は液晶装置に用いると良い。具体的には、所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極にて液晶素子を構成し、これら一対の電極のうちのいずれか一方に上述した電子回路を接続して信号を送るようにすると良い。図5は、その一例としてアクティブマトリクス型の液晶素子を示す図であり、符号40は、一方の基板(アクティブマトリクス基板)に配置された走査線を示し、符号41は、同じ基板に配置された垂直信号線を示す。それらの走査線40及び垂直信号線41が交差する各画素には、スイッチング素子42を介して画素電極43が接続されており、垂直信号線41には電子回路1から映像信号が印加されるように構成されている。
【0023】
次に、本実施の形態の効果について説明する。
【0024】
本実施の形態によれば、アンプ回路A1,A2,…はアンプ制御回路4によって選択的に非動作状態となるように構成されているため、電子回路自体の消費電力を低く抑えることができる。
【0025】
【実施例】
以下、実施例に沿って本発明を更に詳細に説明する。
【0026】
(実施例1)
本実施例では、図1に示すように、基準電圧発生回路2とD/Aコンバータ3とラッチ7等とによって電子回路1を作製した。
【0027】
このうちの基準電圧発生回路2は、図2に詳示するように、入力側の2つの基準電圧ラインVref0〜Vref1の間に4つの抵抗素子R1、R2、R3,R4を直列に配置すると共に、5つのOPアンプ(アンプ回路)A1,A2,A3,A4,A5を図示のように配置して構成し、入力される2つの基準電圧Vref0,Vref1に基き5つのレベルの基準電圧ref0〜ref4を出力するようにした。
【0028】
これらのOPアンプA1,A2,A3,A4,A5には、図4に示す構造の制御回路(アンプ制御回路)4を接続して信号(power down0〜4)を入力し、必要に応じて個別的・選択的に非動作状態又は作動状態となるようにした。
【0029】
次に、本実施例の作用について説明する。
【0030】
いま、図4に示す制御回路4において、3つの信号(power down2〜4)をhigh信号とし、残りの2つの信号(power down0,1)をlow信号にしたとする。
【0031】
その場合には、基準電圧発生回路2のOPアンプA1,A2,A3,A4,A5のうち、high信号(power down2〜4)が入力された3つのOPアンプA3〜A5は、図6に示すスイッチSw1,Sw2が導通状態でスイッチSw3が非導通状態となって回路内のすべての電流パスは遮断され、出力はハイインピーダンス状態となる。これにより、これらのOPアンプA3〜A5は非動作状態(省電力モード)となる。
【0032】
一方、low信号が入力された方のOPアンプA1,A2は、power down信号の反転信号power down B信号によってスイッチSw3が導通状態でスイッチSw1,Sw2が非導通状態となってアクティブ状態となり、出力は十分低いインピーダンス状態(すなわち、動作状態である通常モード)となる。このように制御回路4は上位の2ビットを参照して必要な基準電圧レベルのみを選択できる回路になっている。
【0033】
たとえば図2において、デジタルデータの上位2ビットがある期間に(00)のみであった場合、実際に必要な基準電圧レベルはref0,1のみである。かかる場合には上述のようにしてOPアンプA3〜A5を非作動状態にしても問題は無く、そのようにすることにより省電力化を図ることができる。
【0034】
つまり、あらかじめ設定された一定期間内でデジタルデータの上位2ビットのデータ(ここでは00,01,10,11の4種)のうち出現しないデータがあった場合、言い換えると上位データとして出現するデータの種類が少ない場合(例えば、液晶表示装置において、輝度変化の小さい映像を表示する場合などで、ある期間のデジタルデータの変化が少ないような場合)には、本実施例を適用することによって消費電力を大幅に低減することが可能である。したがって、本実施例を適用することにより消費電力を低減でき、バッテリーを使用している時に有効である。
【0035】
(実施例2)
本実施例では、D/Aコンバータ3には図3に示す構造のものを用いた。その他の構成(例えば、基準電圧発生回路2やラッチ7等)は、実施例1と同じにした。
【0036】
本実施例においてD/Aコンバータ3を駆動状態(通常モード)にしたい場合には、power down信号をlow信号にすれば良い。これにより、スイッチSw5は導通状態となり、スイッチSw4は非導通となってOPアンプA6を動作状態とするため、同図に示す回路は結果的に図12に示す回路と同様になって、D/Aコンバータ3として駆動状態となる。
【0037】
これに対して、D/Aコンバータ3を非駆動状態(省電力モード)にしたい場合には、power down信号をhigh信号にすれば良い。これにより、スイッチSw4は導通状態となってOPアンプA6はバイパスされて非動作状態となり、スイッチSw5は非導通状態となるために、デジタルデータの下位2ビットはドントケアとなり、結果的にアナログ出力は上位2ビットのみによって決定される。このとき、アナログ出力には、デジタルデータの上位2ビットのみによってref1〜4のうちのいずれかが出力される。なおこのときアナログ出力は図中の直列接続の抵抗素子をスルーしてref1〜4を出力しているボルテージフォロワ回路(アンプ回路)によって直接出力できるので、十分低いインピーダンスで固定できる。
【0038】
以上のように、本実施例では、D/Aの分解能を制限する(デジタルデータの下位2ビットをドントケアとする)ことによって、D/A回路それぞれに含まれるOPアンプA6を非動作状態とし省電力化を実現できる。例えば、デジタルカメラやカムコーダのように屋外で使用することの多い機器の場合、液晶パネルの表示画像は、撮影する構図やフォーカスを確認できるに足る品質であれば階調数が低くても良い。そのような場合には、本実施例を適用することにより消費電力を低減できるが、そのことは、バッテリー使用時に特に有効である。
【0039】
(実施例3)
本実施例では、基準電圧発生回路には図7に符号12で示す構造のものを用いた。その他の構成は実施例1と同じにした。そして、基準電圧発生回路12では、power down信号は3つのOPアンプA12,A13,A14のみに入力し得るようにした。
【0040】
そして、省電力モードにしたい場合には、power down信号をhigh信号にする。これにより、OPアンプA12,A13,A14非動作状態となり、ref1〜3はハイインピーダンス状態となり、ref0,4のみ供給される。
【0041】
つまり、本実施例においても、実施例2と同様に、分解能を下げることによって消費電力を低減できる。
【0042】
(実施例4)
本実施例では、基準電圧発生回路には図8に符号22で示す構造のものを用いた。その他の構成は実施例1と同じにした。基準電圧発生回路22において、省電力モードの場合、すべてのOPアンプA21,A22,A23,A24,A25は非動作状態とし、スイッチSw6,Sw7は導通状態とし、Vref0,1をref0,4にバイパスする。
【0043】
本実施例によれば、実施例3と同様の効果を得ることができた。
【0044】
(実施例5)
本実施例では、D/Aコンバータには図9に符号13で示す構造のものを用いた。その他の構成は、実施例1と同じにした。
【0045】
power down信号としてlow信号を入力すると、スイッチSw10,Sw13,Sw14が導通状態で、スイッチSw11,Sw12,Sw15が非導通状態となり、結果的に図12に示す回路と同様になって、D/Aコンバータとして駆動状態となる(通常モード)。
【0046】
一方、power down信号としてhigh信号を入力すると、スイッチSw11,Sw12,Sw15が導通状態で、スイッチSw10,Sw13,Sw14が非導通状態となる。この結果、この回路は上位2ビットでref0,4の間を直列の抵抗分割でD/A変換する回路となり、下位2ビットはドントケアとなる。すなわちref1〜3は不使用であり、分解能を制限して省電力を実現することが可能となる。
【0047】
本実施例によれば、実施例3と同様の効果を得ることができた。
【0048】
以上の説明では、デジタルデータは4ビットであり、これらを上位2ビット、下位2ビットにわけて2ステップでD/Aコンバートする場合を示したが、これらはさらに多ビットにも容易に拡張可能で、上位ビットと下位ビットの分割したそれぞれのビット数は必ずしも同じである必要はなく、設計者がシステム設計の要求に適合するよう任意に選択可能であることは言うまでもない。
【0049】
【発明の効果】
以上説明したように、本発明によると、アンプ回路はアンプ制御回路によって選択的に非動作状態となるように構成されているため、電子回路自体の消費電力を低く抑えることができる。
【図面の簡単な説明】
【図1】本発明に係る電子回路の構造の一例を示す図。
【図2】電子回路に用いられる基準電圧発生回路の構造の一例を示す図。
【図3】電子回路に用いられるD/Aコンバータの構造の一例を示す図。
【図4】電子回路に接続される制御回路の構造の一例を示す図。
【図5】電子回路が適用される液晶装置の構造の一例を示す図。
【図6】電子回路に用いられるOPアンプの詳細構造の一例を示す図。
【図7】電子回路に用いられる基準電圧発生回路の構造の他の例を示す図。
【図8】電子回路に用いられる基準電圧発生回路の構造の他の例を示す図。
【図9】電子回路に用いられるD/Aコンバータの構造の他の例を示す図。
【図10】従来の電子回路の構造の一例を示す図。
【図11】従来の基準電圧発生回路の構造の一例を示す図。
【図12】従来のD/Aコンバータの構造の一例を示す図。
【図13】従来の液晶装置の作動を示すタイミングチャート図。
【符号の説明】
1 電子回路
2 基準電圧発生回路
3 D/Aコンバータ
4 ボルテージフォロワ制御回路(アンプ制御回路)
41 垂直信号線(電極)
A1,A2… OPアンプ(アンプ回路)
Claims (3)
- 複数の基準電圧を発生する基準電圧発生回路と、該基準電圧発生回路からの基準電圧を用いて、nビットのデジタルデータをアナログ信号に変換するD/Aコンバータと、を備えた電子回路において、
前記基準電圧発生回路は、入力側の基準電圧ライン間に直列に配置された第1の抵抗列と、前記第1の抵抗列の各タップに接続され、前記基準電圧をそれぞれ出力する複数の第1のアンプ回路とを有し、
前記D/Aコンバータは、前記nビットのデジタルデータの上位mビットのデータに基いて前記複数の第1のアンプ回路のうちの2つの第1のアンプ回路間に選択的に接続される第2の抵抗列と、前記第2の抵抗列の各タップのうちのいずれかのタップに、前記nビットのデジタルデータの下位n−mビットのデータに基いて選択的に接続され、前記2つの第1のアンプ回路から出力される2つの基準電圧の間の1つの電圧を前記アナログ信号として出力する第2のアンプ回路とを有し、
前記複数の第1のアンプ回路のうち、前記nビットのデジタルデータの上位mビットのデータに基いて選択する前記2つの第1のアンプ回路を動作状態とし、前記2つの第1のアンプ回路以外の第1のアンプ回路を非動作状態とする制御回路を備えたことを特徴とする電子回路。 - 前記D/Aコンバータは、前記2つの第1のアンプ回路のうちの一方の第1のアンプ回路から出力される前記基準電圧を前記第2のアンプ回路の出力側にバイパスして前記アナログ信号として出力するためのスイッチを有し、
前記制御回路は、通常モードが選択された場合には前記スイッチを非導通状態とし且つ前記第2のアンプ回路を動作状態とし、省電力モードが選択された場合には前記スイッチを導通状態とし且つ前記第2のアンプ回路を非動作状態とすることを特徴とする請求項1に記載の電子回路。 - 所定距離開けた状態に配置された一対の基板、これら一対の基板の間に配置された液晶、及び該液晶を挟み込むように配置された一対の電極からなる液晶素子と、
前記一対の電極のいずれか一方に前記アナログ信号を出力する請求項1又は2に記載の電子回路とを備えたことを特徴とする液晶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115692A JP4532773B2 (ja) | 2001-04-13 | 2001-04-13 | 電子回路、及び該電子回路を備えた液晶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115692A JP4532773B2 (ja) | 2001-04-13 | 2001-04-13 | 電子回路、及び該電子回路を備えた液晶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002314421A JP2002314421A (ja) | 2002-10-25 |
JP4532773B2 true JP4532773B2 (ja) | 2010-08-25 |
Family
ID=18966553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001115692A Expired - Fee Related JP4532773B2 (ja) | 2001-04-13 | 2001-04-13 | 電子回路、及び該電子回路を備えた液晶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4532773B2 (ja) |
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---|---|---|---|---|
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KR100815754B1 (ko) | 2006-11-09 | 2008-03-20 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
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-
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---|---|
JP2002314421A (ja) | 2002-10-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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