KR100293962B1

KR100293962B1 - 액정표시패널을구동하는액정구동회로

Info

Publication number: KR100293962B1
Application number: KR1019980001265A
Authority: KR
Inventors: 요시하루 하시모또
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-01-16
Filing date: 1998-01-16
Publication date: 2001-07-12
Also published as: US6014122A; TW432249B; KR19980070572A

Abstract

본 발명의 액정구동회로는, 기준전압이 상이한 연산증폭기쌍 AMP1 및 AMP2 을 갖는 스위치 캐패시터 회로 (15) 및, 한 쌍의 출력단자에서 출력되는 연산증폭기 AMP1 및 AMP2 의 출력 각각을 스위치 제어하는 출력선택회로 (16) 를 구비한다. 액정구동전압의 1/2 의 전압 또는 액정표시장치의 공통전극의 전압을 기준전압으로 하는 서로 음양의 진폭관계를 갖는 음 및 양의 출력전압이 출력선택회로 (16) 의 출력 단자쌍으로부터 액정표시장치의 공통전극으로 교대로 출력되어, 영상데이터에 따라 액정표시장치를 교류구동한다.

Description

액정표시패널을 구동하는 액정구동회로{LIQUID CRYSTAL DRIVING CIRCUIT FOR DRIVING A LIQUID CRYSTAL DISPLAY PANEL}

본 발명은 매트릭스형 액정표시패널을 구동하는 액정구동회로 및 액정표시장치에 관한 것이다.

반도체 집적회로로 구성되며, 영상신호를 액정표시장치에 인가하는 액정구동회로는, 내전압 10V 이상의 내전압 확산 프로세스를 사용하여 제조된다. 그 이유는, 액정패널이 구동될 때, 양 및 음의 전압이 액정의 공통전극에 교대로 인가되어야 하기 때문인데, 다시 말하자면, 액정의 열화를 방지하기 위하여, 액정패널을 교류구동해야 하기 때문이다.

도 10 은 일본 특개소 제 63-304229 호에 개시된 종래의 액정구동회로를 도시한다. 도 10을 참조하면, 액정구동회로는 반도체 집적회로로 구성되며, 크리스털 클럭신호 XCL 및 스타트 클럭 펄스신호 XSP 가 입력되는 쉬프트 레지스터 회로군 (21) 과, n 비트의 영상데이터 PD1 내지 PD4 를 병렬로 래치하는 데이터 레지스터 회로군 (22) 과, 래치신호 LCL 에 따라 데이터 레지스터 회로군 (22)의 데이터를 래치하는 데이터 래치회로군 (23) 과, n 비트의 영상데이터에 기초하여 외부로부터 입력되는 2ⁿ값의 계조전압을 선택하는 디코더 (24) 와, 레벨쉬프트 회로군 (25) 및, 2ⁿ의 아날로그 스위치 (26) 를 구비한다. 각각의 출력 단자는 아날로그 스위치에 의해 2ⁿ값의 계조전압으로부터 하나의 값을 선택하여 소정의 전압을 액정패널에 인가한다. 교류구동하기 위하여, 외부로부터 입력되는 계조전압이 1 라인마다 또는 1 프레임마다 변화된다.

상술된 바와 같이 액정구동회로가 액정패널의 공통전극에 교대로 양 및 음의 전압을 인가하므로, 액정패널의 액정구동 박막 트랜지스터 TFT 의 문턱전압의 2배이상의 내전압이 요구된다. 구체적으로, 액정 TFT 의 문턱전압은 통상 약 4 내지 5 V 이므로, 교류구동하기 위해, 액정구동회로는 10V 이상의 높은 내전압의 확산 프로세스를 사용하여 제조된다.

그러나, 종래의 액정구동회로는 다음의 문제점을 가지고 있다.

첫 번째 문제로서, 반도체 집적회로로 구성되는 경우, 칩 크기가 크다. 그 이유는, 계조수가 증가함에 따라 아날로그 스위치의 수가 증가하기 때문이다. 예를 들어, 8 비트의 디지털 이미지 데이터의 경우에는, 256 개의 아날로그 스위치가 각각의 출력에 요구된다. 또한, 액정 데이터 라인의 부하가 증가되고 (100 pF 이상), 액정기입시간이 단축되어야 하므로(640 ×480 픽셀의 VGA 의 경우에, 수평주기는 약 30 μsec 이지만, 1028 ×768 픽셀의 XGA 의 경우에는, 약 16 μsec 로 감소된다), 스위치의 온-저항값이 낮아질 필요가 있고, 따라서, 트랜지스터의 크기가 커져야 한다.

두 번째 문제로서, 전력소비가 크다. 그 이유는, n 개의 레벨쉬프트회로가 각각의 출력에 제공되어야 하고, 이들의 전류소비가 크기 때문이다. 통상, 레벨쉬프트회로는 동작속도가 다른 논리회로보다 느리고, 과도전류(過渡電流)가 매우 크다는 단점을 가지고 있다. 예를 들어, 384 개의 출력 단자수와 256 계조 (8비트) 의 경우에, 1 mA 의 과도전류가 하나의 레벨쉬프트회로에 흐르므로, 384 ×8 ×1mA = 3.72 A 의 과도전류가 최대로 흐른다. 그러므로, 배선 저항값이 크면, 전압 강하가 커지게 되어, 동작에 지장을 초래한다.

본 발명의 목적은, 칩 크기가 작은 반도체 집적회로로 구성될 수 있는 액정구동회로 및 상기 액정구동회로를 사용하는 액정표시장치를 제공하는 것이다.

본 발명의 또다른 목적은 전력소비가 적은 액정구동회로를 제공하는 것이다.

도 1 은 본 발명의 실시예 1 에 따른 액정구동회로의 구성을 도시한 도면.

도 2 는 도 1 에 도시된 액정구동회로의 주요 부분의 구성을 도시한 도면.

도 3 은 도 1 에 도시된 액정구동회로의 동작을 도시한 타이밍 챠트.

도 4 는 도 1 에 도시된 액정구동회로에서 계조전압발생회로의 구성을 도시한 도면.

도 5 는 도 1 에 도시된 액정구동회로에서 계조선택회로의 구성을 도시한 도면.

도 6a 내지 6c 는 도 2 에 도시된 액정구동회로에서 스위치 캐패시터 회로의 동작을 도시한 도면.

도 7 은 도 2 에 도시된 액정구동회로의 스위치 캐패시터 회로내에 포함된 연산증폭기의 내부 구성을 도시한 회로도.

도 8 은 도 2 에 도시된 액정구동회로의 스위치 캐패시터 회로내에 포함된 연산증폭기의 내부 구성을 도시한 회로도.

도 9 는 본 발명의 실시예 2 에 따른 액정구동회로의 주요 부분을 도시한 도면.

도 10 은 종래의 액정구동회로의 구성을 도시한 도면.

도 11a 및 11b 는 스위치 캐패시터 회로에 대한 직접적인 데이터 래치회로의 구성을 도시한 도면 및 예시적인 포맷을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

10, 21 : 쉬프트 레지스터 회로군 11, 22 : 데이터 레지스터 회로

12, 23 : 데이터 래치회로군 13, 24 : 디코더

14 : 계조선택회로 15 : 스위치 캐패시터 회로

16 : 출력선택회로 17 : 계조전압발생회로

18 : 타이밍 제어회로 19 : 데이터 버퍼회로

25 : 레벨쉬프트회로군 26 : 아날로그 스위치

27 : 액정표시패널

본 발명에 따른 액정구동회로는, 기준전압이 상이한 연산증폭기쌍을 포함하는 스위치 캐패시터 회로 및 연산증폭기쌍의 각각의 출력에 대한 스위치 제어를 수행하여 스위치 제어된 결과를 출력단자 쌍으로부터 출력하는 출력선택회로를 구비하며, 액정구동전압의 1/2 의 전압을 기준전압으로 하는 서로 음양의 진폭관계를 갖는 음 및 양의 출력전압이 출력선택회로의 출력 단자쌍으로부터 액정표시장치의 공통전극으로 교대로 출력되어 영상데이터에 따라 액정표시장치를 교류구동한다.

또한, 본 발명에 따른 액정구동회로는, 기준전압이 상이한 연산증폭기쌍을 포함하는 스위치 캐패시터 회로 및 연산증폭기쌍의 각각의 출력에 대한 스위치 제어를 수행하여 스위치 제어된 결과를 출력단자 쌍으로부터 출력하는 출력선택회로를 구비하며, 액정표시장치의 공통전극의 전압을 기준전압으로 하는 서로 음양의 진폭관계를 갖는 음 및 양의 출력전압이 출력선택회로의 출력 단자쌍으로부터 액정표시장치의 공통전극으로 교대로 출력되어 영상데이터에 따라 액정표시장치를 교류구동한다.

또한, 본 발명에 따른 액정구동회로는, 영상데이터에 따라 계조전압을 선택하고 선택된 계조전압을 스위치 캐패시터 회로에 출력하는 계조선택회로를 더 구비하며, 계조선택회로는 계조의 개수에 대응하는 개수의 아날로그 스위치를 구비하며, 선택된 계조전압이 스위치 캐패시터 회로의 2 개의 연산증폭기의 기준전압으로 설정된다.

본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 아래에 설명한다.

[실시예 1]

도 1 은 본 발명의 실시예 1 에 따른 액정구동회로의 전체적인 구성을 도시한 도면이다. 도 2 는 도 1 에 도시된 액정구동회로의 주요부분을 도시한 회로도이며, 도 3 은 도 1 에 도시된 액정구동회로의 동작을 도시한 타이밍 챠트이다.

도 1을 참조하면, 실시예 1 에 따른 액정구동회로는, 쉬프트 레지스터 회로 (10), 데이터 레지스터 회로 (11), 데이터 래치회로 (12), 디코더회로 (13), 계조선택회로 (14), 출력증폭기를 포함하는 스위치 캐패시터 회로 (15), 출력선택회로 (16), 계조전압발생회로 (17), 타이밍 제어회로 (18), 데이터 버퍼회로 (19), 액정표시장치로 기능하는 액정패널 (27), 및 수직 스캐닝 회로를 구비한다.

각각의 회로에 인가되는 전압은 다음과 같이 설정되어 있다. 모든 회로 각각의 하위 전위측 전압 VSS1 은 VSS1 = VSS2 = 0 으로 설정된다. 또한, 쉬프트 레지스터 회로 (10), 데이터 레지스터 회로 (11), 데이터 래치회로 (12), 디코더 회로 (13), 데이터 버퍼회로 (19), 타이밍 제어회로 (18), 스위치 캐패시터 회로 (15) 의 일부, 및 계조전압발생회로 (17) 의 고전위측 전압 VDD1 은 VDD1 = 3.0 V 로 설정된다. 연산증폭기와 출력선택회로 (16) 의 고전위측 전압 VDD2 는 VDD2 = 10 V 로 설정된다. 또한, 액정표시장치 (27) 의 공통전극전압 VCOM 은 5V 로 설정된다. 그러나, 상술된 각각의 전압은 예시적인 값이며, 따라서, 다른 전압으로 설정될 수도 있다.

다음으로, 본 실시예의 액정구동회로의 동작에 대해, 영상신호가 8 비트인 경우를 예로 들어 도 1 내지 도 3을 참조하여 설명한다.

스타트 펄스신호 SPR 또는 SPL 가 쉬프트 레지스터 회로 (10) 에 입력되면,영상신호 D1 내지 Dm 가 클럭신호에 동기하여 쉬프트 레지스터 회로 (10) 에 의해순차적으로 각 출력에 있는 데이터 레지스터 회로 (11) 로 전송되어 내부에 유지된다. 이렇게 유지된 데이터가, 타이밍 제어회로 (18) 로의 래치신호 STB 의 상승시에, 데이터 래치회로 (12) 로 전송되어 유지되고(도 3 참조), 그 다음에 다음 스테이지의 디코더 회로(13) 로 전송된다. 이 데이터에 대해서, 8 비트 영상신호 중 상위 5 비트가 사용되어, 도 5 에 도시된 계조선택회로에서 32 개의 전압값 (5비트로 표시됨) 으로부터 하나의 값을 선택함으로써, 다음 스테이지의 스위치 캐패시터 회로 (15) 의 상위기준전압과 하위기준전압이 설정된다.

또한, 나머지 하위 3 비트가 사용되어 스위치 캐패시터 회로 (15) 에서 8 개의 전압값 (3비트로 표시됨) 으로부터 하나의 값이 선택되고, 타이밍 제어회로 (18) 로의 래치신호 STB 의 하강시에, 출력단자 Y1, Y2, ..., Y2n-1, Y2n 로부터 도시하지 않은 액정표시장치의 공통전극에 소정 전압이 인가된다.

다음으로, 액정구동회로의 구성 및 동작을 보다 상세히 설명한다.

도 4 는 계조전압발생회로 (17) 의 상세한 구성을 도시한 회로도이다. 계조전압발생회로 (17) 는 저항 스트링 회로 등으로 구성되어, 외부로부터 공급되는 액정기준전압 VR1 내지 VRk 을 저항분할로 분압하여 32 개 값의 계조전압 (V1, V2, ..., V32)을 발생시킨다. 도 4 는 2 개의 액정기준전압 (VR1, VRk) 이 공급되는 경우를 도시하지만, 복수 레벨의 전압 (기준전압 VR1 내지 VRk) 이 공급되어 미세하게 분압된 전압이 발생되어 공급되어도 된다.

본 발명의 액정구동회로가 적용되는 액정표시장치 (27) 가 TFT (박막 트랜지스터)를 구비하는 경우, 계조전압발생회로 (17) 의 외부로부터 공급되는 기준전압값에 대해서, TFT 가 스위치 오프될 때의 전하의 이동량이 TFT 에 입력되는 전압에 따라 변화하기 때문에, 계조전압발생회로 (17) 가 2 개의 시스템으로 구성되어, 외부로부터 공급되는 액정기준전압 VRk을 양의 출력단자와 음의 출력단자에서 다르게 하는 것이 바람직하다. 계조전압발생회로 (17) 는 높은 상대적인 정밀도를 필요로 하지만, 반도체로 제조되는 경우 16 비트 이상의 상대적인 정밀도가 얻어질 수 있기 때문에, 5 내지 8 비트의 상대적인 정밀도가 요구된다면, 계조전압발생회로 (17) 는 상대적인 정밀도에 대한 요구조건을 용이하게 만족시킬 수 있다.

도 5 는 계조선택회로 (14a 및 14b) 의 상세한 구성을 나타내는 회로도이며, 도 2 에 도시된 계조선택회로 (14a 및 14b) 에 도시된 각 블록의 내용을 도시한다. 계조선택회로 (14a 및 14b) 는 각각 32 개의 스위치(아날로그 스위치)로 구성된다.

계조선택회로 (14a) 는, 영상신호 D1 내지 Dm 중 8 비트의 상위 5 비트의 데이터에 기초하여, 계조전압발생회로 (17) 의 전압 V0 내지 V31 로부터 하나의 값을 선택하고, 선택된 값 (전압) 을 스위치 캐패시터 회로 (15) 의 상위기준전압으로 설정한다.

계조선택회로 (14b)는, 영상신호 D1 내지 Dm 중 8 비트의 상위 5 비트의 데이터에 기초하여, 계조전압발생회로 (17) 의 전압 V1 내지 V32 로부터 하나의 값을 선택하고, 선택된 값 (전압) 을 스위치 캐패시터 회로 (15) 의 하위기준전압으로 설정한다.

여기서, 계조선택회로 (14a 및 14b) 와 스위치 캐패시터 회로 (15) 사이의 접속부의 스위치에 의해, 계조선택회로 (14a 및 14b) 의 모든 2 부분이 각 출력에제공되며, 이들은 상위기준전압과 하위기준전압으로서 공급된다. 상위기준전압은 양측 전압이 액정 패널 (27) 에 인가될 때 기준 전압으로 설정되고, 하위기준전압은 음측 전압이 인가될 때 기준전압으로 설정된다. 예를 들면, 상위기준전압이 V1, V2, V3, ..., V31 이면, 하위기준전압이 V1, V2, V3, ..., V32 로 되도록 선택된다.

다음으로, 스위치 캐패시터 회로 (15) 및 스위치 캐패시터 회로 (15) 내에 포함된 연산증폭기 AMP1, AMP2 를 설명한다. 스위치 캐패시터 회로 (15) 를 도 6a 내지 6c 를 참조하여 설명한다.

스위치 캐패시터 회로 (15) 내의 각 연산증폭기 AMP1, AMP2 의 기본회로구성이 도 6a 에 도시되어 있다. 도 6a 에 도시된 회로에서, 입력전압 VIN 과 출력전압 VOUT 사이의 관계는 도 6b 에 도시된 등식과 도 6c 에 도시된 그래프로 표현된다. 도 2 에 따르면, 캐패시터 C2 는, 디코더 회로 (13) 로부터 공급되는 3 비트에 따른 스위칭 동작에 기초하여 1C 에서 8C 까지 변화된다(즉, 도 2 에 도시된 바와 같이, 1C 내지 4C 의 캐패시터가 디코더 회로 (13) 로부터의 3 비트에 따라 멀티플렉스되고, 이렇게 멀티플렉스된 캐패시터는 도 6a 에 도시되어 있는 캐패시터 C2 에 대응하며, 1C 에서 8C 까지 변화한다)(8C 는 모든 캐패시터의 전체 캐패시턴스에 대응한다.).

이제, 증폭기 AMP1, AMP2 의 입력과 출력 사이의 캐패시턴스를 C1 으로 설정하여 AMP1 과 AMP2를 설명한다.

스위치 캐패시터 회로 (15) 의 기준 전압값 VIN 이 계조선택회로 (14a 및14b) 로부터 공급되고, 공급되는 고전위측 (VDD1) 의 전압이 3 V 이기 때문에 0 내지 3 V의 범위이다.

액정표시장치의 공통전극전압 VCOM = 5 V 에 대해, 5 V 내지 10 V 의 양측 전압을 출력하기 위하여, 스위치 캐패시터 회로 (15) 의 용량비가 C2/C1 = 5/3 으로 설정되고, 연산증폭기 AMP1(VREF) 의 비반전 입력전압이 3.75 V 로 설정되어 목적하는 출력전압범위가 얻어진다. 또한, 이 경우에, 연산증폭기 AMP1 의 입력단자와 출력단자 사이의 캐패시터 C1 는 (3/5)8C 이고, 캐패시터 4C, 2C 및 C 는 디코더 (13) 에 따라 스위칭되는데, 예를 들어, 디코더 (13) 의 출력 "000" 이 더해지면, 도 2 에 도시된 바와 같이, 캐패시터 7C+C 가 하위기준전압으로서 연산증폭기 AMP1 의 입력단자에 더해진다. 또한, 디코더 (13) 의 출력 "111" 이 더해지면, 캐패시터 7C+C 가 상위기준전압으로서 연산증폭기 AMP1 의 입력단자에 더해진다.

마찬가지로, 0 V 내지 5 V 의 음측 전압을 출력하기 위하여, 스위치 캐패시터 회로 (15) 의 용량비는 C2/C1 = 5/3 으로 설정되고, 연산증폭기 AMP2 (VREF2) 의 비반전 입력전압은 1.875 V 로 설정된다.

또한, VDD2 = 8V 이고 VCOM = 4V 인 경우에, VIN 가 0 내지 2.4 V 로 설정되고 VREF1 이 3.0 V 로 설정되면, 4 내지 8 V 의 양측의 출력범위가 얻어지고, VIN 가 0 내지 2.4 V 로 설정되고 VREF2 가 1.5 V로 설정되면, 0 내지 4 V 의 음측의 출력범위가 얻어진다.

상술된 바와 같이, 연산증폭기의 비반전 입력전압 VREF1 과 VREF2 및, 액정기준전압 VR1 과 VRn 은 외부에서 제어될 수 있으므로, 액정표시장치를 구동시키기 위한 양 및 음의 출력전압범위가 쉽게 제어될 수 있다. 연산증폭기의 기준전압의 절대적인 정밀도를 약 (8+1) 비트로 설정하는 것으로 충분하며, 이 정밀도는 시판중인 DC-DC 컨버터에 의해 실현할 수 있다.

다음으로, 액정구동회로의 동작을 도 2 및 3을 참조하여 설명한다.

타이밍 제어회로 (18) 의 입력신호인 래치신호 STB 가 H 상태의 오프상태 (Hi-z)이고, 스위치 캐패시터 회로 (15) 의 입력부의 스위치 SW1 가 도 2 에 도시된 상태에서 오프 상태이고, 스위치 캐패시터 회로 (15) 의 연산증폭기 AMP1 및 AMP2 와 출력선택회로 (16) 사이의 스위치 SW3 가 오프 상태이다. 이 때, 연산증폭기 AMP1 및 AMP2 의 출력단자와 반전입력단자 사이의 스위치 SW2 가 온 상태로 스위치되고, 홀수출력이 비반전 입력전압 VREF1 으로 리세트되고, 짝수출력이 VREF2 로 리세트된다.

극성(極性)신호 POL 이 H 상태로 전환되고 래치신호 STB 가 L (로우) 상태로 스위치되면, 계조선택회로 (14a 및 14b) 에서 영상신호의 상위 5 비트에 의해 선택된 전압이 스위치 캐패시터 회로 (15) 의 입력부 스위치 SW1 에 인가되어, 각각 2 개의 연산증폭기 AMP1 및 AMP2 의 상위기준전압 VREF1 및 하위기준전압 VREF2 으로 되어, 도 2 에 도시된 상태로 된다. 이 때, 스위치 캐패시터 회로 (15) 는, 영상신호의 하위 3 비트에 기초하여, 연산증폭기의 비반전 단자에 접속된 복수의 캐패시터 4C, 2C, C, C 의 스위치의 온/오프를 선택하고, 영상신호의 디지털 데이터에 대응하는 전압을 선택하여 출력한다. 여기서, 디코더 회로 (13) 로부터의 하위 3비트는 스위치 캐패시터 회로 (15) 내의 복수의 디코더에 의해 4 개의 스위치 제어 신호로 변환되어 캐패시터 4C, 2C, C, C 의 스위치를의 스위칭한다.

도 2 에서는, 계조선택회로 (14a 및 14b) 의 각 디코더 (13) 와 스위치 캐패시터 회로 (15) 는, 도 11a 및 11b 에 도시된 디프레션 타입 및 인헨스먼트 타입 MOS 트랜지스터 매트릭스 스위치로 디코더 회로 (13)를 구성하고, 디코더 회로 (13) 의 제어하에 계조선택회로 (14a 및 14b) 내의 스위치와 스위치 캐패시터 회로를 직접 제어함으로써 생략될 수 있다. 도 11a 에 도시된 바와 같이, 입력단자 LSB1 내지 LSB3 는 데이터 래치회로 (12) 로부터 입력되고, 입력 단자 vx1 내지 vx8 는 계조전압발생회로 (17) 로부터 입력된다. 즉, 계조전압발생회로 (17) 의 출력 단자 v0 내지 v32 는 도 11a 의 좌측단자에 접속되어 있다. 도 11a 에 도시된 출력단자 Q 는 스위치 캐패시터 회로 (15) 의 입력 단자에 접속되어 있다. 예를 들어, LSB1 = 0, LSB2 = 0 및 LSB3 = 0 이면, 출력단자 Q 는 값 vx1을 출력한다. 또한, LSB1 = 0, LSB2 = 1 및 LSB3 = 0 이면, 출력단자 Q 는 11b 에 도시된 값 vx3 을 출력한다. 그러므로, 이 경우에, 디코더 회로 (13) 는 매트릭스 스위치로 대신할 필요는 없다. 데이터 래치회로 (12) 는 계조선택회로 (14a 및 14b) 와 스위치 캐패시터 회로 (15) 에 직접 접속된다.

타이밍 제어회로 (18) 로부터 공급되는 극성신호 POL 이 H 상태이면, 출력선택회로 (16) 가 동작하여 연산증폭기 AMP1 로부터 홀수출력단자를 통해 양측 전압을 액정표시장치 (27) 의 액정 공통전극 전압 VCOM 으로 출력한다. 음측 전압이 짝수출력단자를 통해 연산증폭기 AMP2 로부터 VCOM 으로 출력된다. 한편, 극성신호 POL 이 L 상태이면, 음측 전압이 홀수출력단자를 통해 연산증폭기 AMP2 로부터 액정 공통전극 전압 VCOM 으로 출력된다. 양측 전압이 연산증폭기 AMP1 로부터 짝수출력단자를 통해 VCOM 으로 출력된다. 연산증폭기의 출력단자는 극성신호 POL 이 L 상태로 반전된 시각으로부터 래치신호 STB 가 H 상태인 기간동안 이전의 상태로 유지하고 있다. 상술된 바와 같이, 2 시스템의 연산증폭기가 2 개의 단자에서 공통으로 사용되며, 스위칭 제어되어 양측 및 음측 전압이 시계열적으로 출력됨으로써, 액정표시장치가 교류구동된다.

다음으로, 도 7 및 8 은 도 2 의 연산증폭기 AMP1 및 AMP2 의 내부구성 (도 2 의 연산증폭기에서 화살표로 표시됨)을 각각 도시한다. 연산증폭기 AMP1 는, 차동 입력 스테이지 N-1 및 N-2 를 갖는 MOS 타입 증폭기, 차동 입력 스테이지 N-1 및 N-2 에 대한 부하로서 기능하는 전류 미러 P-1 및 P-2, 차동 입력 스테이지의 하나의 출력을 입력하는 출력 스테이지 P-1, 및 위상 보상 캐패시터 CAMP1 을 구비한다. 연산증폭기 AMP2 는, 차동 입력 스테이지 P-4 및 P-5를 갖는 MOS 타입 증폭기, 차동 입력 스테이지 P-4 및 P-5 에 대한 부하로서 기능하는 전류 미러 N-3 및 N-4, 차동 입력 스테이지의 하나의 출력을 입력하는 출력 스테이지 N-5, 및 위상 보상 캐패시터 CAMP2 를 구비한다.

액정구동회로에서, 상이한 타입의 차동 입력 스테이지를 갖는 연산증폭기가 사용된다. 액정 공통전극 전압 VCOM 에 대해 양의 전압이 출력되면, 양의 전압이, 도 7 에 도시된 바와 같이, 차동 입력 스테이지 N-1 및 N-2 의 트랜지스터를 Nch 로 설정함으로써 고전위측에 대해 최대로 출력될 수 있다. 또한, 액정 공통전극 전압 VCOM 에 대해 음의 전압이 출력되면, 음의 전압이, 도 8 에 도시된 바와 같이, 차동 입력 스테이지 P-4 및 P-5 의 트랜지스터를 Pch 로 설정함으로써 저전위측에 대해 최대로 출력될 수 있다. 이들 2 개의 시스템의 연산증폭기는 다시 공통으로 사용되고, 스위칭 제어되어, 넓은 동적 범위에서 액정이 교류구동될 수 있다.

[실시예 2]

다음으로, 본 발명의 실시예 2 에 따른 액정구동회로를 설명한다.

도 9 는 본 발명의 실시예 2 에 따른 액정구동회로의 주요 부분을 도시한 도면이다.

도 9를 참조하면, 본 실시예의 액정구동회로는, 계조선택회로 14' 및 스위치 캐패시터 회로 15' 의 구성에서 실시예 1 과 다르다. 계조선택회로 14' 는 도 2 에 도시된 5 비트 입력에 대해 256 개의 아날로그 스위치 (8 비트에 대응)를 가지며, 256 개의 값으로부터 단 하나의 값을 선택하고 선택된 값을 스위치 캐패시터 회로 15' 의 기준전압으로 설정한다. 스위치 캐패시터 회로 15' 에서 연산증폭기의 비반전 입력전압 VREF1, VREF2 는 실시예 1 에서와 동일한 전압으로 설정되지만, 연산증폭기는 소위 반전증폭기로서 기능한다. 스위치 캐패시터 회로 15'에서는, 스위치 캐패시터에 대응하는 출력전압이, 계조선택회로 14' 로부터의 기준전압을 액정패널의 홀수 및 짝수 신호선으로 분할하는 스위치를 통해 도 6a 에 도시된 회로에 의해 양측 및 음측 각각에서 얻어지고, 그 다음에, 출력선택회로 (16) 로부터 액정패널 (27) 의 홀수 및 짝수 신호선으로 출력된다.

여기서, 실시예 2 의 장점은 단조로운 증가에 있다. 이것은, 모든 영상데이터에 대해 저항 스트링 회로에 의해 전압이 선택되므로, 스위치 캐패시터 회로 15'에 비트 에러가 없기 때문이다. 그러나, 본 실시예의 단점은, 실시예 1 에서는 스위치의 개수가 각 출력에 대해 64 x 2(상위기준전압, 하위기준전압) = 128 인 것에 대해, 실시예 2 에서는 스위치의 개수가 실시예 1 의 스위치 개수의 2 배 (256) 이므로, 커다란 칩 면적이 필요하다는 것이다. 그러나, 스위치 캐패시터 회로 15' 의 구성이 실시예 1 보다 단순하므로, 스위치 캐패시터 회로 15' 에서 단위용량치 (1C) 에 따르면, 칩 면적이 실시예 1 과 같은 레벨이거나, 실시예 1 보다 작아질 수도 있다.

상술된 바와 같이, 본 발명에 따른 액정구동회로는, 기준전압이 상이한 연산증폭기쌍을 포함하는 스위치 캐패시터 회로, 연산증폭기쌍의 각각의 출력에 대한 스위치 제어를 수행하고 스위치 제어된 결과를 한쌍의 출력단자로부터 출력하는 출력선택회로를 구비하며, 액정구동전압의 1/2 전압을 기준전압으로 하여 서로 음과 양의 진폭관계에 있는 음과 양의 출력전압이 출력선택회로의 출력 단자쌍으로부터 액정표시장치의 공통전극으로 교대로 출력되고 영상데이터에 따라 액정표시장치를 교류구동한다. 따라서, 다음의 효과가 얻어진다.

디코더 회로와 계조선택회로가 3V 의 전압으로 동작하므로, 본 발명의 액정구동회로는 낮은 내전압 확산 프로세스에 의해 제조될 수 있으며, 또한 트랜지스터가 작은 크기로 설계될 수 있으므로, 칩 크기가 소형으로 설계될 수 있다.

또한, 레벨쉬프트회로가 필요하지 않으므로, 액정구동회로는 종래의 회로에 비해 소형으로 설계될 수 있고 전력소비도 적다. 특히, 과도적으로 대전류가 흐르지 않게 되므로, GND 와 같은 전원배선의 배선폭이 좁아질 수 있고, 따라서, 칩 크기가 더욱 소형화될 수 있다.

Claims

서로 상이한 기준전압을 갖는 연산증폭기쌍을 포함하는 스위치 캐패시터 회로; 및

상기 연산증폭기쌍의 각각의 출력에 대해 스위치 제어를 수행하고 스위치 제어된 결과를 출력단자쌍으로부터 출력하는 출력선택회로를 구비하며,

액정구동전압의 1/2 전압을 기준전압으로 하는 서로 음양의 진폭관계를 갖는음과 양의 출력전압이 상기 출력선택회로의 상기 출력단자쌍으로부터 액정표시장치의 공통전극으로 교대로 출력되어 영상데이터에 따라 상기 액정표시장치를 교류구동하는 것을 특징으로 하는 액정구동회로.
제 1 항에 있어서,

상기 영상데이터에 따라 계조전압을 선택하고 선택된 계조전압을 상기 스위치 캐패시터 회로에 대해 출력하는 계조선택회로를 더 구비하며,

상기 계조선택회로는 계조의 수에 대응하는 수의 아날로그 스위치를 구비하며, 상기 선택된 계조전압이 상기 스위치 캐패시터 회로의 2 개의 연산증폭기의 기준전압으로 설정되는 것을 특징으로 하는 액정구동회로.
서로 상이한 기준전압을 갖는 연산증폭기쌍을 포함하는 스위치 캐패시터 회로; 및

상기 연산증폭기쌍의 각각의 출력에 대해 스위치 제어를 수행하고 스위치 제어된 결과를 출력단자쌍으로부터 출력하는 출력선택회로를 구비하며,

액정표시장치의 공통전극의 전압을 기준전압으로 하는 서로 음양의 진폭관계를 갖는 음과 양의 출력전압이 상기 출력선택회로의 상기 출력단자쌍으로부터 상기 액정표시장치의 상기 공통전극으로 교대로 출력되어 영상데이터에 따라 상기 액정표시장치를 교류구동하는 것을 특징으로 하는 액정구동회로.
제 3 항에 있어서,

상기 영상데이터에 따라 계조전압을 선택하고 선택된 계조전압을 상기 스위치 캐패시터 회로에 대해 출력하는 계조선택회로를 더 구비하며,

상기 계조선택회로는 계조의 수에 대응하는 수의 아날로그 스위치를 구비하며, 상기 선택된 계조전압이 상기 스위치 캐패시터 회로의 2 개의 연산증폭기의 기준전압으로 설정되는 것을 특징으로 하는 액정구동회로.
스타트 신호를 트리거로 하여 클럭에 기초하여 구동되는 쉬프트 레지스터;

상기 쉬프트 레지스터에 의해 입력 디지털 영상신호를 전송/유지하는 데이터 레지스터;

상기 데이터 레지스터의 각각의 비트 데이터에 기초하여 홀수/짝수 기준전압을 발생시키는 계조선택회로;

상기 홀수/짝수 기준전압을 수신하여 캐패시터 분할전압을 발생시키는 2 이상의 연산증폭기를 갖는 스위치 캐패시터 회로; 및

상기 스위치 캐패시터 회로의 상기 2 개의 연산증폭기에 의한 출력을 액정 패널의 홀수/짝수 수직신호선으로 스위칭하는 출력선택회로를 구비하며,

상기 스위치 캐패시터 회로는, 상기 홀수/짝수 기준전압이 캐패시터를 통해 입력되는 2개의 캐패시터 비율 증폭용 연산증폭기를 갖는 것을 특징으로 하는 액정구동회로.
제 5 항에 있어서,

상기 스위치 캐패시터 회로의 상기 연산증폭기 각각은, 상기 액정패널의 공통전압에 대해 양측 전압이 출력되면, 차동 입력 스테이지의 트랜지스터를 n 형 채널로 설정하고, 출력 스테이지를 p 형 채널로 설정하며, 상기 액정패널의 공통 전압에 대해 음측 전압이 출력되면, 차동 입력 스테이지의 상기 트랜지스터를 p 형 채널로 설정하고, 출력 스테이지를 n 형 채널로 설정하는 것을 특징으로 하는 액정구동회로.
제 5 항에 있어서,

상기 계조선택회로는, 액정기준전압이 계조전압발생회로의 저항분할에 의해 분할된 소정 개수의 분할전압으로부터 소정 개수의 스위치를 통해 하나의 값을 선택하여 출력하는 것을 특징으로 하는 액정구동회로.
제 7 항에 있어서,

상기 스위치 캐패시터 회로의 상기 연산증폭기 각각은, 상기 액정패널의 공통전압에 대해 양측 전압이 출력되면, 차동 입력 스테이지의 트랜지스터를 n 형 채널로 설정하고, 출력 스테이지를 p 형 채널로 설정하며, 상기 액정패널의 공통 전압에 대해 음측 전압이 출력되면, 차동 입력 스테이지의 상기 트랜지스터를 p 형 채널로 설정하고, 출력 스테이지를 n 형 채널로 설정하는 것을 특징으로 하는 액정구동회로.
스타트 신호를 트리거로 하여 클럭에 기초하여 구동되는 쉬프트 레지스터;

상기 쉬프트 레지스터에 의해 입력 디지털 영상신호를 전송/유지하는 데이터 레지스터;

상기 데이터 레지스터의 각각의 비트 데이터에 기초하여 홀수/짝수 기준전압을 발생시키는 계조선택회로;

상기 홀수/짝수 기준전압을 수신하여 캐패시터 분할전압을 발생시키는 2 이상의 연산증폭기를 갖는 스위치 캐패시터 회로;

상기 스위치 캐패시터 회로의 상기 2 개의 연산증폭기에 의한 출력을 액정 패널의 홀수/짝수 수직신호선으로 스위칭하는 출력선택회로;

상기 출력선택회로에 의해 구동되는 액정패널을 갖는 액정패널회로; 및

상기 액정패널의 수평라인을 구동하는 수직주사회로를 구비하며,

상기 스위치 캐패시터 회로는, 상기 홀수/짝수 기준전압이 캐패시터를 통해입력되는 2 개 이상의 캐패시터 비율 증폭용 연산증폭기를 갖는 것을 특징으로 하는 액정구동회로.
제 9 항에 있어서,

상기 스위치 캐패시터 회로의 상기 연산증폭기 각각은, 상기 액정패널의 공통전압에 대해 양측 전압이 출력되면, 차동 입력 스테이지의 트랜지스터를 n 형 채널로 설정하고, 출력 스테이지를 p 형 채널로 설정하며, 상기 액정패널의 공통 전압에 대해 음측 전압이 출력되면, 차동 입력 스테이지의 상기 트랜지스터를 p 형 채널로 설정하고, 출력 스테이지를 n 형 채널로 설정하는 것을 특징으로 하는 액정구동회로.
제 9 항에 있어서,

상기 계조선택회로는, 액정기준전압이 계조전압발생회로의 저항분할에 의해 분할된 소정 개수의 분할전압으로부터 소정 개수의 스위치를 통해 하나의 값을 선택하여 출력하는 것을 특징으로 하는 액정구동회로.
제 11 항에 있어서,

상기 스위치 캐패시터 회로의 상기 연산증폭기 각각은, 상기 액정패널의 공통전압에 대해 양측 전압이 출력되면, 차동 입력 스테이지의 트랜지스터를 n 형 채널로 설정하고, 출력 스테이지를 p 형 채널로 설정하며, 상기 액정패널의 공통 전압에 대해 음측 전압이 출력되면, 차동 입력 스테이지의 상기 트랜지스터를 p 형 채널로 설정하고, 출력 스테이지를 n 형 채널로 설정하는 것을 특징으로 하는 액정구동회로.