JP2747583B2 - 液晶パネルの駆動回路及び液晶装置 - Google Patents
液晶パネルの駆動回路及び液晶装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶パネルの駆動回路及びその駆動回路を
備えた液晶装置に関する。 〔従来の技術〕 TFTを用いた、いわゆるアクティブマトリックス方式
の液晶パネルはポケットTV用のディスプレイとして商品
化が図られた。すなわち、最初は、画面サイズは２イン
チで画素数は横240×縦220程度のビデオ信号入力のディ
スプレイであった。このようなディスプレイには、アナ
ログのビデオ信号を直接パネルに供給するアナログ点順
次やアナログ線順次などの駆動方式が採用されていた。
第２図は現在、主に採用されているアナログ線順次方式
の駆動のパネルブロック図である。Ｘドライバー１、Ｙ
ドライバー２、アクティブマトリックスパネル３から構
成されている。Ｘドライバーは更にＭ段のシフトレジス
タ４、２段Ｍケのサンプルホールド回路群５及び６から
成っている。サンプルホルダの各段は各々アナログスイ
ッチ７及び10、サンプルホールド用のコンデンサー８及
び11、バッファアンプ９及び12から構成されている。ア
ナログスイッチ７のコントロール端子はシフトレジスタ
４の各段の出力に結ばれ、アナログスイッチ10のコント
ロール端子は全段とも共通に結ばれラッチクロックLCL
としてとり出されている。アナログスイッチ７の入力端
子は全段共通に結ばれVIDEO信号が入力される。アナロ
グスイッチ10の入力端子にはバッファアンプ９の出力が
継がれ、また、バッファアンプ12の出力はアクティブマ
トリックスパネル３を縦方向に走るソース線15に継がれ
る。XSP及びXCLはシフトレジスタ４のスタートパルス及
びクロック信号である。 Ｙドライバー２はＮ段のシフトレジスタ13と各段の出
力に継がれたＮケのバッファアンプ14から構成されてい
る。また、各バッファアンプ14の出力はゲート線16に継
がれている。 アクティブマトリックスパネル３は縦方向に走るＭ本
のソース線15、横方向に走るＮ本のゲート線16、さら
に、各々の線の交点にある画素トランジスタ17、画素電
極18と共通電極19から構成されている。 一本のゲート線16が選択されている期間（１水平走査
期間、以下1Hと略す）にＸドライバーにはXSPが１発入
力され、XCLによりシフトレジスタ４の内を転送され
る。この時、シフトレジスタの各段の出力により、VIDE
O信号レベルがサンプルホルダ５にラッチされる。1Hの
走査が終了した時点でラッチパルスLCLを加え、全段を
一括して、サンプルホルダ６にラッチする。次の1H期間
中、この信号によりパネルの書き込みを行なうのであ
る。この時、サンプルホルダ５は次のゲートラインのVI
DEO信号を取り込む。 〔発明が解決しようとする問題点〕 しかし、前述の従来技術では、より大容量で、比較的
低ビットの階調表示が要求される用途に使う場合には種
々の問題点が発生する。ここでは、さらに、表示される
データの処理がデジタル的に行なわれ、最終的にビデオ
RAM（RAMはランダムアクセスメモリーの略、以下にVRAM
と略す）に保存されたデジタルのデータで表示を行なう
形式のシステムについての問題点をあげる。 大容量ディスプレイの場合には、画面サイズも５〜６
インチ以上、12〜14インチ程度まで考えられるが、画面
が大型化すると必然的に画素数も増やす必要がある。い
ま、横の画素数Ｍ縦の画素数Ｎのディスプレイをリフレ
ッシュ周波数fRHZで表示する時の１水平走査期間（以下
に1H期間と呼ぶ）T1Hは次の式で表わされる。 T1H＝1/（Ｎ×fR） 〔sec〕 従って、すべてのＸドライバーをカスケードに継いで
単相のクロックでデータをサンプリングする時のクロッ
ク周波数fCL fCL＝M/T1H ＝Ｍ×Ｎ×fR 〔HZ〕 となる。例えば、Ｍ＝1000、Ｎ＝1000、リフレッシュ周
波数fR＝100〔HZ〕とすると、fCL＝100〔MHZ〕となる。
ところが、このように高速で動作するドライバーICを実
現することは非常に難しい。そこで、考えられるのがＸ
ドライバーをカスケード接続にせず、いくつかに分け、
データを並列に入力する方式である。このように、Ｘド
ライバーをｋ個に分け、各々を並列にデータをサンプリ
ングさせれば、Ｘドライバーのサンプリング周波数はf
CL/kとなり、高速化の要求は低減される。 第３図は、上記の並列入力方式を採用し、Ｘドライバ
ーに２個のアナログ線順次ドライバーを使い、表示デー
タをデジタルで入力する方式のディスプレイシステムの
ブロック図である。アクティブパネル３のＸドライバー
として２つのアナログ線順次ドライバー１が接続され、
各ドライバーのビデオ入力端子には、VRAM1、２からの
デジタルのデータをアナログのビデオ信号VIDEOL及びVI
DEORに変換するためのD/A変換器20がついている。当
然、アナログドライバーには他の必要なクロック等は入
力されるが、ここでは議論には関係ないので省く。ま
た、パネルにはＹドライバー２が接続されている。この
ような構成を採用した場合でも、D/A変換器の動作スピ
ードは高速が要求される。また、２つのD/A変換器のア
ナログ出力の間のオフセット電圧が発生するとパネルの
右半分と左半分のコントラストが異なり境界の部分に縦
線が生ずることが考えられる。 そこで、本発明はこのような問題点を解決するもので
目的とするところは、大容量のデジタル情報を表示する
ディスプレイで、比較的低ビット数の階調表示を行なう
ディスプレイを駆動する最適な手段を提供することにあ
る。 〔問題点を解決するための手段〕 本発明の液晶パネルの駆動回路及び液晶装置は、 マトリックス状に配置される複数のゲート線と複数の
ソース線、複数の画素電極、前記ゲート線により制御さ
れて前記ソース線に供給された液晶駆動電圧を前記画素
電極にそれぞれ供給する複数のトランジスタを有する液
晶パネルの駆動回路において、 外部から入力される複数個の前記液晶駆動電圧を伝送
する複数本の電圧線と、 複数段のシフトレジスタと、 Ｋビット（Ｋは複数）のデジタルデータ信号が時系列
的に供給されるＫ本のデータ伝送線と、 該Ｋ本のデータ伝送線に各々接続され、前記シフトレ
ジスタからの出力に応じて前記Ｋビットのデジタルデー
タ信号を同時にラッチするＫ個の第１の保持回路を有す
る単位回路を複数個備え、前記シフトレジスタの出力に
応じて複数個の前記Ｋビットデジタルデータ信号を順次
ラッチする第１の保持回路群と、 前記Ｋ個の保持回路に各々接続され、ラッチパルスに
応じて前記Ｋビットのデジタルデータ信号を同時にラッ
チするＫ個の第２の保持回路を有する単位回路を複数個
備え、前記第１の保持回路群がラッチした前記複数個の
Ｋビットのデジタルデータ信号を前記ラッチパルスに応
じて同時にラッチする第２の保持回路群と、 前記Ｋ個の第２の保持回路からの前記Ｋビットのデジ
タルデータ信号をデコードして出力信号を出力するデコ
ーダの単位回路を複数個備えるデコーダ群と、 該デコーダからの出力信号の電圧レベルを前記液晶駆
動電圧レベルまで上げるレベルシフタ群と、 前記複数本の電圧線と前記ソース線の間に各々接続さ
れ、前記レベルシフタを介した前記デコーダの出力信号
により１つが選択的に導通される複数個のアナログスイ
ッチを有する単位回路を複数個備え、前記Ｋビットのデ
ジタルデータ信号に対応した前記液晶駆動電圧を前記複
数個の液晶駆動電圧から択一して前記各ソース線に供給
するアナログスイッチ群と を有することを特徴とする。 〔実施例〕 第１図は本発明の実施例の液晶パネルの駆動回路のＸ
ドライバーのブロック図であり、シフトレジスタ21、Ｋ
ビット（ここではＫ＝４）並列のラッチＡ回路22、一括
してラッチするラッチＢ回路23、４ビットのDI1〜DI4を
デコードして16ケのDO0〜DO15を作り出すデコーダ24、
デコーダの出力を液晶駆動電圧まで持ち上げるレベルシ
フタ25、該レベルシフタの出力をコントロール端子に持
ち、24＝16レベルの階調信号のうち１つを選択するアナ
ログスイッチ群26から構成されている。ここで、ラッチ
Ａ回路22及びラッチＢ回路23の各段の内部にはハーフラ
ッチ27及び28がおのおの４ケずつ図のように接続されて
いる。従って、ラッチＡ回路22の各段は、該当するシフ
トレジスタ21の段の出力Qn（ｎは１〜Ｍの整数）に同期
して、４ビットのPD1〜PD4を取り込む。このようにし
て、ラッチされたデータは一括してラッチパルスLCLで
ラッチＢ回路23に取り込まれる。ラッチＢ回路23にラッ
チされたデータは各段ごと、デコーダ24によりデコード
される。表１にはデコーダの４つの入力DI1〜DI4とデコ
ーダの16ケの出力DO0〜DO15の真理値表とこの時のドラ
イバの出力電圧がまとめてある。即ち、DI1〜DI4のデー
タにより、DO1〜DO15のうちの１つが選択され、レベル
シフタ25を介して、16ケのアナログスイッチ群26の内の
１つが選択され、外部から供給される16個の液晶駆動電
圧の階調レベルGSV0〜GSV15の内の該当する１つがドラ
イバーの出力としてソース線15へ供給されるのである。 第４図は本発明の実施例第１図の駆動時の主要入力信
号、内部信号、及び出力信号のタイミング図例である。
第４図において、29はクロック信号である。（以後XCL
と記す。）30はスタートパルスである。（以後XSP。）X
CLとXSPは前記Ｍ段のシフトレジスタ21への入力信号で
あり、32〜35は該シフトレジスタの内部出力信号であ
り、図中のQaはａ段目の出力を意味する。31は１段目の
ラッチＡ回路22への入力であり４ビットのデジタル信号
である。（以後PD1〜４。）図中の▲i j▼はｉ行ｊ列目
のデータである。（ｉ≦Ｎ、ｊ≦Ｍ）36〜39は前記ラッ
チッチＡ回路の出力信号である。図中のQAaはラッチＡ
回路ａ段目の出力信号を意味する。ラッチＡ回路は前記
シフトレジスタ21の出力信号の立上りで、前記４ビット
のデータPD1〜４を掃引し、前記36〜39を出力する。40
は前記２段目のラッチＢ回路23へのラッチクロック入力
信号である。（以後LCL）ラッチＢ回路はLCLの立下がり
で前記ラッチＡ回路の出力信号QAa（１≦ａ≦Ｍ）を掃
引し、QB41を出力する。QBはラッチＢ回路の出力を意味
する。 前記デコーダ24、前記レベルシフタ25、前記アナログ
スイッチ26をかいし、アナログ化された最終的な出力０
が42である。信号中のｉはｉ行目のデータを意味する。 〔発明の効果〕 以上説明したように本発明によれば、アクティブマト
リクス型液晶パネルの駆動回路において、複数段のシフ
トレジスタと、Ｋ本のデータ伝送線に各々接続され、シ
フトレジスタからの出力に応じてＫビットのデジタルデ
ータ信号を同時にラッチするＫ個の第１の保持回路を有
する単位回路を複数個備えて、シフトレジスタの出力に
応じて複数個のＫビットデジタルデータ信号を順次ラッ
チする第１の保持回路群と、Ｋ個の保持回路に各々接続
され、ラッチパルスに応じてＫビットのデジタルデータ
信号を同時にラッチするＫ個の第２の保持回路を有する
単位回路を複数個備えて、第１の保持回路群がラッチし
た複数個のＫビットのデジタルデータ信号をラッチパル
スに応じて同時にラッチする第２の保持回路群とを有し
たので、シフトレジスタによりＫビットのデジタルデー
タ信号を１ライン分順次シフトするような回路構成が大
きく且つ複雑なシフトレジスタを構成しなくても良く、
駆動回路の回路構成が極めて簡単となる。すなわち、シ
フトレジスタは第１の保持回路群に順次ラッチのタイミ
ング与える構成であれば良いので、各シフト段の構成は
簡単な構成とできる。 また、第２の保持回路群によりラッチしたＫビットの
デジタルデータ信号をデコードし、このデコーダ出力の
電圧レベルを液晶駆動電圧レベルまで引き上げてレベル
シフトした信号により、液晶駆動電圧を選択するアナロ
グスイッチを駆動しているので、アナログスイッチの導
通が確実となり、アナログスイッチの不十分な導通によ
り液晶駆動電圧が低下してソース線に供給されることが
防止できる。 その上、シフトレジスタ、第１の保持回路群、第２の
保持回路群、デコーダ等のロジック回路部は、液晶駆動
電圧より低い電圧で動作し、これらの回路から得られた
デコーダ出力を液晶駆動電圧までレベルシフトするの
で、回路構成素子数の多いロジック回路部を低電圧動作
させることができ、駆動回路を低消費電力化することが
できるだけでなく、高耐圧が不要で回路構成素子を小さ
くして回路を小型化できる。 また、複数個の液晶駆動電圧は、駆動回路の外部にて
生成し入力されるので、液晶駆動電圧レベルの調整が簡
易となり、階調レベルの設定が容易となる。 さらに、本発明では、駆動回路にデジタルデータ信号
を入力しているため、各種のデジタル信号処理システム
とのインターフェースが容易となる。 また、本発明では、高価な高速D/A変換器が不要とな
り、このため変換器のオフセット電圧の調整の手間も必
要なくなり、非常に扱い易い回路構成となる。
備えた液晶装置に関する。 〔従来の技術〕 TFTを用いた、いわゆるアクティブマトリックス方式
の液晶パネルはポケットTV用のディスプレイとして商品
化が図られた。すなわち、最初は、画面サイズは２イン
チで画素数は横240×縦220程度のビデオ信号入力のディ
スプレイであった。このようなディスプレイには、アナ
ログのビデオ信号を直接パネルに供給するアナログ点順
次やアナログ線順次などの駆動方式が採用されていた。
第２図は現在、主に採用されているアナログ線順次方式
の駆動のパネルブロック図である。Ｘドライバー１、Ｙ
ドライバー２、アクティブマトリックスパネル３から構
成されている。Ｘドライバーは更にＭ段のシフトレジス
タ４、２段Ｍケのサンプルホールド回路群５及び６から
成っている。サンプルホルダの各段は各々アナログスイ
ッチ７及び10、サンプルホールド用のコンデンサー８及
び11、バッファアンプ９及び12から構成されている。ア
ナログスイッチ７のコントロール端子はシフトレジスタ
４の各段の出力に結ばれ、アナログスイッチ10のコント
ロール端子は全段とも共通に結ばれラッチクロックLCL
としてとり出されている。アナログスイッチ７の入力端
子は全段共通に結ばれVIDEO信号が入力される。アナロ
グスイッチ10の入力端子にはバッファアンプ９の出力が
継がれ、また、バッファアンプ12の出力はアクティブマ
トリックスパネル３を縦方向に走るソース線15に継がれ
る。XSP及びXCLはシフトレジスタ４のスタートパルス及
びクロック信号である。 Ｙドライバー２はＮ段のシフトレジスタ13と各段の出
力に継がれたＮケのバッファアンプ14から構成されてい
る。また、各バッファアンプ14の出力はゲート線16に継
がれている。 アクティブマトリックスパネル３は縦方向に走るＭ本
のソース線15、横方向に走るＮ本のゲート線16、さら
に、各々の線の交点にある画素トランジスタ17、画素電
極18と共通電極19から構成されている。 一本のゲート線16が選択されている期間（１水平走査
期間、以下1Hと略す）にＸドライバーにはXSPが１発入
力され、XCLによりシフトレジスタ４の内を転送され
る。この時、シフトレジスタの各段の出力により、VIDE
O信号レベルがサンプルホルダ５にラッチされる。1Hの
走査が終了した時点でラッチパルスLCLを加え、全段を
一括して、サンプルホルダ６にラッチする。次の1H期間
中、この信号によりパネルの書き込みを行なうのであ
る。この時、サンプルホルダ５は次のゲートラインのVI
DEO信号を取り込む。 〔発明が解決しようとする問題点〕 しかし、前述の従来技術では、より大容量で、比較的
低ビットの階調表示が要求される用途に使う場合には種
々の問題点が発生する。ここでは、さらに、表示される
データの処理がデジタル的に行なわれ、最終的にビデオ
RAM（RAMはランダムアクセスメモリーの略、以下にVRAM
と略す）に保存されたデジタルのデータで表示を行なう
形式のシステムについての問題点をあげる。 大容量ディスプレイの場合には、画面サイズも５〜６
インチ以上、12〜14インチ程度まで考えられるが、画面
が大型化すると必然的に画素数も増やす必要がある。い
ま、横の画素数Ｍ縦の画素数Ｎのディスプレイをリフレ
ッシュ周波数fRHZで表示する時の１水平走査期間（以下
に1H期間と呼ぶ）T1Hは次の式で表わされる。 T1H＝1/（Ｎ×fR） 〔sec〕 従って、すべてのＸドライバーをカスケードに継いで
単相のクロックでデータをサンプリングする時のクロッ
ク周波数fCL fCL＝M/T1H ＝Ｍ×Ｎ×fR 〔HZ〕 となる。例えば、Ｍ＝1000、Ｎ＝1000、リフレッシュ周
波数fR＝100〔HZ〕とすると、fCL＝100〔MHZ〕となる。
ところが、このように高速で動作するドライバーICを実
現することは非常に難しい。そこで、考えられるのがＸ
ドライバーをカスケード接続にせず、いくつかに分け、
データを並列に入力する方式である。このように、Ｘド
ライバーをｋ個に分け、各々を並列にデータをサンプリ
ングさせれば、Ｘドライバーのサンプリング周波数はf
CL/kとなり、高速化の要求は低減される。 第３図は、上記の並列入力方式を採用し、Ｘドライバ
ーに２個のアナログ線順次ドライバーを使い、表示デー
タをデジタルで入力する方式のディスプレイシステムの
ブロック図である。アクティブパネル３のＸドライバー
として２つのアナログ線順次ドライバー１が接続され、
各ドライバーのビデオ入力端子には、VRAM1、２からの
デジタルのデータをアナログのビデオ信号VIDEOL及びVI
DEORに変換するためのD/A変換器20がついている。当
然、アナログドライバーには他の必要なクロック等は入
力されるが、ここでは議論には関係ないので省く。ま
た、パネルにはＹドライバー２が接続されている。この
ような構成を採用した場合でも、D/A変換器の動作スピ
ードは高速が要求される。また、２つのD/A変換器のア
ナログ出力の間のオフセット電圧が発生するとパネルの
右半分と左半分のコントラストが異なり境界の部分に縦
線が生ずることが考えられる。 そこで、本発明はこのような問題点を解決するもので
目的とするところは、大容量のデジタル情報を表示する
ディスプレイで、比較的低ビット数の階調表示を行なう
ディスプレイを駆動する最適な手段を提供することにあ
る。 〔問題点を解決するための手段〕 本発明の液晶パネルの駆動回路及び液晶装置は、 マトリックス状に配置される複数のゲート線と複数の
ソース線、複数の画素電極、前記ゲート線により制御さ
れて前記ソース線に供給された液晶駆動電圧を前記画素
電極にそれぞれ供給する複数のトランジスタを有する液
晶パネルの駆動回路において、 外部から入力される複数個の前記液晶駆動電圧を伝送
する複数本の電圧線と、 複数段のシフトレジスタと、 Ｋビット（Ｋは複数）のデジタルデータ信号が時系列
的に供給されるＫ本のデータ伝送線と、 該Ｋ本のデータ伝送線に各々接続され、前記シフトレ
ジスタからの出力に応じて前記Ｋビットのデジタルデー
タ信号を同時にラッチするＫ個の第１の保持回路を有す
る単位回路を複数個備え、前記シフトレジスタの出力に
応じて複数個の前記Ｋビットデジタルデータ信号を順次
ラッチする第１の保持回路群と、 前記Ｋ個の保持回路に各々接続され、ラッチパルスに
応じて前記Ｋビットのデジタルデータ信号を同時にラッ
チするＫ個の第２の保持回路を有する単位回路を複数個
備え、前記第１の保持回路群がラッチした前記複数個の
Ｋビットのデジタルデータ信号を前記ラッチパルスに応
じて同時にラッチする第２の保持回路群と、 前記Ｋ個の第２の保持回路からの前記Ｋビットのデジ
タルデータ信号をデコードして出力信号を出力するデコ
ーダの単位回路を複数個備えるデコーダ群と、 該デコーダからの出力信号の電圧レベルを前記液晶駆
動電圧レベルまで上げるレベルシフタ群と、 前記複数本の電圧線と前記ソース線の間に各々接続さ
れ、前記レベルシフタを介した前記デコーダの出力信号
により１つが選択的に導通される複数個のアナログスイ
ッチを有する単位回路を複数個備え、前記Ｋビットのデ
ジタルデータ信号に対応した前記液晶駆動電圧を前記複
数個の液晶駆動電圧から択一して前記各ソース線に供給
するアナログスイッチ群と を有することを特徴とする。 〔実施例〕 第１図は本発明の実施例の液晶パネルの駆動回路のＸ
ドライバーのブロック図であり、シフトレジスタ21、Ｋ
ビット（ここではＫ＝４）並列のラッチＡ回路22、一括
してラッチするラッチＢ回路23、４ビットのDI1〜DI4を
デコードして16ケのDO0〜DO15を作り出すデコーダ24、
デコーダの出力を液晶駆動電圧まで持ち上げるレベルシ
フタ25、該レベルシフタの出力をコントロール端子に持
ち、24＝16レベルの階調信号のうち１つを選択するアナ
ログスイッチ群26から構成されている。ここで、ラッチ
Ａ回路22及びラッチＢ回路23の各段の内部にはハーフラ
ッチ27及び28がおのおの４ケずつ図のように接続されて
いる。従って、ラッチＡ回路22の各段は、該当するシフ
トレジスタ21の段の出力Qn（ｎは１〜Ｍの整数）に同期
して、４ビットのPD1〜PD4を取り込む。このようにし
て、ラッチされたデータは一括してラッチパルスLCLで
ラッチＢ回路23に取り込まれる。ラッチＢ回路23にラッ
チされたデータは各段ごと、デコーダ24によりデコード
される。表１にはデコーダの４つの入力DI1〜DI4とデコ
ーダの16ケの出力DO0〜DO15の真理値表とこの時のドラ
イバの出力電圧がまとめてある。即ち、DI1〜DI4のデー
タにより、DO1〜DO15のうちの１つが選択され、レベル
シフタ25を介して、16ケのアナログスイッチ群26の内の
１つが選択され、外部から供給される16個の液晶駆動電
圧の階調レベルGSV0〜GSV15の内の該当する１つがドラ
イバーの出力としてソース線15へ供給されるのである。 第４図は本発明の実施例第１図の駆動時の主要入力信
号、内部信号、及び出力信号のタイミング図例である。
第４図において、29はクロック信号である。（以後XCL
と記す。）30はスタートパルスである。（以後XSP。）X
CLとXSPは前記Ｍ段のシフトレジスタ21への入力信号で
あり、32〜35は該シフトレジスタの内部出力信号であ
り、図中のQaはａ段目の出力を意味する。31は１段目の
ラッチＡ回路22への入力であり４ビットのデジタル信号
である。（以後PD1〜４。）図中の▲i j▼はｉ行ｊ列目
のデータである。（ｉ≦Ｎ、ｊ≦Ｍ）36〜39は前記ラッ
チッチＡ回路の出力信号である。図中のQAaはラッチＡ
回路ａ段目の出力信号を意味する。ラッチＡ回路は前記
シフトレジスタ21の出力信号の立上りで、前記４ビット
のデータPD1〜４を掃引し、前記36〜39を出力する。40
は前記２段目のラッチＢ回路23へのラッチクロック入力
信号である。（以後LCL）ラッチＢ回路はLCLの立下がり
で前記ラッチＡ回路の出力信号QAa（１≦ａ≦Ｍ）を掃
引し、QB41を出力する。QBはラッチＢ回路の出力を意味
する。 前記デコーダ24、前記レベルシフタ25、前記アナログ
スイッチ26をかいし、アナログ化された最終的な出力０
が42である。信号中のｉはｉ行目のデータを意味する。 〔発明の効果〕 以上説明したように本発明によれば、アクティブマト
リクス型液晶パネルの駆動回路において、複数段のシフ
トレジスタと、Ｋ本のデータ伝送線に各々接続され、シ
フトレジスタからの出力に応じてＫビットのデジタルデ
ータ信号を同時にラッチするＫ個の第１の保持回路を有
する単位回路を複数個備えて、シフトレジスタの出力に
応じて複数個のＫビットデジタルデータ信号を順次ラッ
チする第１の保持回路群と、Ｋ個の保持回路に各々接続
され、ラッチパルスに応じてＫビットのデジタルデータ
信号を同時にラッチするＫ個の第２の保持回路を有する
単位回路を複数個備えて、第１の保持回路群がラッチし
た複数個のＫビットのデジタルデータ信号をラッチパル
スに応じて同時にラッチする第２の保持回路群とを有し
たので、シフトレジスタによりＫビットのデジタルデー
タ信号を１ライン分順次シフトするような回路構成が大
きく且つ複雑なシフトレジスタを構成しなくても良く、
駆動回路の回路構成が極めて簡単となる。すなわち、シ
フトレジスタは第１の保持回路群に順次ラッチのタイミ
ング与える構成であれば良いので、各シフト段の構成は
簡単な構成とできる。 また、第２の保持回路群によりラッチしたＫビットの
デジタルデータ信号をデコードし、このデコーダ出力の
電圧レベルを液晶駆動電圧レベルまで引き上げてレベル
シフトした信号により、液晶駆動電圧を選択するアナロ
グスイッチを駆動しているので、アナログスイッチの導
通が確実となり、アナログスイッチの不十分な導通によ
り液晶駆動電圧が低下してソース線に供給されることが
防止できる。 その上、シフトレジスタ、第１の保持回路群、第２の
保持回路群、デコーダ等のロジック回路部は、液晶駆動
電圧より低い電圧で動作し、これらの回路から得られた
デコーダ出力を液晶駆動電圧までレベルシフトするの
で、回路構成素子数の多いロジック回路部を低電圧動作
させることができ、駆動回路を低消費電力化することが
できるだけでなく、高耐圧が不要で回路構成素子を小さ
くして回路を小型化できる。 また、複数個の液晶駆動電圧は、駆動回路の外部にて
生成し入力されるので、液晶駆動電圧レベルの調整が簡
易となり、階調レベルの設定が容易となる。 さらに、本発明では、駆動回路にデジタルデータ信号
を入力しているため、各種のデジタル信号処理システム
とのインターフェースが容易となる。 また、本発明では、高価な高速D/A変換器が不要とな
り、このため変換器のオフセット電圧の調整の手間も必
要なくなり、非常に扱い易い回路構成となる。
【図面の簡単な説明】
第１図……本発明の液晶パネルの駆動回路のブロック
図。 21……シフトレジスタ 22……ラッチＡ回路 23……ラッチＢ回路 24……デコーダ 25……レベルシフタ 26……アナログスイッチ 27,28……ハーフラッチ 第２図……アナログ線順次駆動回路のブロック図。 １……Ｘドライバー ２……Ｙドライバー ３……アクティブマトリックスパネル ４……シフトレジスタ 5,6……サンプルホルダ 7,10……アナログスイッチ 8,11……コンデンサ 9,12……バッファアンプ 13……シフトレジスタ 14……バッファアンプ 15……ソース線 16……ゲート線 17……画素トランジスタ 18……画素電極 19……共通電極 第３図……アナログ線順次駆動回路とD/A変換器を組合
せた液晶駆動システムの１例のブロック図。 20……D/A変換器 第４図……第１図の駆動タイミング図 29……クロック信号〔XCL〕（Ｉ） 30……スタートパルス〔XSP〕（Ｉ） 31……データ入力信号〔PD1〜４〕（Ｉ） 32……シフトレジスタ１段目出力〔Q1〕 33……シフトレジスタ２段目出力〔Q2〕 34……シフトレジスタ３段目出力〔Q3〕 35……シフトレジスタＭ段目出力〔QM〕 36……ラッチＡ回路１段目出力信号〔QA1〕 37……ラッチＡ回路２段目出力信号〔QA2〕 38……ラッチＡ回路３段目出力信号〔QA3〕 39……ラッチＡ回路Ｍ段目出力信号〔QAM〕 40……ラッチクロック入力信号〔LCL〕（Ｉ） 41……ラッチＢ回路出力入号〔QB〕 42……アナログ出力信号〔Ｏ〕 〔 〕内はシンボル（Ｉ）は外部入力信号を意味する。
図。 21……シフトレジスタ 22……ラッチＡ回路 23……ラッチＢ回路 24……デコーダ 25……レベルシフタ 26……アナログスイッチ 27,28……ハーフラッチ 第２図……アナログ線順次駆動回路のブロック図。 １……Ｘドライバー ２……Ｙドライバー ３……アクティブマトリックスパネル ４……シフトレジスタ 5,6……サンプルホルダ 7,10……アナログスイッチ 8,11……コンデンサ 9,12……バッファアンプ 13……シフトレジスタ 14……バッファアンプ 15……ソース線 16……ゲート線 17……画素トランジスタ 18……画素電極 19……共通電極 第３図……アナログ線順次駆動回路とD/A変換器を組合
せた液晶駆動システムの１例のブロック図。 20……D/A変換器 第４図……第１図の駆動タイミング図 29……クロック信号〔XCL〕（Ｉ） 30……スタートパルス〔XSP〕（Ｉ） 31……データ入力信号〔PD1〜４〕（Ｉ） 32……シフトレジスタ１段目出力〔Q1〕 33……シフトレジスタ２段目出力〔Q2〕 34……シフトレジスタ３段目出力〔Q3〕 35……シフトレジスタＭ段目出力〔QM〕 36……ラッチＡ回路１段目出力信号〔QA1〕 37……ラッチＡ回路２段目出力信号〔QA2〕 38……ラッチＡ回路３段目出力信号〔QA3〕 39……ラッチＡ回路Ｍ段目出力信号〔QAM〕 40……ラッチクロック入力信号〔LCL〕（Ｉ） 41……ラッチＢ回路出力入号〔QB〕 42……アナログ出力信号〔Ｏ〕 〔 〕内はシンボル（Ｉ）は外部入力信号を意味する。
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(56)参考文献 特開 昭58−179826（ＪＰ，Ａ)
特開 昭61−103199（ＪＰ，Ａ)
特開 昭60−140297（ＪＰ，Ａ)
特開 昭61−128292（ＪＰ，Ａ)
実開 昭52−151744（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．マトリックス状に配置される複数のゲート線と複数
のソース線、複数の画素電極、前記ゲート線により制御
されて前記ソース線に供給された液晶駆動電圧を前記画
素電極にそれぞれ供給する複数のトランジスタを有する
液晶パネルの駆動回路において、 外部から入力される複数個の前記液晶駆動電圧を伝送す
る複数本の電圧線と、 複数段のシフトレジスタと、 Ｋビット（Ｋは複数）のデジタルデータ信号が時系列的
に供給されるＫ本のデータ伝送線と、 該Ｋ本のデータ伝送線に各々接続され、前記シフトレジ
スタからの出力に応じて前記Ｋビットのデジタルデータ
信号を同時にラッチするＫ個の第１の保持回路を有する
単位回路を複数個備え、前記シフトレジスタの出力に応
じて複数個の前記Ｋビットデジタルデータ信号を順次ラ
ッチする第１の保持回路群と、 前記Ｋ個の保持回路に各々接続され、ラッチパルスに応
じて前記Ｋビットのデジタルデータ信号を同時にラッチ
するＫ個の第２の保持回路を有する単位回路を複数個備
え、前記第１の保持回路群がラッチした前記複数個のＫ
ビットのデジタルデータ信号を前記ラッチパルスに応じ
て同時にラッチする第２の保持回路群と、 前記Ｋ個の第２の保持回路からの前記Ｋビットのデジタ
ルデータ信号をデコードして出力信号を出力するデコー
ダの単位回路を複数個備えるデコーダ群と、 該デコーダからの出力信号の電圧レベルを前記液晶駆動
電圧レベルまで上げるレベルシフタ群と、 前記複数本の電圧線と前記ソース線の間に各々接続さ
れ、前記レベルシフタを介した前記デコーダの出力信号
により１つが選択的に導通される複数個のアナログスイ
ッチを有する単位回路を複数個備え、前記Ｋビットのデ
ジタルデータ信号に対応した前記液晶駆動電圧を前記複
数個の液晶駆動電圧から択一して前記各ソース線に供給
するアナログスイッチ群と を有することを特徴とする液晶パネルの駆動回路。 ２．マトリックス状に配置される複数のゲート線と複数
のソース線、複数の画素電極、前記ゲート線により制御
されて前記ソース線に供給された液晶駆動電圧を前記画
素電極にそれぞれ供給する複数のトランジスタ、前記ソ
ース線に前記液晶駆動電圧を供給する駆動回路を有する
液晶装置において、 前記駆動回路は、 外部から入力される複数個の前記液晶駆動電圧を伝送す
る複数本の電圧線と、 複数段のシフトレジスタと、 Ｋビット（Ｋは複数）のデジタルデータ信号が時系列的
に供給されるＫ本のデータ伝送線と、 該Ｋ本のデータ伝送線に各々接続され、前記シフトレジ
スタからの出力に応じて前記Ｋビットのデジタルデータ
信号を同時にラッチするＫ個の第１の保持回路を有する
単位回路を複数個備え、前記シフトレジスタの出力に応
じて複数個の前記Ｋビットデジタルデータ信号を順次ラ
ッチする第１の保持回路群と、 前記Ｋ個の保持回路に各々接続され、ラッチパルスに応
じて前記Ｋビットのデジタルデータ信号を同時にラッチ
するＫ個の第２の保持回路を有する単位回路を複数個備
え、前記第１の保持回路群がラッチした前記複数個のＫ
ビットのデジタルデータ信号を前記ラッチパルスに応じ
て同時にラッチする第２の保持回路群と、 前記Ｋ個の第２の保持回路からの前記Ｋビットのデジタ
ルデータ信号をデコードして出力信号を出力するデコー
ダの単位回路を複数個備えるデコーダ群と、 該デコーダからの出力信号の電圧レベルを前記液晶駆動
電圧レベルまで上げるレベルシフタ群と、 前記複数本の電圧線と前記ソース線の間に各々接続さ
れ、前記レベルシフタを介した前記デコーダの出力信号
により１つが選択的に導通される複数個のアナログスイ
ッチを有する単位回路を複数個備え、前記Ｋビットのデ
ジタルデータ信号に対応した前記液晶駆動電圧を前記複
数個の液晶駆動電圧から択一して前記各ソース線に供給
するアナログスイッチ群と を有することを特徴とする液晶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140386A JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140386A JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304229A JPS63304229A (ja) | 1988-12-12 |
| JP2747583B2 true JP2747583B2 (ja) | 1998-05-06 |
Family
ID=15267606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140386A Expired - Lifetime JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747583B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239300B2 (en) | 2003-03-28 | 2007-07-03 | Sharp Kabushiki Kaisha | Driving apparatus and display module |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09251284A (ja) * | 1989-03-20 | 1997-09-22 | Hitachi Ltd | マトリックス表示装置 |
| JPH02245793A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | マトリックス表示装置 |
| US7212181B1 (en) | 1989-03-20 | 2007-05-01 | Hitachi, Ltd. | Multi-tone display device |
| JPH09251283A (ja) * | 1989-03-20 | 1997-09-22 | Hitachi Ltd | マトリックス表示装置を備えた情報処理システム |
| US4901036A (en) * | 1989-06-29 | 1990-02-13 | Motorola, Inc. | Frequency synthesizer with an interface controller and buffer memory |
| JP3056085B2 (ja) * | 1996-08-20 | 2000-06-26 | 日本電気株式会社 | マトリクス型液晶表示装置の駆動回路 |
| US6014122A (en) * | 1997-01-16 | 2000-01-11 | Nec Corporation | Liquid crystal driving circuit for driving a liquid crystal display panel |
| JP2002202759A (ja) | 2000-12-27 | 2002-07-19 | Fujitsu Ltd | 液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151744U (ja) * | 1976-05-14 | 1977-11-17 | ||
| JPS58179826A (ja) * | 1982-04-15 | 1983-10-21 | Seiko Epson Corp | 液晶表示装置の駆動方法 |
| JPS60140297A (ja) * | 1983-12-28 | 1985-07-25 | 松下電器産業株式会社 | ドツトマトリクス液晶表示装置駆動回路 |
| JP2646523B2 (ja) * | 1984-10-26 | 1997-08-27 | 旭硝子株式会社 | 画像表示装置 |
| JPS61128292A (ja) * | 1984-11-28 | 1986-06-16 | 富士通株式会社 | 能動マトリクス型表示パネルの駆動装置 |
-
1987
- 1987-06-04 JP JP62140386A patent/JP2747583B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239300B2 (en) | 2003-03-28 | 2007-07-03 | Sharp Kabushiki Kaisha | Driving apparatus and display module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63304229A (ja) | 1988-12-12 |
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