JPS63304229A - 液晶パネルの駆動回路 - Google Patents
液晶パネルの駆動回路Info
- Publication number
- JPS63304229A JPS63304229A JP14038687A JP14038687A JPS63304229A JP S63304229 A JPS63304229 A JP S63304229A JP 14038687 A JP14038687 A JP 14038687A JP 14038687 A JP14038687 A JP 14038687A JP S63304229 A JPS63304229 A JP S63304229A
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- Japan
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- latch
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- liquid crystal
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Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 13
- 239000011159 matrix material Substances 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＦＴ素子を使う、いわゆるアクティブマトリ
ックス液晶パネルの駆動回路に関する。
ックス液晶パネルの駆動回路に関する。
ＴＦＴを用いた、いわゆるアクティブマトリックス方式
の液晶パネルはポヶッ）ＴＶ用のディスプレイとして商
品化が図られた。すなわち、最初は、画面サイズは２イ
ンチで画素数は横２４０Ｘ縦２２０程度のビデオ信号入
力のディスプレイであった。このようなディスプレイに
は、アナログのビデオ信号を直接パネルに供給するアナ
ログ点順次やアナログ線順次などの駆動方式が採用され
ていた。 第２図は現在、主に採用されているアナログ
線順次方式の駆動のパネルブロック図である。Ｘドライ
バー１．Ｙドライバー２、アクティブマトリックスパネ
ル３から構成されている。Ｘドライバーは更にＭ段のシ
フトレジスタ４．２段Ｍケのサンプルホールド回路群５
及び６から成っている、サンプルホルダの各段は各々ア
ナログスイッチ７及び１０．サンプルホールド用のコン
デンサー８及び１１、バッフ７アンプ９及び１２から構
成されている。アナログスイッチ７のフントロール端子
はシフトレジスタ４の各段の出力に結ばれ、アナログス
イッチ１０のコントロール端子は全段とも共通に結ばれ
ラッチクロックＬＣＬとしてとり出されている。アナロ
グスイッチ７の入力端子は全段共通に結ばれＶＩＤＥＯ
信号が入力される。アナログスイッチ１０の入力端子に
はバッフ７アンプ９の出力が継がれ、また、バッファア
ンプ１２の出力はアクティブマトリックスパネル３を縦
方向に走るソース練１５に継がれる。ＸＳＰ及びＸＣＬ
はシフトレジスタ４のスタートパルス及びクロック信号
である。
の液晶パネルはポヶッ）ＴＶ用のディスプレイとして商
品化が図られた。すなわち、最初は、画面サイズは２イ
ンチで画素数は横２４０Ｘ縦２２０程度のビデオ信号入
力のディスプレイであった。このようなディスプレイに
は、アナログのビデオ信号を直接パネルに供給するアナ
ログ点順次やアナログ線順次などの駆動方式が採用され
ていた。 第２図は現在、主に採用されているアナログ
線順次方式の駆動のパネルブロック図である。Ｘドライ
バー１．Ｙドライバー２、アクティブマトリックスパネ
ル３から構成されている。Ｘドライバーは更にＭ段のシ
フトレジスタ４．２段Ｍケのサンプルホールド回路群５
及び６から成っている、サンプルホルダの各段は各々ア
ナログスイッチ７及び１０．サンプルホールド用のコン
デンサー８及び１１、バッフ７アンプ９及び１２から構
成されている。アナログスイッチ７のフントロール端子
はシフトレジスタ４の各段の出力に結ばれ、アナログス
イッチ１０のコントロール端子は全段とも共通に結ばれ
ラッチクロックＬＣＬとしてとり出されている。アナロ
グスイッチ７の入力端子は全段共通に結ばれＶＩＤＥＯ
信号が入力される。アナログスイッチ１０の入力端子に
はバッフ７アンプ９の出力が継がれ、また、バッファア
ンプ１２の出力はアクティブマトリックスパネル３を縦
方向に走るソース練１５に継がれる。ＸＳＰ及びＸＣＬ
はシフトレジスタ４のスタートパルス及びクロック信号
である。
Ｘドライバー２はＮ段のシフトレジスタ１３と各段の出
力に継がれたＮヶのバッファアンプ１４から構成されて
いる。また、各バック、アンプ１４の出力はゲート１ｉ
ｆＢに継がれている。
力に継がれたＮヶのバッファアンプ１４から構成されて
いる。また、各バック、アンプ１４の出力はゲート１ｉ
ｆＢに継がれている。
アクティブマトリックスパネル３は縦方向に走るＭ本の
ソースＡ１１５、横方向に走るＮ本のゲート線１６、さ
らに、各々の腺の交点にある画素トランジスタ１７、画
素電極１８と共通′￥Ｒ極１９から構成されている。
ソースＡ１１５、横方向に走るＮ本のゲート線１６、さ
らに、各々の腺の交点にある画素トランジスタ１７、画
素電極１８と共通′￥Ｒ極１９から構成されている。
一本のゲート線１６が選択されている期間（１水平走査
期間、以下ＩＨと略す）にＸドライバーにはＸＳＰが１
発人力され、ＸＣＬによりシフトレジスタ４の内を転送
される。この時、シフトレジスタの各段の出力により、
ＶＩＤＥＯ信号レベルがサンプルホルダ５にラッチされ
る。、■Ｈの走査が終了した時点でラッチパルスＬＣＬ
を加え、全段を一括して、 サンプルホルダ６にラッチ
する。次のＩＨ期間中、この信号によりパネルの書き込
みを行なうのである。この時、サンプルホルダ５は次の
ゲートラインのＶＩＤＥＯ信号を取り込む。
期間、以下ＩＨと略す）にＸドライバーにはＸＳＰが１
発人力され、ＸＣＬによりシフトレジスタ４の内を転送
される。この時、シフトレジスタの各段の出力により、
ＶＩＤＥＯ信号レベルがサンプルホルダ５にラッチされ
る。、■Ｈの走査が終了した時点でラッチパルスＬＣＬ
を加え、全段を一括して、 サンプルホルダ６にラッチ
する。次のＩＨ期間中、この信号によりパネルの書き込
みを行なうのである。この時、サンプルホルダ５は次の
ゲートラインのＶＩＤＥＯ信号を取り込む。
しかし、前述の従来技術では、より大容量で、比較的低
ビットの階調表示が要求される用途に使う場合には種々
の問題点が発生する。ここでは、さらに、表示されるデ
ータの処理がデジタル的に行なわれ、最終的にビデオＲ
ＡＭ（ＲＡＭ！ｔ５ｙダムアクセスメモリーの略、以下
にＶＲＡＭと略す）に保存されたデジタルのデータで表
示ヲ行すう形式のシステムについての問題点をあげる。
ビットの階調表示が要求される用途に使う場合には種々
の問題点が発生する。ここでは、さらに、表示されるデ
ータの処理がデジタル的に行なわれ、最終的にビデオＲ
ＡＭ（ＲＡＭ！ｔ５ｙダムアクセスメモリーの略、以下
にＶＲＡＭと略す）に保存されたデジタルのデータで表
示ヲ行すう形式のシステムについての問題点をあげる。
大容量ディスプレイの場合には、画面サイズも５〜６イ
ンチ以上、１２〜１４インチ程度まで考えられるが、画
面が大型化すると必然的に画素数も増やす必要がある。
ンチ以上、１２〜１４インチ程度まで考えられるが、画
面が大型化すると必然的に画素数も増やす必要がある。
いま、横の画素数Ｍ縦の画素数Ｎのディスプレイをリフ
レッシュ周波数ｆ。
レッシュ周波数ｆ。
Ｈｚで表示する時の１水平走査期間（以下にＩＨ期間と
呼ぶ）、Ｔ、ｏは次の式で表わされる。
呼ぶ）、Ｔ、ｏは次の式で表わされる。
Ｔ＋ Ｈ＝１／ （ＮＸｆｌ ） （ｓｅｃ）従っ
て、すべてのＸドライバーをカスケードに継いで単相の
クロックでデータをサンプリングする時のりａツク周波
数ｒｃｔ ｆ ＣＬ ＝ Ｍ ／ Ｔ −ｎ ＝ Ｍ Ｘ Ｎ Ｘ ｆ ＊ （Ｈｔ ）となる
０例えば、Ｍ＝１０００、Ｎ＝１０００、リフレッシュ
周波数ｆｉ ＝１００ （Ｈ！ ）とすると、ｆ ｅ
Ｌ ＝ １００ （ＭＨｚ ）となる、 ところが、こ
のように高速で動作するドライバーＩＣを実現すること
は非常に難しい。そこで、考えられるのがＸドライバー
をカスケード接続にせず、いくつかに分け、データを並
列に入力する方式である。 このように、Ｘドライバー
をに個に分け、各々を並列にデータをサンプリングさせ
れば、Ｘドライバーのサンプリング周波数はｆ ＣＬ
／ ｋとなり、高速化の要求は低減される。
て、すべてのＸドライバーをカスケードに継いで単相の
クロックでデータをサンプリングする時のりａツク周波
数ｒｃｔ ｆ ＣＬ ＝ Ｍ ／ Ｔ −ｎ ＝ Ｍ Ｘ Ｎ Ｘ ｆ ＊ （Ｈｔ ）となる
０例えば、Ｍ＝１０００、Ｎ＝１０００、リフレッシュ
周波数ｆｉ ＝１００ （Ｈ！ ）とすると、ｆ ｅ
Ｌ ＝ １００ （ＭＨｚ ）となる、 ところが、こ
のように高速で動作するドライバーＩＣを実現すること
は非常に難しい。そこで、考えられるのがＸドライバー
をカスケード接続にせず、いくつかに分け、データを並
列に入力する方式である。 このように、Ｘドライバー
をに個に分け、各々を並列にデータをサンプリングさせ
れば、Ｘドライバーのサンプリング周波数はｆ ＣＬ
／ ｋとなり、高速化の要求は低減される。
第３図は、上記の並列入力方式を採用し、Ｘドライバー
に２個のアナログ腺順次ドライバーを使い、表示データ
をデジタルで人力する方式のディスプレイシステムのブ
ロック図である。アクティブパネル３のＸドライバーと
して２つのアナログ線順ドライバー１が接続され、各ド
ライバーのビデオ入力端子には、ＶＲＡＭＩ、２からの
デジタルのデータをアナログのビデオ信号Ｖ Ｉ Ｄ
Ｅ ＯＬ及びＶ Ｉ Ｄ Ｅ ＯＲに変換するためのＤ
／Ａ変換器２０がついている。当然、アナログドライバ
ーには他の必要なりロック等は入力されるが、ここでは
議論には関係ないので省く。また、パネルにはＹドライ
バー２が接続されている。 このような構成を採用した
場合でも、Ｄ／Ａ変換器の動作スピードは高速が要求さ
れる。また、２つのＤ／Ａ変換器のアナログ出力の間の
オフセット電圧が発生するとパネルの右半分と左半分の
コントラストが異なり境界の部分に縦線が生ずることが
考えられる。
に２個のアナログ腺順次ドライバーを使い、表示データ
をデジタルで人力する方式のディスプレイシステムのブ
ロック図である。アクティブパネル３のＸドライバーと
して２つのアナログ線順ドライバー１が接続され、各ド
ライバーのビデオ入力端子には、ＶＲＡＭＩ、２からの
デジタルのデータをアナログのビデオ信号Ｖ Ｉ Ｄ
Ｅ ＯＬ及びＶ Ｉ Ｄ Ｅ ＯＲに変換するためのＤ
／Ａ変換器２０がついている。当然、アナログドライバ
ーには他の必要なりロック等は入力されるが、ここでは
議論には関係ないので省く。また、パネルにはＹドライ
バー２が接続されている。 このような構成を採用した
場合でも、Ｄ／Ａ変換器の動作スピードは高速が要求さ
れる。また、２つのＤ／Ａ変換器のアナログ出力の間の
オフセット電圧が発生するとパネルの右半分と左半分の
コントラストが異なり境界の部分に縦線が生ずることが
考えられる。
そこで、本発明はこのような問題点を解決するもので目
的とするところは、大容量のデジタル情報を表示するデ
ィスプレイで、比較的低ビット数の階調表示を行なうデ
ィスプレイを駆動する最適な手段を提供することにある
。
的とするところは、大容量のデジタル情報を表示するデ
ィスプレイで、比較的低ビット数の階調表示を行なうデ
ィスプレイを駆動する最適な手段を提供することにある
。
本発明の液晶パネルの駆動回路は、Ｍ本のソース線と、
Ｎ本のゲー）ＩＩを設け （Ｍ、Ｎは正整数）、各交点
に１つの薄膜トランジスタ画素電極を形成した、いわゆ
るアクティブマトリックス方式の液晶パネルの駆動回路
において、 ソース線数、Ｍの段数のシフトレジスタ、
該シフトレジスタの各段の出力によって制御されるにビ
ットのデータを並列にラッチするラッチＡ回路（Ｋは正
整数）、該ラッチＡ回路のデータを一括でラッチするラ
ッチ８回路、該にビットのラッチデータによって外部か
ら入力された２ｒ″個の電圧を選択するデコーダとアナ
ログスイッチ群及び該デコーダと該アナログスイッチの
ロジックレベルを合わせるレベルシフタから構成される
ことを特徴とする液晶パネルの駆動回路。
Ｎ本のゲー）ＩＩを設け （Ｍ、Ｎは正整数）、各交点
に１つの薄膜トランジスタ画素電極を形成した、いわゆ
るアクティブマトリックス方式の液晶パネルの駆動回路
において、 ソース線数、Ｍの段数のシフトレジスタ、
該シフトレジスタの各段の出力によって制御されるにビ
ットのデータを並列にラッチするラッチＡ回路（Ｋは正
整数）、該ラッチＡ回路のデータを一括でラッチするラ
ッチ８回路、該にビットのラッチデータによって外部か
ら入力された２ｒ″個の電圧を選択するデコーダとアナ
ログスイッチ群及び該デコーダと該アナログスイッチの
ロジックレベルを合わせるレベルシフタから構成される
ことを特徴とする液晶パネルの駆動回路。
第１図は本発明の実施例の液晶パネルの駆動回路のＸド
ライバーのブロック図であり、シフトレジスタ２１、Ｋ
ビット（ここではに＝４）並列のラッチＡ回路２２、一
括してラッチするラッチ８回路２３．４ビツトのＤＩＩ
〜ＤＩ４をデコードして１６ケのＤＯＯ〜Ｄ０１５を作
り出すデコーダ２４、デコーダの出力を液晶駆動電圧ま
で持ち上げるレベルシフタ２５、該レベルシフタの出力
を：＋７）ｏ−ル喘子に持ち、２’ ＝１６レベルの階
調信号のうち１つを選択するアナログスイッチ群２６か
ら構成されている。 ここで、ラッチＡ回路２２及びラ
ッチ８回路２３の各段の内部にはハーフラッチ２７及び
２８がおのおの４ケずつ図のように接続されている。従
って、ラッチＡ回路２２の各段は、該当するシフトレジ
スタ２１の段の出力Ｑｎ （ｎは１〜Ｍの整数）に同
期して、４ビツトのＰＤＩ〜ＰＤ４を取り込む。 この
ようにして、ラッチされたデータは一括してラッチパル
スＬＣＬでラッチ８回路２３に取り込まれる。
ライバーのブロック図であり、シフトレジスタ２１、Ｋ
ビット（ここではに＝４）並列のラッチＡ回路２２、一
括してラッチするラッチ８回路２３．４ビツトのＤＩＩ
〜ＤＩ４をデコードして１６ケのＤＯＯ〜Ｄ０１５を作
り出すデコーダ２４、デコーダの出力を液晶駆動電圧ま
で持ち上げるレベルシフタ２５、該レベルシフタの出力
を：＋７）ｏ−ル喘子に持ち、２’ ＝１６レベルの階
調信号のうち１つを選択するアナログスイッチ群２６か
ら構成されている。 ここで、ラッチＡ回路２２及びラ
ッチ８回路２３の各段の内部にはハーフラッチ２７及び
２８がおのおの４ケずつ図のように接続されている。従
って、ラッチＡ回路２２の各段は、該当するシフトレジ
スタ２１の段の出力Ｑｎ （ｎは１〜Ｍの整数）に同
期して、４ビツトのＰＤＩ〜ＰＤ４を取り込む。 この
ようにして、ラッチされたデータは一括してラッチパル
スＬＣＬでラッチ８回路２３に取り込まれる。
ラッチ８回路２３にラッチされたデータは各段ごと、デ
コーダ２４によりデコードされる。表１にはデコーダの
４つの人力ＤＩｌ〜ＤＩ４とデコーダの１６ケの出力Ｄ
ＯＯ〜Ｄ０１５の真理値表とこの時のドライバの出力電
圧がまとめである。即ち、ＤＩｌ〜ＤＩ４のデータによ
り、Ｄｏｔ〜Ｄ０１５のうちの１つが選択され、レベル
シフタ２５を介して、１６ケのアナログスイッチ群２６
の内の１つが選択され、これに該当する１６ケの液晶駆
動の階調レベルＧＳＶＯ〜ＧＳＶ１５の内の１つがドラ
イバーの出力としてソース１１１５へ供給されるのであ
る。
コーダ２４によりデコードされる。表１にはデコーダの
４つの人力ＤＩｌ〜ＤＩ４とデコーダの１６ケの出力Ｄ
ＯＯ〜Ｄ０１５の真理値表とこの時のドライバの出力電
圧がまとめである。即ち、ＤＩｌ〜ＤＩ４のデータによ
り、Ｄｏｔ〜Ｄ０１５のうちの１つが選択され、レベル
シフタ２５を介して、１６ケのアナログスイッチ群２６
の内の１つが選択され、これに該当する１６ケの液晶駆
動の階調レベルＧＳＶＯ〜ＧＳＶ１５の内の１つがドラ
イバーの出力としてソース１１１５へ供給されるのであ
る。
表 １
第４図は本発明の実施例第１図の駆動時の主要人力信号
、内部信号、及び出力信号のタイミング図例である。第
４図において、２９はクロック信号である。（以後ＸＣ
Ｌと記す。）３０はスタートパルスである。（以後ＸＳ
Ｐ、）ＸＣＬとＸＳＰは前記Ｍ段のシフトレジスタ２１
への入力信号であり、３２〜３５は該シフトレジスタの
内部出力信号であり、図中のＱａは１段目の出力を意味
する。３１は１段目のラッチ回路Ａ１．への入力であり
４ビツトのデジタル信号である。（以後Ｐｉ 。
、内部信号、及び出力信号のタイミング図例である。第
４図において、２９はクロック信号である。（以後ＸＣ
Ｌと記す。）３０はスタートパルスである。（以後ＸＳ
Ｐ、）ＸＣＬとＸＳＰは前記Ｍ段のシフトレジスタ２１
への入力信号であり、３２〜３５は該シフトレジスタの
内部出力信号であり、図中のＱａは１段目の出力を意味
する。３１は１段目のラッチ回路Ａ１．への入力であり
４ビツトのデジタル信号である。（以後Ｐｉ 。
Ｄ１〜４．）図中のｊは１行ｊ列目のデータである。（
ｉ≦Ｎ１Ｊ４ａＭ）３６〜３９は前記ラッチッチＡ回路
の出力信号である。図中のＱＡＩはラッチＡ回路ａ段目
の出力信号を意味する。ラッチＡ回路は前記シフトレジ
スタ２１の出力信号の立上りで、前記４ビツトのデータ
ＰＤＩ〜４を掃引し、前記３６〜３９を出力する。４０
は前記２段目のラッチ８回路２３へのラフチクロック人
力信号である。（以後ＬＣＬ）ラッチ８回路はＬＣＬの
立下がりで前記ラッチＡ回路の出力信号ＱＡＩ（１≦ａ
≦Ｍ）を掃引し、ＱＢ４１を出力する。
ｉ≦Ｎ１Ｊ４ａＭ）３６〜３９は前記ラッチッチＡ回路
の出力信号である。図中のＱＡＩはラッチＡ回路ａ段目
の出力信号を意味する。ラッチＡ回路は前記シフトレジ
スタ２１の出力信号の立上りで、前記４ビツトのデータ
ＰＤＩ〜４を掃引し、前記３６〜３９を出力する。４０
は前記２段目のラッチ８回路２３へのラフチクロック人
力信号である。（以後ＬＣＬ）ラッチ８回路はＬＣＬの
立下がりで前記ラッチＡ回路の出力信号ＱＡＩ（１≦ａ
≦Ｍ）を掃引し、ＱＢ４１を出力する。
Ｑａはラッチ８回路の出力を意味する。
前記デコーダ２４、前記レベルシフタ２５、前Ｓ己アナ
ログスイッチ２６をかいし、アナログ化された最終的な
出力０が４２である。信号中のｉはｉ行目のデータを意
味する。
ログスイッチ２６をかいし、アナログ化された最終的な
出力０が４２である。信号中のｉはｉ行目のデータを意
味する。
以上述べた様に、本発明はアクティブマトリックス方式
の液晶パネルの駆動回路に右いて、Ｘドライバー回路を
入力されたデジタル信号をデコードし、このデフード出
力により、外部から入力された各階調レベル電圧の１つ
をアナログスイッチにより選択して出力する方式とする
ことにより、入力をデジタル信号、出力をアナログ信号
とすることが可能となり、各種のデジタル信号処理シス
テムとのインターフェースが容易になる。また、アナロ
グ線順次とＤ／Ａ変換器を組み合せた方式のように、高
速Ｄ／Ａ変換の必要性及び、オフセット電圧の調整の必
要もなくなる。
の液晶パネルの駆動回路に右いて、Ｘドライバー回路を
入力されたデジタル信号をデコードし、このデフード出
力により、外部から入力された各階調レベル電圧の１つ
をアナログスイッチにより選択して出力する方式とする
ことにより、入力をデジタル信号、出力をアナログ信号
とすることが可能となり、各種のデジタル信号処理シス
テムとのインターフェースが容易になる。また、アナロ
グ線順次とＤ／Ａ変換器を組み合せた方式のように、高
速Ｄ／Ａ変換の必要性及び、オフセット電圧の調整の必
要もなくなる。
最終的には、比較的、低ビツト階調数の大容量ディスプ
レイに最適な駆動手段が提供される。このような用途は
、パソコン等の端末のディスプレイ、各種計器類のディ
スプレイとして非常に大きな応用が児込めるものである
。
レイに最適な駆動手段が提供される。このような用途は
、パソコン等の端末のディスプレイ、各種計器類のディ
スプレイとして非常に大きな応用が児込めるものである
。
第１図・・・・・・本発明の液晶パネルの駆動回路のブ
ロック図。 ２１・・・・・・シフトレジスタ ２２・・・・・・ラッチＡ回路 ２３・・・・・・ 〃 Ｂ ２４・・・・・・デコーダ ２５・・・・・・レベルシフタ ２６・・・・・・アナログスイッチ ２７．２８・・・・・・ハーフラッチ 第２図・・・・・・アナログ線順次駆動回路のブロック
図・ １・・・・・・Ｘドライバー ２・・・・・・Ｙドライバー ３・・・・・・アクティブマトリックスパネル４・・・
・・・シフトレジスタ ５．６・・・・・・サンプルホルダ ７．１０・・・・・・アナログスイッチ８．１１・・・
・−・：＋／デンサ ９．１２・・・・・・バッフ７アンプ １３・・・・・・シフトレジスタ １４・・・・・・バッファアンプ １５・・・・・・ソース線 １６・・・・・・ゲート線 １７・・・・・・画素トランジスタ １８・・・・・・ 〃電極 １９・・・・・・共通電極 第３図・・・・・・アナログ線順次駆動回路とＤ／Ａ変
換器を組合せた液晶駆動システムの１例のブロック図。 ２０・・・・・・Ｄ／Ａ変換器 第４図・・・・・・第１図の駆動タイミング図２９・・
・・・・クロック信号（ＸＣＬ）（１）３０・・・・・
・スタートパルス（ＸＳＰ）（１）３１・・・・・・デ
ータ入力信号（ＰＤＩ〜４）３２・・・・・・シフトレ
ジスタ１段目出力〔Ｑ、〕３３・・・・・・ ｕ
２ 〃 （Ｑ、）３４・・・・・・ ｎ
３ｔｔ （Ｑ＝）３５・・・・・・
／／ Ｍ ／／ （ＱＭ）３６・・・・・・
ラッチＡ回路１股目出力信号〔ＱＡ、〕 ３７・・・・・・ 〃 ２ 〃 〔ＱＡ、
〕 ３８・・・・・・ ｎ ３ ／／
（Ｑ Ａ、〕 ３９・・・・・・ 〃 Ｍ 〃 〔ＱＡ間
〕 ４０・・・・・・ラッチフロツタ入力信号（ＬＣＬ）４
１・・・・・・ラッチＢ回路出カ入号（Ｑａ ）４２・
・・・・・アナログ出力信号
ロック図。 ２１・・・・・・シフトレジスタ ２２・・・・・・ラッチＡ回路 ２３・・・・・・ 〃 Ｂ ２４・・・・・・デコーダ ２５・・・・・・レベルシフタ ２６・・・・・・アナログスイッチ ２７．２８・・・・・・ハーフラッチ 第２図・・・・・・アナログ線順次駆動回路のブロック
図・ １・・・・・・Ｘドライバー ２・・・・・・Ｙドライバー ３・・・・・・アクティブマトリックスパネル４・・・
・・・シフトレジスタ ５．６・・・・・・サンプルホルダ ７．１０・・・・・・アナログスイッチ８．１１・・・
・−・：＋／デンサ ９．１２・・・・・・バッフ７アンプ １３・・・・・・シフトレジスタ １４・・・・・・バッファアンプ １５・・・・・・ソース線 １６・・・・・・ゲート線 １７・・・・・・画素トランジスタ １８・・・・・・ 〃電極 １９・・・・・・共通電極 第３図・・・・・・アナログ線順次駆動回路とＤ／Ａ変
換器を組合せた液晶駆動システムの１例のブロック図。 ２０・・・・・・Ｄ／Ａ変換器 第４図・・・・・・第１図の駆動タイミング図２９・・
・・・・クロック信号（ＸＣＬ）（１）３０・・・・・
・スタートパルス（ＸＳＰ）（１）３１・・・・・・デ
ータ入力信号（ＰＤＩ〜４）３２・・・・・・シフトレ
ジスタ１段目出力〔Ｑ、〕３３・・・・・・ ｕ
２ 〃 （Ｑ、）３４・・・・・・ ｎ
３ｔｔ （Ｑ＝）３５・・・・・・
／／ Ｍ ／／ （ＱＭ）３６・・・・・・
ラッチＡ回路１股目出力信号〔ＱＡ、〕 ３７・・・・・・ 〃 ２ 〃 〔ＱＡ、
〕 ３８・・・・・・ ｎ ３ ／／
（Ｑ Ａ、〕 ３９・・・・・・ 〃 Ｍ 〃 〔ＱＡ間
〕 ４０・・・・・・ラッチフロツタ入力信号（ＬＣＬ）４
１・・・・・・ラッチＢ回路出カ入号（Ｑａ ）４２・
・・・・・アナログ出力信号
〔０〕〔〕内はシンボル（
１）は外部入力信号を意味する。 以 上
１）は外部入力信号を意味する。 以 上
Claims (1)
- Ｍ本のソース線とＮ本のゲート線を設け（Ｍ、Ｎは正整
数）、各交点に１つの薄膜トランジスタ（以下にＴＦＴ
と略す）画素電極を形成した、いわゆるアクティブマト
リックス方式の液晶パネルの駆動回路において、ソース
線数Ｍの段数のシフトレジスタ、該シフトレジスタの各
段の出力によって制御されるＫビットのデータを並列に
ラッチする回路（Ｋは正整数）、該ラッチ回路のデータ
を一括でラッチするラッチ回路、該Ｋビットのラッチデ
ータによって外部から入力された２＾Ｋ個の電圧を選択
するデコーダとアナログスイッチ群及び該デコーダと該
アナログスイッチのロジックレベルを合わせるレベルシ
フタから構成されることを特徴とする液晶パネルの駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140386A JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140386A JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304229A true JPS63304229A (ja) | 1988-12-12 |
| JP2747583B2 JP2747583B2 (ja) | 1998-05-06 |
Family
ID=15267606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140386A Expired - Lifetime JP2747583B2 (ja) | 1987-06-04 | 1987-06-04 | 液晶パネルの駆動回路及び液晶装置 |
Country Status (1)
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Cited By (8)
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|---|---|---|---|---|
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Families Citing this family (1)
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-
1987
- 1987-06-04 JP JP62140386A patent/JP2747583B2/ja not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
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