JP3138866B2 - Ｔｆｔ−ｌｃｄ駆動回路 - Google Patents
Ｔｆｔ−ｌｃｄ駆動回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＴＦＴ−ＬＣＤの駆
動に関し、特にＴＦＴ−ＬＣＤのドット反転、すなわち
画素ごとに極性を反転させて表示するためのソース駆動
回路に関する。
動に関し、特にＴＦＴ−ＬＣＤのドット反転、すなわち
画素ごとに極性を反転させて表示するためのソース駆動
回路に関する。
【０００２】
【従来の技術】一般に、ＴＦＴを用いた液晶表示装置
（ＬＣＤ）の応用分野がモニタ、ＴＶ等の高画質が要求
される分野にまで広がるに従って、高画質が実現可能な
ドット反転方式の駆動方法が主な駆動方法として台頭し
てきた。しかしながら、ドット反転方式の場合、ソース
駆動回路から約１０〜１２Ｖ程度の高電圧を出力しなけ
ればならないため、出力端に高電圧素子を使用するか、
または一般的なＣＭＯＳ工程で実施するためには特殊な
回路技法が要求されている。
（ＬＣＤ）の応用分野がモニタ、ＴＶ等の高画質が要求
される分野にまで広がるに従って、高画質が実現可能な
ドット反転方式の駆動方法が主な駆動方法として台頭し
てきた。しかしながら、ドット反転方式の場合、ソース
駆動回路から約１０〜１２Ｖ程度の高電圧を出力しなけ
ればならないため、出力端に高電圧素子を使用するか、
または一般的なＣＭＯＳ工程で実施するためには特殊な
回路技法が要求されている。
【０００３】以下、このようなドット反転用の従来のＴ
ＦＴ−ＬＣＤ駆動回路を添付図面に基づいて説明する。
図１は従来のＴＦＴ−ＬＣＤ駆動回路の構成ブロック図
であり、図２は従来の出力バッファ回路の構成図であ
る。従来のＴＦＴ−ＬＣＤ駆動回路は、図１に示すよう
に、入力されるグレーレベルを示す画像信号データを入
力して一定のレベルの信号にレベル変換（ＶSS〜Ｖ DDを
ＶSS2〜ＶDD2にレベル変換する）して出力する第１レベ
ルシフト部１と、第１レベルシフト部１から出力される
信号を（＋）極性のアナログ画像信号に変換して出力す
る第１デジタル／アナログ変換器２と、第１デジタル／
アナログ変換器２の出力をサンプリングしてホールドす
る第１サンプルアンドホールド部３と、入力されるグレ
ーレベルを示す画像信号データを入力して一定のレベル
の信号にレベル変換（ＶSS〜ＶDDをＶSS1〜ＶDD1にレベ
ル変換する）して出力する第２レベルシフト部４と、第
２レベルシフト部４から出力される信号を（−）極性の
アナログ画像信号に変換して出力する第２デジタル／ア
ナログ変換器５と、第２デジタル／アナログ変換器５の
出力をサンプリングしてホールドする第２サンプルアン
ドホールド部６と、外部から入力される極性（＋、−）
信号を入力として一定のレベルの信号にレベル変換（Ｖ
SS〜ＶDDをＶSS2〜ＶDD2にレベル変換する）してイネー
ブル「ハイ」信号を出力する第３レベルシフト部７と、
外部から入力される極性（＋、−）信号を入力として一
定のレベルの信号にレベル変換（Ｖ SS〜ＶDDをＶSS1〜
ＶDD1にレベル変換する）してイネーブル「ロー」信号
を出力する第４レベルシフト部８と、前記第３及び第４
レベルシフト部７、８のイネーブル信号に基づいて前記
第１サンプルアンドホールド部３及び第２サンプルアン
ドホールド部６の信号のうちのいずれか一つを選択して
出力する出力バッファ部９とを備える。
ＦＴ−ＬＣＤ駆動回路を添付図面に基づいて説明する。
図１は従来のＴＦＴ−ＬＣＤ駆動回路の構成ブロック図
であり、図２は従来の出力バッファ回路の構成図であ
る。従来のＴＦＴ−ＬＣＤ駆動回路は、図１に示すよう
に、入力されるグレーレベルを示す画像信号データを入
力して一定のレベルの信号にレベル変換（ＶSS〜Ｖ DDを
ＶSS2〜ＶDD2にレベル変換する）して出力する第１レベ
ルシフト部１と、第１レベルシフト部１から出力される
信号を（＋）極性のアナログ画像信号に変換して出力す
る第１デジタル／アナログ変換器２と、第１デジタル／
アナログ変換器２の出力をサンプリングしてホールドす
る第１サンプルアンドホールド部３と、入力されるグレ
ーレベルを示す画像信号データを入力して一定のレベル
の信号にレベル変換（ＶSS〜ＶDDをＶSS1〜ＶDD1にレベ
ル変換する）して出力する第２レベルシフト部４と、第
２レベルシフト部４から出力される信号を（−）極性の
アナログ画像信号に変換して出力する第２デジタル／ア
ナログ変換器５と、第２デジタル／アナログ変換器５の
出力をサンプリングしてホールドする第２サンプルアン
ドホールド部６と、外部から入力される極性（＋、−）
信号を入力として一定のレベルの信号にレベル変換（Ｖ
SS〜ＶDDをＶSS2〜ＶDD2にレベル変換する）してイネー
ブル「ハイ」信号を出力する第３レベルシフト部７と、
外部から入力される極性（＋、−）信号を入力として一
定のレベルの信号にレベル変換（Ｖ SS〜ＶDDをＶSS1〜
ＶDD1にレベル変換する）してイネーブル「ロー」信号
を出力する第４レベルシフト部８と、前記第３及び第４
レベルシフト部７、８のイネーブル信号に基づいて前記
第１サンプルアンドホールド部３及び第２サンプルアン
ドホールド部６の信号のうちのいずれか一つを選択して
出力する出力バッファ部９とを備える。
【０００４】このように構成された従来の駆動回路の出
力バッファ部の構成を図２に示す。すなわち、第３レベ
ルシフト部７から出力されるイネーブル信号により第１
サンプルアンドホールド部３の出力をスイッチングする
第１トランジスタＱ１と、第４レベルシフト部８から出
力されるイネーブル信号により第２サンプルアンドホー
ルド部６の出力をスイッチングする第２トランジスタＱ
３と、第１、第２トランジスタＱ１、Ｑ３から出力され
る信号をそれぞれ所定の利得に増幅して出力する第３、
第４トランジスタＱ２、Ｑ４とから構成される。
力バッファ部の構成を図２に示す。すなわち、第３レベ
ルシフト部７から出力されるイネーブル信号により第１
サンプルアンドホールド部３の出力をスイッチングする
第１トランジスタＱ１と、第４レベルシフト部８から出
力されるイネーブル信号により第２サンプルアンドホー
ルド部６の出力をスイッチングする第２トランジスタＱ
３と、第１、第２トランジスタＱ１、Ｑ３から出力され
る信号をそれぞれ所定の利得に増幅して出力する第３、
第４トランジスタＱ２、Ｑ４とから構成される。
【０００５】次に、このように構成された従来のＴＦＴ
−ＬＣＤのソース駆動回路の動作について説明する。グ
レーレベルを示す４ビットのデジタル映像信号を、第１
レベルシフト部１、第１デジタル／アナログ変換器２、
及び第１サンプルアンドホールド部３を介して所定のレ
ベル（ＶSS2〜ＶDD2）に変換させて（＋）極性のアナロ
グ信号を生成し、グレーレベルを示す４ビットのデジタ
ル映像信号を第２レベルシフト部４、第２デジタル／ア
ナログ変換器５、及び第２サンプルアンドホールド部６
を介して所定のレベル（ＶSS1〜ＶDD1）に変換させて
（−）極性のアナログ信号を生成する。そして、外部か
ら入力される極性（＋、−）信号を、第３、第４レベル
シフト部７、８でそれぞれＶSS2〜ＶDD2レベル、ＶSS1
〜ＶDD1レベルに変換させて出力バッファ部９のイネー
ブル信号として出力する。出力バッファ部９は、第３、
第４レベルシフト部７、８から出力される信号に基づい
て第１、第２サンプルアンドホールド部３、６から出力
される信号のうち一つを選択してＴＦＴ−ＬＣＤのデー
タラインへ印加する。
−ＬＣＤのソース駆動回路の動作について説明する。グ
レーレベルを示す４ビットのデジタル映像信号を、第１
レベルシフト部１、第１デジタル／アナログ変換器２、
及び第１サンプルアンドホールド部３を介して所定のレ
ベル（ＶSS2〜ＶDD2）に変換させて（＋）極性のアナロ
グ信号を生成し、グレーレベルを示す４ビットのデジタ
ル映像信号を第２レベルシフト部４、第２デジタル／ア
ナログ変換器５、及び第２サンプルアンドホールド部６
を介して所定のレベル（ＶSS1〜ＶDD1）に変換させて
（−）極性のアナログ信号を生成する。そして、外部か
ら入力される極性（＋、−）信号を、第３、第４レベル
シフト部７、８でそれぞれＶSS2〜ＶDD2レベル、ＶSS1
〜ＶDD1レベルに変換させて出力バッファ部９のイネー
ブル信号として出力する。出力バッファ部９は、第３、
第４レベルシフト部７、８から出力される信号に基づい
て第１、第２サンプルアンドホールド部３、６から出力
される信号のうち一つを選択してＴＦＴ−ＬＣＤのデー
タラインへ印加する。
【０００６】このように、従来のＴＦＴ−ＬＣＤのソー
ス駆動回路では、（＋）極性映像信号を処理する回路部
と、（−）極性映像信号を処理する回路部をそれぞれ別
々に構成して、各回路部の電圧変化幅を５Ｖ以下に小さ
くして低電圧素子で各回路部を構成している。さらに、
出力端回路にシールドトランジスタ（shield transisto
r）を用いて、出力端回路を構成する各トランジスタの
ゲートとドレインとの間又はソースとドレインとの間に
高電圧がかからないようにして出力端を低電圧素子とし
て構成した。
ス駆動回路では、（＋）極性映像信号を処理する回路部
と、（−）極性映像信号を処理する回路部をそれぞれ別
々に構成して、各回路部の電圧変化幅を５Ｖ以下に小さ
くして低電圧素子で各回路部を構成している。さらに、
出力端回路にシールドトランジスタ（shield transisto
r）を用いて、出力端回路を構成する各トランジスタの
ゲートとドレインとの間又はソースとドレインとの間に
高電圧がかからないようにして出力端を低電圧素子とし
て構成した。
【０００７】
【発明が解決しようとする課題】上述したような従来の
ＴＦＴ−ＬＣＤのソース駆動回路においては以下のよう
な問題点があった。１チャネルの映像信号を処理するに
あたって、（＋）極性処理部と（−）極性処理部とが構
成されるため、回路のサイズが大きくなる。出力バッフ
ァ部で（＋）極性の信号から（−）極性の信号にスイッ
チングするとき第４トランジスタＱ４のソースとドレイ
ンとの間に瞬間的に高電圧が印加され、又（−）極性か
ら（＋）極性の信号にスイッチングするとき第３トラン
ジスタＱ２のソースとドレインとの間に瞬間的に高電圧
が印加されるため、これらのトランジスタが劣化し、信
頼性が低下する。本発明は上記した問題点を解決するた
めになされたものであり、その目的は、回路構成を単純
化し、且つ一般的なＣＭＯＳ工程で実現できるＴＦＴ−
ＬＣＤ駆動回路を提供することである。
ＴＦＴ−ＬＣＤのソース駆動回路においては以下のよう
な問題点があった。１チャネルの映像信号を処理するに
あたって、（＋）極性処理部と（−）極性処理部とが構
成されるため、回路のサイズが大きくなる。出力バッフ
ァ部で（＋）極性の信号から（−）極性の信号にスイッ
チングするとき第４トランジスタＱ４のソースとドレイ
ンとの間に瞬間的に高電圧が印加され、又（−）極性か
ら（＋）極性の信号にスイッチングするとき第３トラン
ジスタＱ２のソースとドレインとの間に瞬間的に高電圧
が印加されるため、これらのトランジスタが劣化し、信
頼性が低下する。本発明は上記した問題点を解決するた
めになされたものであり、その目的は、回路構成を単純
化し、且つ一般的なＣＭＯＳ工程で実現できるＴＦＴ−
ＬＣＤ駆動回路を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明のＴＦＴ−ＬＣＤ駆動回路は、２チャネルのデ
ジタル映像信号を一時記憶して外部の極性信号に基づい
て（＋）極性信号と（−）極性信号の順序を調節して出
力するミクシング部と、クロック信号の一周期長さのパ
ルスを順次に出力させるシフトレジスタと、前記シフト
レジスタから出力される信号に基づいて前記ミキシング
部から出力されるデジタル映像信号をラッチさせ、それ
ぞれ（＋）極性信号処理部及び（−）極性信号処理部で
信号処理して出力するラッチ部と、各チャネル毎に前記
ラッチ部から出力される信号のレベルを所定のレベルに
変換して出力するレベルシフト部と、外部から入力され
る複数の基準電圧を、（＋、−）極性信号に基づいて基
準電圧値の高い順序または低い順序に出力するパワース
イッチ部と、前記パワースイッチ部から出力される基準
電圧により、各チャネル毎にレベルシフタ部から出力さ
れるデジタル信号をアナログ信号に変換して出力するデ
ジタル／アナログ変換器と、（−）極性信号を処理する
キャパシタと（＋）極性を処理するキャパシタとを備
え、（＋）極性の処理時にデジタル／アナログ変換器１
６の出力値に一定値（Ｖｘ）を加える記憶部と、特定周
期毎に、記憶部の（＋）極性を処理するキャパシタの両
端の電位差が一定値（Ｖｘ）を維持するように（＋）極
性のキャパシタをリフレッシュさせるリフレッシュロジ
ック部と、記憶部から出力される値をそれぞれ増幅して
出力するバッファ部と、バッファ部の複数のバッファの
うち２個を一対として、その一対の一つの信号を選択し
て出力するスイッチング部と、を備えることを特徴とす
る。
の本発明のＴＦＴ−ＬＣＤ駆動回路は、２チャネルのデ
ジタル映像信号を一時記憶して外部の極性信号に基づい
て（＋）極性信号と（−）極性信号の順序を調節して出
力するミクシング部と、クロック信号の一周期長さのパ
ルスを順次に出力させるシフトレジスタと、前記シフト
レジスタから出力される信号に基づいて前記ミキシング
部から出力されるデジタル映像信号をラッチさせ、それ
ぞれ（＋）極性信号処理部及び（−）極性信号処理部で
信号処理して出力するラッチ部と、各チャネル毎に前記
ラッチ部から出力される信号のレベルを所定のレベルに
変換して出力するレベルシフト部と、外部から入力され
る複数の基準電圧を、（＋、−）極性信号に基づいて基
準電圧値の高い順序または低い順序に出力するパワース
イッチ部と、前記パワースイッチ部から出力される基準
電圧により、各チャネル毎にレベルシフタ部から出力さ
れるデジタル信号をアナログ信号に変換して出力するデ
ジタル／アナログ変換器と、（−）極性信号を処理する
キャパシタと（＋）極性を処理するキャパシタとを備
え、（＋）極性の処理時にデジタル／アナログ変換器１
６の出力値に一定値（Ｖｘ）を加える記憶部と、特定周
期毎に、記憶部の（＋）極性を処理するキャパシタの両
端の電位差が一定値（Ｖｘ）を維持するように（＋）極
性のキャパシタをリフレッシュさせるリフレッシュロジ
ック部と、記憶部から出力される値をそれぞれ増幅して
出力するバッファ部と、バッファ部の複数のバッファの
うち２個を一対として、その一対の一つの信号を選択し
て出力するスイッチング部と、を備えることを特徴とす
る。
【０００９】
【発明の実施の形態】以下、本発明のＴＦＴ−ＬＣＤ駆
動回路を添付図面に基づいてより詳細に説明する。図３
は本発明実施形態のＴＦＴ−ＬＣＤ駆動回路の構成図、
図４は本実施形態のミキシング部の詳細回路部、図５は
本実施形態のパワースイッチ部の詳細回路図、図６は本
実施形態のパワースイッチ部の出力波形図、図７は本実
施形態のリフレッシュロジック部の概念図、図８は本実
施形態のスイッチング部の詳細回路図、図９は本実施形
態による図６のパワースイッチ部の出力値を示す表、図
１０は本実施形態のデジタル／アナログ変換器の出力及
び記憶部の出力の説明図である。本発明のＴＦＴ−ＬＣ
Ｄ駆動回路は、図３に示すように、入力される２チャネ
ルのデジタル映像信号を一時記憶して外部の極性信号に
基づいて（＋）極性信号と（−）極性信号の順序を調節
して出力するミキシング部１１と、クロック信号の一周
期長さのパルスを順次出力させるシフトレジスタ部１２
と、シフトレジスタ部１２から出力される信号に基づい
てミキシング部１１から出力されるデジタル映像信号を
ラッチして（＋）極性信号処理部及び（−）極性信号処
理部でそれぞれ信号処理して出力するラッチ部１３と、
ＴＦＴ−ＬＣＤのチャネルに相応する個数のレベルシフ
トから構成され、各チャネル毎にラッチ部１３から出力
される信号を所定のレベルに変換（ＶSS〜ＶDDをＶSS1
〜ＶDD1のレベルに変換する）して出力するレベルシフ
ト部１４と、外部から入力される複数の基準電圧を
（＋、−）極性信号に基づいて基準電圧値の高い順序ま
たは低い順序で出力するパワースイッチング部１５と、
ＴＦＴ−ＬＣＤのチャネルに相応する個数のＤ／Ａ変換
器から構成され、パワースイッチ部１５から出力される
基準電圧により各チャネル毎にレベルシフト部１４から
出力されるデジタル信号をアナログ信号に変換して出力
するデジタル／アナログ変換器１６と、ＴＦＴ−ＬＣＤ
のチャネルに相応する個数のキャパシタ（Ｃ１、Ｃ２、
・・・）から構成され、（−）極性信号を処理するキャ
パシタと（＋）極性を処理するキャパシタとに分けら
れ、（＋）極性の処理時にデジタル／アナログ変換器１
６の出力値に一定値（Ｖｘ）を加える記憶部１８と、特
定周期毎に、（＋）極性を処理するキャパシタの両端の
電位差が一定値（Ｖｘ）を維持するように（＋）極性の
キャパシタをリフレッシュさせるリフレッシュロジック
部１７と、ＴＦＴ−ＬＣＤのチャネルに相応する個数の
バッファから構成され、記憶部１８から出力される値を
増幅して出力するバッファ部１９と、ＴＦＴ−ＬＣＤの
チャネルに相応する個数のスイッチング素子から構成さ
れ、バッファ部１９の複数のバッファ中の隣り合うバッ
ファの出力のうち一つを選択して出力するスイッチング
部２０とを備える。
動回路を添付図面に基づいてより詳細に説明する。図３
は本発明実施形態のＴＦＴ−ＬＣＤ駆動回路の構成図、
図４は本実施形態のミキシング部の詳細回路部、図５は
本実施形態のパワースイッチ部の詳細回路図、図６は本
実施形態のパワースイッチ部の出力波形図、図７は本実
施形態のリフレッシュロジック部の概念図、図８は本実
施形態のスイッチング部の詳細回路図、図９は本実施形
態による図６のパワースイッチ部の出力値を示す表、図
１０は本実施形態のデジタル／アナログ変換器の出力及
び記憶部の出力の説明図である。本発明のＴＦＴ−ＬＣ
Ｄ駆動回路は、図３に示すように、入力される２チャネ
ルのデジタル映像信号を一時記憶して外部の極性信号に
基づいて（＋）極性信号と（−）極性信号の順序を調節
して出力するミキシング部１１と、クロック信号の一周
期長さのパルスを順次出力させるシフトレジスタ部１２
と、シフトレジスタ部１２から出力される信号に基づい
てミキシング部１１から出力されるデジタル映像信号を
ラッチして（＋）極性信号処理部及び（−）極性信号処
理部でそれぞれ信号処理して出力するラッチ部１３と、
ＴＦＴ−ＬＣＤのチャネルに相応する個数のレベルシフ
トから構成され、各チャネル毎にラッチ部１３から出力
される信号を所定のレベルに変換（ＶSS〜ＶDDをＶSS1
〜ＶDD1のレベルに変換する）して出力するレベルシフ
ト部１４と、外部から入力される複数の基準電圧を
（＋、−）極性信号に基づいて基準電圧値の高い順序ま
たは低い順序で出力するパワースイッチング部１５と、
ＴＦＴ−ＬＣＤのチャネルに相応する個数のＤ／Ａ変換
器から構成され、パワースイッチ部１５から出力される
基準電圧により各チャネル毎にレベルシフト部１４から
出力されるデジタル信号をアナログ信号に変換して出力
するデジタル／アナログ変換器１６と、ＴＦＴ−ＬＣＤ
のチャネルに相応する個数のキャパシタ（Ｃ１、Ｃ２、
・・・）から構成され、（−）極性信号を処理するキャ
パシタと（＋）極性を処理するキャパシタとに分けら
れ、（＋）極性の処理時にデジタル／アナログ変換器１
６の出力値に一定値（Ｖｘ）を加える記憶部１８と、特
定周期毎に、（＋）極性を処理するキャパシタの両端の
電位差が一定値（Ｖｘ）を維持するように（＋）極性の
キャパシタをリフレッシュさせるリフレッシュロジック
部１７と、ＴＦＴ−ＬＣＤのチャネルに相応する個数の
バッファから構成され、記憶部１８から出力される値を
増幅して出力するバッファ部１９と、ＴＦＴ−ＬＣＤの
チャネルに相応する個数のスイッチング素子から構成さ
れ、バッファ部１９の複数のバッファ中の隣り合うバッ
ファの出力のうち一つを選択して出力するスイッチング
部２０とを備える。
【００１０】ここで、レベルシフト部１４、デジタル／
アナログ変換器１６、記憶部１８、バッファ部１９のそ
れぞれの素子中の奇数番目は（−）極性信号を処理する
部分で、偶数番目は（＋）極性信号を処理する部分であ
る。
アナログ変換器１６、記憶部１８、バッファ部１９のそ
れぞれの素子中の奇数番目は（−）極性信号を処理する
部分で、偶数番目は（＋）極性信号を処理する部分であ
る。
【００１１】次に、このような本実施形態のＴＦＴ−Ｌ
ＣＤ駆動回路の各部を更に詳細に説明する。まず、ミキ
シング部１１は、図４に示すように、６ビットのデータ
をクロック信号（ＣＬＫ，ＣＬＫＢ）によってラッチし
て出力する第１ラッチ素子２１と、第１ラッチ素子２１
の出力信号を第１ラッチ素子２１と同じクロック信号に
よってラッチして出力する第２ラッチ素子２２と、第１
ラッチ素子２１の出力信号を第１ラッチ素子２１の２分
周されたクロック信号（ＣＬＫ２Ｘ，ＣＬＫ２ＸＢ）に
よってラッチして出力する第３ラッチ素子２３と、第２
ラッチ素子２２の出力信号を第３ラッチ素子２３と同じ
クロック信号（ＣＬＫ２Ｘ，ＣＬＫ２ＸＢ）によってラ
ッチして出力する第４ラッチ素子２４と、極性信号（Ｐ
ＯＬ）をＣＯＮ端に入力し、反転された極性信号（ＰＯ
Ｌ）をＣＯＮＢ端に入力し、第３、第４ラッチ素子２
３、２４の出力信号のいずれかの信号を選択してラッチ
部１３に出力するマルチプレクサ２５と、極性信号（Ｐ
ＯＬ）を反転してマルチプレクサ２５のＣＯＮＢ端に入
力するインバータ２６とから構成される。この回路の入
出力タイミングを図１１に示す。図中Ｏ、Ｅはそれぞれ
図３のＯ、Ｅに相当する。すなわち２チャネル分の信号
である。
ＣＤ駆動回路の各部を更に詳細に説明する。まず、ミキ
シング部１１は、図４に示すように、６ビットのデータ
をクロック信号（ＣＬＫ，ＣＬＫＢ）によってラッチし
て出力する第１ラッチ素子２１と、第１ラッチ素子２１
の出力信号を第１ラッチ素子２１と同じクロック信号に
よってラッチして出力する第２ラッチ素子２２と、第１
ラッチ素子２１の出力信号を第１ラッチ素子２１の２分
周されたクロック信号（ＣＬＫ２Ｘ，ＣＬＫ２ＸＢ）に
よってラッチして出力する第３ラッチ素子２３と、第２
ラッチ素子２２の出力信号を第３ラッチ素子２３と同じ
クロック信号（ＣＬＫ２Ｘ，ＣＬＫ２ＸＢ）によってラ
ッチして出力する第４ラッチ素子２４と、極性信号（Ｐ
ＯＬ）をＣＯＮ端に入力し、反転された極性信号（ＰＯ
Ｌ）をＣＯＮＢ端に入力し、第３、第４ラッチ素子２
３、２４の出力信号のいずれかの信号を選択してラッチ
部１３に出力するマルチプレクサ２５と、極性信号（Ｐ
ＯＬ）を反転してマルチプレクサ２５のＣＯＮＢ端に入
力するインバータ２６とから構成される。この回路の入
出力タイミングを図１１に示す。図中Ｏ、Ｅはそれぞれ
図３のＯ、Ｅに相当する。すなわち２チャネル分の信号
である。
【００１２】パワースイッチ部１５は、図５に示すよう
に、外部から入力される基準電圧（Ｖref ５）を外部の
制御信号（ＣＯＮ１）によりスイッチングする第１スイ
ッチＳ１と、外部から入力される基準電圧（Ｖref ０）
を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチングす
る第２スイッチＳ２と、外部から入力される基準電圧
（Ｖref ４）を外部の制御信号（ＣＯＮ１）によりスイ
ッチングする第３スイッチＳ３と、外部から入力される
基準電圧（Ｖref １）を外部の制御信号（ＣＯＮ１Ｂ）
によりスイッチングする第４スイッチＳ４と、外部から
入力される基準電圧（Ｖref ３）を外部の制御信号（Ｃ
ＯＮ１）によりスイッチングする第５スイッチＳ５と、
外部から入力される基準電圧（Ｖref ２）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第６スイッ
チＳ６と、外部から入力される基準電圧（Ｖref ２）を
外部の制御信号（ＣＯＮ１）によりスイッチングする第
７スイッチＳ７と、外部から入力される基準電圧（Ｖre
f ３）を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチ
ングする第８スイッチＳ８と、外部から入力される基準
電圧（Ｖref １）を外部の制御信号（ＣＯＮ１）により
スイッチングする第９スイッチＳ９と、外部から入力さ
れる基準電圧（Ｖref ４）を外部の制御信号（ＣＯＮ１
Ｂ）によりスイッチングする第１０スイッチＳ１０と、
外部から入力される基準電圧（Ｖref ０）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第１１スイッ
チＳ１１と、外部から入力される基準電圧（Ｖref ５）
を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチングす
る第１２スイッチＳ１２と、第１、第２スイッチＳ１、
Ｓ２から出力される信号を外部の制御信号（ＣＯＮ２）
によりスイッチングする第１３スイッチＳ１３と、第
３、第４スイッチＳ３、Ｓ４から出力される信号を外部
の制御信号（ＣＯＮ２）によりスイッチングする第１４
スイッチＳ１４と、第５、第６スイッチＳ５、Ｓ６から
出力される信号を外部の制御信号（ＣＯＮ２）によりス
イッチングする第１５スイッチＳ１５と、第７、第８ス
イッチＳ７、Ｓ８から出力される信号を外部の制御信号
（ＣＯＮ２）によりスイッチングする第１６スイッチＳ
１６と、第９、第１０スイッチＳ９、Ｓ１０から出力さ
れる信号を外部の制御信号（ＣＯＮ２）によりスイッチ
ングする第１７スイッチＳ１７と、第１１、第１２スイ
ッチＳ１１、Ｓ１２から出力される信号を外部の制御信
号（ＣＯＮ２）によりスイッチングする第１８スイッチ
Ｓ１８と、第１３、第１４、第１５、第１６、第１７、
第１８スイッチＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１
７、Ｓ１８の出力を出力端とする第１、第２、第３、第
４、第５、第６出力端Ｖ０５、Ｖ０４、Ｖ０３、Ｖ０
２、Ｖ０１、Ｖ００の間にそれぞれ接続され、外部の制
御信号（ＣＯＮ２Ｂ）によりそれぞれの隣接する出力端
を等電位にスイッチングする第１９、第２０、第２１、
第２２、第２３スイッチＳ１９、Ｓ２０、Ｓ２１、Ｓ２
２、Ｓ２３とから構成される。
に、外部から入力される基準電圧（Ｖref ５）を外部の
制御信号（ＣＯＮ１）によりスイッチングする第１スイ
ッチＳ１と、外部から入力される基準電圧（Ｖref ０）
を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチングす
る第２スイッチＳ２と、外部から入力される基準電圧
（Ｖref ４）を外部の制御信号（ＣＯＮ１）によりスイ
ッチングする第３スイッチＳ３と、外部から入力される
基準電圧（Ｖref １）を外部の制御信号（ＣＯＮ１Ｂ）
によりスイッチングする第４スイッチＳ４と、外部から
入力される基準電圧（Ｖref ３）を外部の制御信号（Ｃ
ＯＮ１）によりスイッチングする第５スイッチＳ５と、
外部から入力される基準電圧（Ｖref ２）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第６スイッ
チＳ６と、外部から入力される基準電圧（Ｖref ２）を
外部の制御信号（ＣＯＮ１）によりスイッチングする第
７スイッチＳ７と、外部から入力される基準電圧（Ｖre
f ３）を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチ
ングする第８スイッチＳ８と、外部から入力される基準
電圧（Ｖref １）を外部の制御信号（ＣＯＮ１）により
スイッチングする第９スイッチＳ９と、外部から入力さ
れる基準電圧（Ｖref ４）を外部の制御信号（ＣＯＮ１
Ｂ）によりスイッチングする第１０スイッチＳ１０と、
外部から入力される基準電圧（Ｖref ０）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第１１スイッ
チＳ１１と、外部から入力される基準電圧（Ｖref ５）
を外部の制御信号（ＣＯＮ１Ｂ）によりスイッチングす
る第１２スイッチＳ１２と、第１、第２スイッチＳ１、
Ｓ２から出力される信号を外部の制御信号（ＣＯＮ２）
によりスイッチングする第１３スイッチＳ１３と、第
３、第４スイッチＳ３、Ｓ４から出力される信号を外部
の制御信号（ＣＯＮ２）によりスイッチングする第１４
スイッチＳ１４と、第５、第６スイッチＳ５、Ｓ６から
出力される信号を外部の制御信号（ＣＯＮ２）によりス
イッチングする第１５スイッチＳ１５と、第７、第８ス
イッチＳ７、Ｓ８から出力される信号を外部の制御信号
（ＣＯＮ２）によりスイッチングする第１６スイッチＳ
１６と、第９、第１０スイッチＳ９、Ｓ１０から出力さ
れる信号を外部の制御信号（ＣＯＮ２）によりスイッチ
ングする第１７スイッチＳ１７と、第１１、第１２スイ
ッチＳ１１、Ｓ１２から出力される信号を外部の制御信
号（ＣＯＮ２）によりスイッチングする第１８スイッチ
Ｓ１８と、第１３、第１４、第１５、第１６、第１７、
第１８スイッチＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１
７、Ｓ１８の出力を出力端とする第１、第２、第３、第
４、第５、第６出力端Ｖ０５、Ｖ０４、Ｖ０３、Ｖ０
２、Ｖ０１、Ｖ００の間にそれぞれ接続され、外部の制
御信号（ＣＯＮ２Ｂ）によりそれぞれの隣接する出力端
を等電位にスイッチングする第１９、第２０、第２１、
第２２、第２３スイッチＳ１９、Ｓ２０、Ｓ２１、Ｓ２
２、Ｓ２３とから構成される。
【００１３】記憶部１８においては、奇数番目のキャパ
シタＣ１は一方のノードは接地されており、他方のノー
ドはＤＡＣの出力及びバッファ部１９の入力端に連結さ
れている。そして、偶数番目の（＋）極性信号処理部分
のキャパシタＣ２はＤＡＣの出力端とバッファ部１９の
入力端との間に連結されている。
シタＣ１は一方のノードは接地されており、他方のノー
ドはＤＡＣの出力及びバッファ部１９の入力端に連結さ
れている。そして、偶数番目の（＋）極性信号処理部分
のキャパシタＣ２はＤＡＣの出力端とバッファ部１９の
入力端との間に連結されている。
【００１４】バッファ部１９は、記憶部１８から出力さ
れる信号を増幅する役割を果たす。（−）極性信号処理
部には（−）極性を増幅するＮ−ＢＵＦがあり、（＋）
極性信号処理部には（＋）極性を増幅するＰ−ＢＵＦが
配置されており、各々の動作電圧はＶSS1〜ＶDD1とＶ
SS2〜ＶDD2である。このＶSS1〜ＶDD1とＶSS2〜ＶDD2は
それぞれ（−）信号と（＋）信号範囲を含んでおり、５
Ｖの範囲以内である。
れる信号を増幅する役割を果たす。（−）極性信号処理
部には（−）極性を増幅するＮ−ＢＵＦがあり、（＋）
極性信号処理部には（＋）極性を増幅するＰ−ＢＵＦが
配置されており、各々の動作電圧はＶSS1〜ＶDD1とＶ
SS2〜ＶDD2である。このＶSS1〜ＶDD1とＶSS2〜ＶDD2は
それぞれ（−）信号と（＋）信号範囲を含んでおり、５
Ｖの範囲以内である。
【００１５】スイッチング部２０の構成は、図８に示す
ように、外部のローのコントロール信号（ＣＯＮＬ、Ｃ
ＯＮＬＢ）によりロー信号をスイッチングする第１伝送
ゲート３１と、外部のコントロール信号（ＣＯＮＬ，Ｃ
ＯＮＬＢ）により共通電圧（ＶＣＯＭ）をスイッチング
する第２伝送ゲート３２と、外部のハイのコントロール
信号（ＣＯＮＨ，ＣＯＮＨＢ）によりハイ信号をスイッ
チングする第３伝送ゲート３３と、外部のハイのコント
ロール信号（ＣＯＮＨ，ＣＯＮＨＢ）により共通電圧
（ＶＣＯＭ）をスイッチングする第４伝送ゲート３４
と、共通電圧（ＶＣＯＭ）信号により第１、第２伝送ゲ
ート３１、３２の出力信号をスイッチングして出力する
ＮＭＯＳトランジスタ３５と、共通電圧（ＶＣＯＭ）信
号により第３、第４伝送ゲート３３、３４の出力信号を
スイッチングして出力するＰＭＯＳトランジスタ３６と
から構成される。このスイッチング部２０は、要するに
バッファ部１９の２個のバッファを一対としてその一対
のいずれかを選択して出力するものである。
ように、外部のローのコントロール信号（ＣＯＮＬ、Ｃ
ＯＮＬＢ）によりロー信号をスイッチングする第１伝送
ゲート３１と、外部のコントロール信号（ＣＯＮＬ，Ｃ
ＯＮＬＢ）により共通電圧（ＶＣＯＭ）をスイッチング
する第２伝送ゲート３２と、外部のハイのコントロール
信号（ＣＯＮＨ，ＣＯＮＨＢ）によりハイ信号をスイッ
チングする第３伝送ゲート３３と、外部のハイのコント
ロール信号（ＣＯＮＨ，ＣＯＮＨＢ）により共通電圧
（ＶＣＯＭ）をスイッチングする第４伝送ゲート３４
と、共通電圧（ＶＣＯＭ）信号により第１、第２伝送ゲ
ート３１、３２の出力信号をスイッチングして出力する
ＮＭＯＳトランジスタ３５と、共通電圧（ＶＣＯＭ）信
号により第３、第４伝送ゲート３３、３４の出力信号を
スイッチングして出力するＰＭＯＳトランジスタ３６と
から構成される。このスイッチング部２０は、要するに
バッファ部１９の２個のバッファを一対としてその一対
のいずれかを選択して出力するものである。
【００１６】このように構成された本実施形態のＴＦＴ
−ＬＣＤ駆動回路の動作について以下に説明する。ミキ
シング部１１は、コントローラ（図示せず）から入力さ
れる２チャネル分のデジタル映像信号を記憶したのち、
図１１に示すように、極性（ＰＯＬ）信号に基づいて
（＋）極性信号はラッチ部１３の（＋）極性信号処理部
に入力され、（−）極性信号はラッチ部１３の（−）極
性信号処理部に入力されるように、ラッチ部１３に入力
される順序を調節する。すなわち、１チャネルの映像信
号は第１、第３ラッチ素子２１、２３を介し、別のチャ
ネルの映像信号は第２、第４ラッチ素子２２、２４を介
して、極性信号（ＰＯＬ）に基づいてマルチプレクサ２
５によりラッチ部１３の（＋）極性信号処理部または
（−）極性信号処理部に入力される。そして、シフトレ
ジスタ部１２は、クロック信号（ＣＬＫ）の一周期長さ
のパルスを順次出力させ、次段のラッチ中の一つをイネ
ーブルさせることにより、ミキシング部１１の出力をラ
ッチ部１３に順次入力させる。
−ＬＣＤ駆動回路の動作について以下に説明する。ミキ
シング部１１は、コントローラ（図示せず）から入力さ
れる２チャネル分のデジタル映像信号を記憶したのち、
図１１に示すように、極性（ＰＯＬ）信号に基づいて
（＋）極性信号はラッチ部１３の（＋）極性信号処理部
に入力され、（−）極性信号はラッチ部１３の（−）極
性信号処理部に入力されるように、ラッチ部１３に入力
される順序を調節する。すなわち、１チャネルの映像信
号は第１、第３ラッチ素子２１、２３を介し、別のチャ
ネルの映像信号は第２、第４ラッチ素子２２、２４を介
して、極性信号（ＰＯＬ）に基づいてマルチプレクサ２
５によりラッチ部１３の（＋）極性信号処理部または
（−）極性信号処理部に入力される。そして、シフトレ
ジスタ部１２は、クロック信号（ＣＬＫ）の一周期長さ
のパルスを順次出力させ、次段のラッチ中の一つをイネ
ーブルさせることにより、ミキシング部１１の出力をラ
ッチ部１３に順次入力させる。
【００１７】ラッチ部１３は、シフトレジスタ部１２か
ら出力されるイネーブル信号により、ミキシング部１１
から入力される映像信号を１チャネルずつ（＋）極性信
号処理部と（−）極性信号処理部で順次処理してそれぞ
れのチャネルでレベルシフト部１４へ出力する。その
際、（＋）極性信号処理部で処理された信号は偶数番目
のレベルシフトへ出力し、（−）極性信号処理部で処理
された信号は奇数番目のレベルシフトへ出力する。レベ
ルシフト部１４は、ラッチ部１３から出力されるデジタ
ル映像信号のレベルを各チャネル毎にＶSS〜ＶDDからＶ
SS1〜ＶDD1のレベルに変換して出力する。
ら出力されるイネーブル信号により、ミキシング部１１
から入力される映像信号を１チャネルずつ（＋）極性信
号処理部と（−）極性信号処理部で順次処理してそれぞ
れのチャネルでレベルシフト部１４へ出力する。その
際、（＋）極性信号処理部で処理された信号は偶数番目
のレベルシフトへ出力し、（−）極性信号処理部で処理
された信号は奇数番目のレベルシフトへ出力する。レベ
ルシフト部１４は、ラッチ部１３から出力されるデジタ
ル映像信号のレベルを各チャネル毎にＶSS〜ＶDDからＶ
SS1〜ＶDD1のレベルに変換して出力する。
【００１８】パワースイッチ部１５は、図６に示される
ような制御信号のタイミングにより、図９のように出力
端からの基準電圧値の大きさの順序が逆順になるように
出力する。つまり、ＣＯＮ１、ＣＯＮ２が「ハイ」の区
間ではＶref ５からＶref ０の順に出力され、ＣＯＮ２
が「ロー」、ＣＯＮ２Ｂが「ハイ」の区間ではすべて短
絡され、ＣＯＮ１Ｂ、ＣＯＮ２が「ハイ」の区間ではＶ
ref ０からＶref ５の順に出力され、ＣＯＮ２Ｂが「ハ
イ」の区間では再度すべての信号が短絡されるようにす
る。すなわち、デジタル／アナログ変換器１６へ供給す
る基準電圧を（＋）極性チャネルと（−）極性チャネル
とで逆順になるように供給する。デジタル／アナログ変
換器１６は、パワースイッチ部１５から入力される基準
電圧値を用いて、レベルシフト部１４から出力されるデ
ジタル信号をアナログ信号に変換して出力する。すなわ
ち、図１０に示すように、入力される基準電圧に基づい
て大きさは同じで且つ位相は反対である信号を出力す
る。
ような制御信号のタイミングにより、図９のように出力
端からの基準電圧値の大きさの順序が逆順になるように
出力する。つまり、ＣＯＮ１、ＣＯＮ２が「ハイ」の区
間ではＶref ５からＶref ０の順に出力され、ＣＯＮ２
が「ロー」、ＣＯＮ２Ｂが「ハイ」の区間ではすべて短
絡され、ＣＯＮ１Ｂ、ＣＯＮ２が「ハイ」の区間ではＶ
ref ０からＶref ５の順に出力され、ＣＯＮ２Ｂが「ハ
イ」の区間では再度すべての信号が短絡されるようにす
る。すなわち、デジタル／アナログ変換器１６へ供給す
る基準電圧を（＋）極性チャネルと（−）極性チャネル
とで逆順になるように供給する。デジタル／アナログ変
換器１６は、パワースイッチ部１５から入力される基準
電圧値を用いて、レベルシフト部１４から出力されるデ
ジタル信号をアナログ信号に変換して出力する。すなわ
ち、図１０に示すように、入力される基準電圧に基づい
て大きさは同じで且つ位相は反対である信号を出力す
る。
【００１９】記憶部１８においては、奇数番目のキャパ
シタＣ１は、一方のノードは接地されており、他方のノ
ードはＤＡＣの出力とバッファ部１９の入力端に連結さ
れている。これにより、ＤＡＣの出力をそのままバッフ
ァ部１９の入力端へ伝達し、ＤＡＣの出力端がハイイン
ピダンス状態のときには以前の出力電圧を維持する。偶
数番目の（＋）極性信号処理部分のキャパシタＣ２はＤ
ＡＣの出力端とバッファ部１９の入力端との間に連結さ
れており、リフレッシュロジック部１７により常に両端
の電位差が一定値（Ｖｘ）に維持される。このＶｘはＤ
ＡＣの出力に加えられて（＋）極性の映像信号を作るた
めの補償電圧である。よって、キャパシタＣ２は、ＤＡ
Ｃの出力にＶｘの電圧を加えてバッファ部１９へ伝達す
る電圧加算器の役割を果たし、キャパシタＣ１と同様に
ＤＡＣの出力端がハイインピダンス状態のときには以前
の出力値を維持する。すなわち、図１０に示すように、
（＋）極性の場合にはＶｘだけ加えられる。
シタＣ１は、一方のノードは接地されており、他方のノ
ードはＤＡＣの出力とバッファ部１９の入力端に連結さ
れている。これにより、ＤＡＣの出力をそのままバッフ
ァ部１９の入力端へ伝達し、ＤＡＣの出力端がハイイン
ピダンス状態のときには以前の出力電圧を維持する。偶
数番目の（＋）極性信号処理部分のキャパシタＣ２はＤ
ＡＣの出力端とバッファ部１９の入力端との間に連結さ
れており、リフレッシュロジック部１７により常に両端
の電位差が一定値（Ｖｘ）に維持される。このＶｘはＤ
ＡＣの出力に加えられて（＋）極性の映像信号を作るた
めの補償電圧である。よって、キャパシタＣ２は、ＤＡ
Ｃの出力にＶｘの電圧を加えてバッファ部１９へ伝達す
る電圧加算器の役割を果たし、キャパシタＣ１と同様に
ＤＡＣの出力端がハイインピダンス状態のときには以前
の出力値を維持する。すなわち、図１０に示すように、
（＋）極性の場合にはＶｘだけ加えられる。
【００２０】バッファ部１９は、記憶部１８から出力さ
れる信号をそれぞれ（−）極性増幅及び（＋）極性増幅
を行う。最後に、スイッチング部２０は、（＋）極性信
号と（−）極性信号とをラインに応じて変える。つま
り、ドット反転方式は、奇数番目のラインでは＋、−、
＋、−の順に、偶数番目のラインでは−、＋、−、＋の
順に表示されるため、ラインに応じてバッファ部１９の
バッファを２個一対とし、それらを切り換えてそれぞれ
のチャネルに出力している。
れる信号をそれぞれ（−）極性増幅及び（＋）極性増幅
を行う。最後に、スイッチング部２０は、（＋）極性信
号と（−）極性信号とをラインに応じて変える。つま
り、ドット反転方式は、奇数番目のラインでは＋、−、
＋、−の順に、偶数番目のラインでは−、＋、−、＋の
順に表示されるため、ラインに応じてバッファ部１９の
バッファを２個一対とし、それらを切り換えてそれぞれ
のチャネルに出力している。
【００２１】全体的に要約説明すれば、ミキシング部は
２チャネル信号を入力して、１チャネルの信号は（＋）
極性信号処理部に与え、別の１チャネルの信号は（−）
極性信号処理部に与えて、それぞれ該当極性で処理す
る。そして、パワースイッチ部１５及びデジタル／アナ
ログ変換器１６では該当極性のアナログ信号を出力さ
せ、記憶部１８及びリフレッシュロジック部１７ではド
ット反転方式の駆動原理に基づいて（＋）極性と（−）
極性を生成し、スイッチング部２０ではラインに応じて
チャネルの極性順序を変える。
２チャネル信号を入力して、１チャネルの信号は（＋）
極性信号処理部に与え、別の１チャネルの信号は（−）
極性信号処理部に与えて、それぞれ該当極性で処理す
る。そして、パワースイッチ部１５及びデジタル／アナ
ログ変換器１６では該当極性のアナログ信号を出力さ
せ、記憶部１８及びリフレッシュロジック部１７ではド
ット反転方式の駆動原理に基づいて（＋）極性と（−）
極性を生成し、スイッチング部２０ではラインに応じて
チャネルの極性順序を変える。
【００２２】
【発明の効果】以上説明したように、本発明のＴＦＴ−
ＬＣＤ駆動回路においては以下のような効果がある。５
Ｖ以下で駆動できるため、一般的なＣＭＯＳ工程でドッ
ト反転用の駆動回路を実現することができる。１チャネ
ルの信号を処理するにあたって、従来では２つの信号処
理部及びデジタル／アナログ変換素子を必要としたが、
本発明では一つのデジタル／アナログ変換素子のみで実
現できる。このため、チップ面積を大幅に減少させるこ
とができる。出力端がスイッチングする前に一定の期間
にわたってすべてのデータラインを共通電圧（ＶＣＯ
Ｍ）端子に連結して、電荷分配（charge sharing）効果
を得ることができるため、消費電力を減少させることが
できる。
ＬＣＤ駆動回路においては以下のような効果がある。５
Ｖ以下で駆動できるため、一般的なＣＭＯＳ工程でドッ
ト反転用の駆動回路を実現することができる。１チャネ
ルの信号を処理するにあたって、従来では２つの信号処
理部及びデジタル／アナログ変換素子を必要としたが、
本発明では一つのデジタル／アナログ変換素子のみで実
現できる。このため、チップ面積を大幅に減少させるこ
とができる。出力端がスイッチングする前に一定の期間
にわたってすべてのデータラインを共通電圧（ＶＣＯ
Ｍ）端子に連結して、電荷分配（charge sharing）効果
を得ることができるため、消費電力を減少させることが
できる。
【図１】 従来のＴＦＴ−ＬＣＤ駆動回路の構成ブロッ
ク図。
ク図。
【図２】 従来の出力バッファ回路の構成図。
【図３】 本発明実施形態のＴＦＴ−ＬＣＤ駆動回路の
構成図。
構成図。
【図４】 図３の実施形態のミキシング部の詳細回路
図。
図。
【図５】 図３の実施形態のパワースイッチ部の詳細回
路図。
路図。
【図６】 図３の実施形態のパワースイッチ部のコント
ロール信号出力波形図。
ロール信号出力波形図。
【図７】 図３の実施形態のリフレッシュロジックの概
念図。
念図。
【図８】 図３の実施形態のスイッチング部の詳細回路
図。
図。
【図９】 図３の実施形態の図６のパワースイッチ部の
出力値を示す図。
出力値を示す図。
【図１０】 図３の実施形態のデジタル／アナログ変換
器の出力及び記憶部の出力の説明図。
器の出力及び記憶部の出力の説明図。
【図１１】 図４のミキシング部の動作タイミングを示
す図。
す図。
１１ ミキシング部 １２ シフトレジスタ部 １３ ラッチ部 １４ レベルシフト部 １５ パワースイッチ部 １６ デジタル／アナログ変換器 １７ リフレッシュロジック部 １８ 記憶部 １９ バッファ部 ２０ スイッチング部 ２１、２２、２３、２４ ラッチ素子 ２５ マルチプレクサ ２６ インバータ ３１、３２、３３、３４ 伝送ゲート ３５、３６ トランジスタ Ｓ１〜Ｓ２３ スイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 G09G 3/36
Claims (7)
- 【請求項１】 ２チャネルのデジタル映像信号を一時記
憶して外部の極性信号に基づいて（＋）極性信号と
（−）極性信号の順序を調節して出力するミクシング部
と、 クロック信号の一周期長さのパルスを順次に出力させる
シフトレジスタと、 前記シフトレジスタから出力される信号に基づいて前記
ミキシング部から出力されるデジタル映像信号をラッチ
させ、ミキシング部からの（＋）極性信号を（＋）極性
信号処理部で及び（−）極性信号を（−）極性信号処理
部でそれぞれ信号処理して出力するラッチ部と、 各チャネル毎に前記ラッチ部から出力された信号のレベ
ルを所定のレベルに変換して出力するレベルシフト部
と、 外部から入力される複数の基準電圧を、（＋）、（−）
極性信号に基づいて基準電圧値の高い順序または低い順
序に出力するパワースイッチ部と、 前記パワースイッチ部から出力される基準電圧により、
各チャネル毎にレベルシフタ部から出力されるデジタル
信号をアナログ信号に変換して出力するデジタル／アナ
ログ変換器と、 （−）極性信号を処理するキャパシタと（＋）極性を処
理するキャパシタとを備え、（＋）極性の処理時にデジ
タル／アナログ変換器１６の出力値に一定値（Ｖｘ）を
加える記憶部と、 特定周期毎に、記憶部の（＋）極性を処理するキャパシ
タの両端の電位差が一定値（Ｖｘ）を維持するように
（＋）極性のキャパシタをリフレッシュさせるリフレッ
シュロジック部と、 記憶部から各チャネルごとに出力される値をそれぞれの
バッファで増幅して出力するバッファ部と、 バッファ部の複数のバッファのうち２個を一対として、
その一対の一つの信号を選択して出力するスイッチング
部と、を備えることを特徴とするＴＦＴ−ＬＣＤ駆動回
路。 - 【請求項２】 前記レベルシフト部、デジタル／アナロ
グ変換器、記憶部、バッファ部は、それぞれチャネルに
相応する個数の素子から構成され、各部の奇数番目は
（−）極性信号を処理する部分であり、偶数番目は
（＋）極性信号を処理する部分であることを特徴とする
請求項１に記載のＴＦＴ−ＬＣＤ駆動回路。 - 【請求項３】 前記ミキシング部は、 ６ビットのデータをクロック信号（ＣＬＫ、ＣＬＫＢ）
によりラッチして出力する第１ラッチ素子と、 前記第１ラッチ素子の出力信号を第１ラッチ素子と同じ
クロック信号によりラッチして出力する第２ラッチ素子
と、 前記第１ラッチ素子の出力信号を第１ラッチ素子のクロ
ックの２分周に相当するクロック信号（ＣＬＫ２Ｘ，Ｃ
ＬＫＢ２Ｘ）によりラッチして出力する第３ラッチ素子
と、 前記第２ラッチ素子の出力信号を第３ラッチ素子と同じ
クロック信号（ＣＬＫ２Ｘ、ＣＬＫＢ２Ｘ）によりラッ
チして出力する第４ラッチ素子と、 外部の極性信号（ＰＯＬ）に基づいて前記第３、第４ラ
ッチ素子の出力信号のいずれか一方を選択して前記ラッ
チ部に出力するマルチプレクサとから構成されることを
特徴とする請求項１に記載のＴＦＴ−ＬＣＤ駆動回路。 - 【請求項４】 前記パワースイッチ部は、 外部から入力される基準電圧（Ｖref ５）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第１スイッチ
と、 外部から入力される基準電圧（Ｖref ０）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第２スイッ
チと、 外部から入力される基準電圧（Ｖref ４）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第３スイッチ
と、 外部から入力される基準電圧（Ｖref １）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第４スイッ
チと、 外部から入力される基準電圧（Ｖref ３）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第５スイッチ
と、 外部から入力される基準電圧（Ｖref ２）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第６スイッ
チと、 外部から入力される基準電圧（Ｖref ２）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第７スイッチ
と、 外部から入力される基準電圧（Ｖref ３）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第８スイッ
チと、 外部から入力される基準電圧（Ｖref １）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第９スイッチ
と、 外部から入力される基準電圧（Ｖref ４）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第１０スイ
ッチと、 外部から入力される基準電圧（Ｖref ０）を外部の制御
信号（ＣＯＮ１）によりスイッチングする第１１スイッ
チと、 外部から入力される基準電圧（Ｖref ５）を外部の制御
信号（ＣＯＮ１Ｂ）によりスイッチングする第１２スイ
ッチと、 前記第１、第２スイッチＳ１、Ｓ２から出力される信号
を外部の制御信号（ＣＯＮ２）によりスイッチングする
第１３スイッチと、 前記第３、第４スイッチから出力される信号を外部の制
御信号（ＣＯＮ２）によりスイッチングする第１４スイ
ッチと、 前記第５、第６スイッチから出力される信号を外部の制
御信号（ＣＯＮ２）によりスイッチングする第１５スイ
ッチと、 前記第７、第８スイッチから出力される信号を外部の制
御信号（ＣＯＮ２）によりスイッチングする第１６スイ
ッチと、 前記第９、第１０スイッチから出力される信号を外部の
制御信号（ＣＯＮ２）によりスイッチングする第１７ス
イッチと、 前記第１１、第１２スイッチから出力される信号を外部
の制御信号（ＣＯＮ２）によりスイッチングする第１８
スイッチと、 前記第１３、第１４、第１５、第１６、第１７、第１８
スイッチの出力を出力端とする第１、第２、第３、第
４、第５、第６出力端の間にそれぞれ設けられ、外部の
制御信号（ＣＯＮ２Ｂ）により前記各出力端の等電位に
スイッチングする第１９、第２０、第２１、第２２、第
２３スイッチと、から構成されることを特徴とする請求
項１に記載のＴＦＴ−ＬＣＤ駆動回路。 - 【請求項５】 前記記憶部はチャネル数に相応する個数
のキャパシタから構成され、 奇数番目のキャパシタＣ１は、一方のノードは接地され
ており、他方のノードは前記デジタル／アナログ変換器
の出力と前記バッファの入力端に連結されており、 偶数番目の（＋）極性信号処理部分のキャパシタＣ２
は、前記デジタル／アナログ変換器の出力端と前記バッ
ファの入力端との間に連結されていることを特徴とする
請求項１に記載のＴＦＴ−ＬＣＤ駆動回路。 - 【請求項６】 前記バッファ部はチャネル数に相応する
複数のバッファから構成され、（−）極性信号処理部に
は（−）極性を増幅するバッファ（Ｎ−ＢＵＦ）があ
り、（＋）極性信号処理部には（＋）極性を増幅するバ
ッファ（Ｐ−ＢＵＦ）が配置されていることを特徴とす
る請求項１に記載のＴＦＴ−ＬＣＤ駆動回路。 - 【請求項７】 前記スイッチング部は、 外部のローのコントロール信号（ＣＯＮＬ，ＣＯＮＬ
Ｂ）によりロー信号をスイッチングする第１伝送ゲート
と、 外部のコントロール信号（ＣＯＮＬ，ＣＯＮＬＢ）によ
り共通電圧（ＶＣＯＭ）をスイッチングする第２伝送ゲ
ートと、 外部のハイのコントロール信号（ＣＯＮＨ，ＣＯＮＨ
Ｂ）によりハイ信号をスイッチングする第３伝送ゲート
と、 外部のハイのコントロール信号（ＣＯＮＨ，ＣＯＮＨ
Ｂ）によりハイ信号をスイッチングする第４伝送ゲート
と、 前記共通電圧（ＶＣＯＭ）信号により前記第１、第２伝
送ゲートの出力信号をスイッチングして出力するＮＭＯ
Ｓトランジスタと、 前記共通電圧（ＶＣＯＭ）信号により前記第３、第４伝
送ゲートの出力信号をスイッチングして出力するＰＭＯ
Ｓトランジスタとから構成されることを特徴とする請求
項１に記載のＴＦＴ−ＬＣＤ駆動回路。
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