JPH10177368A - サンプリングホールド回路 - Google Patents
サンプリングホールド回路Info
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- JPH10177368A JPH10177368A JP33878696A JP33878696A JPH10177368A JP H10177368 A JPH10177368 A JP H10177368A JP 33878696 A JP33878696 A JP 33878696A JP 33878696 A JP33878696 A JP 33878696A JP H10177368 A JPH10177368 A JP H10177368A
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- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 構成素子数を減少させることができるサンプ
リングホールド回路を提供すること。 【解決手段】 所定のタイミングでスイッチ１，４とス
イッチ２，３が交互にオン／オフし、例えばスイッチ１
がオンになっている間は、スイッチ２がオフとなって、
入力端子ＩＮに入力された画像信号の電圧がホールドコ
ンデンサ５に保持される。また、この間スイッチ３はオ
フ、スイッチ４はオンになっており、ホールドコンデン
サ６によって保持されていた画像信号の電圧が出力バッ
ファ部２０へ出力され、これにより液晶セル２５が駆動
される。
リングホールド回路を提供すること。 【解決手段】 所定のタイミングでスイッチ１，４とス
イッチ２，３が交互にオン／オフし、例えばスイッチ１
がオンになっている間は、スイッチ２がオフとなって、
入力端子ＩＮに入力された画像信号の電圧がホールドコ
ンデンサ５に保持される。また、この間スイッチ３はオ
フ、スイッチ４はオンになっており、ホールドコンデン
サ６によって保持されていた画像信号の電圧が出力バッ
ファ部２０へ出力され、これにより液晶セル２５が駆動
される。
Description
【０００１】
【発明の属する技術分野】この発明は、所定時刻のアナ
ログ画像信号の瞬時値をサンプルし、サンプルした瞬時
値を所定時間保持するサンプリングホールド回路に係
り、特に、液晶表示装置の駆動回路に用いて好適なサン
プリングホールド回路に関する。
ログ画像信号の瞬時値をサンプルし、サンプルした瞬時
値を所定時間保持するサンプリングホールド回路に係
り、特に、液晶表示装置の駆動回路に用いて好適なサン
プリングホールド回路に関する。
【０００２】
【従来の技術】一般に、液晶表示装置用駆動回路（以
下、液晶ドライバという）は、マトリクス状に配置され
た液晶セルを所定のタイミングで、一行ずつ順次駆動し
ていくことにより画像を表示させている。また、アナロ
グ画像信号をサンプル／ホールドし、ホールド電圧によ
って液晶セルを駆動するアナログ式液晶ドライバにおい
ては、液晶セルの各列毎にそれぞれ２つずつサンプリン
グホールド回路を具備し、これら２つのサンプリングホ
ールド回路によって各行の液晶セル画像信号を交互に保
持および出力するものが多い。
下、液晶ドライバという）は、マトリクス状に配置され
た液晶セルを所定のタイミングで、一行ずつ順次駆動し
ていくことにより画像を表示させている。また、アナロ
グ画像信号をサンプル／ホールドし、ホールド電圧によ
って液晶セルを駆動するアナログ式液晶ドライバにおい
ては、液晶セルの各列毎にそれぞれ２つずつサンプリン
グホールド回路を具備し、これら２つのサンプリングホ
ールド回路によって各行の液晶セル画像信号を交互に保
持および出力するものが多い。
【０００３】この種のアナログ式液晶ドライバは、図３
に示すように、液晶パネル５０の列方向に配置された液
晶セルの数と同数のサンプリングホールド回路を具備す
るサンプリングホールド群５１，５２を有し、例えば、
あるタイミングにおいて、サンプリングホールド群５１
がｉ行目の液晶セルに対して画像信号を出力していたと
すると、その間、サンプリングホールド群５２には、ｉ
＋１行目の液晶セルに対する画像信号が入力され、保持
される。
に示すように、液晶パネル５０の列方向に配置された液
晶セルの数と同数のサンプリングホールド回路を具備す
るサンプリングホールド群５１，５２を有し、例えば、
あるタイミングにおいて、サンプリングホールド群５１
がｉ行目の液晶セルに対して画像信号を出力していたと
すると、その間、サンプリングホールド群５２には、ｉ
＋１行目の液晶セルに対する画像信号が入力され、保持
される。
【０００４】そして、次のタイミングで、サンプリング
ホールド群５２からｉ＋１行目の液晶セルに対して画像
信号が出力されると、その間、サンプリングホールド群
５１には、ｉ＋２行目の液晶セルに対する画像信号が入
力され、保持される。このように、２つのサンプリング
ホールド群によって１行毎の画像信号の保持および出力
が交互に繰り返されている。
ホールド群５２からｉ＋１行目の液晶セルに対して画像
信号が出力されると、その間、サンプリングホールド群
５１には、ｉ＋２行目の液晶セルに対する画像信号が入
力され、保持される。このように、２つのサンプリング
ホールド群によって１行毎の画像信号の保持および出力
が交互に繰り返されている。
【０００５】次に、上述したサンプリングホールド群５
１，５２において、１列当たりのサンプリングホールド
回路の構成および動作について、それぞれ図４（ａ）お
よび（ｂ）を参照して説明する。図４（ａ）おいて、Ｉ
Ｎは画像信号入力ラインであり、各液晶セルに対するア
ナログ画像信号が所定のタイミングで順次入力される。
Ｓ１〜Ｓ４はアナログスイッチ（以下、単にスイッチと
いう）であり、Ｓ１とＳ４、および、Ｓ２とＳ３がそれ
ぞれ同期して交互にオン／オフされる。
１，５２において、１列当たりのサンプリングホールド
回路の構成および動作について、それぞれ図４（ａ）お
よび（ｂ）を参照して説明する。図４（ａ）おいて、Ｉ
Ｎは画像信号入力ラインであり、各液晶セルに対するア
ナログ画像信号が所定のタイミングで順次入力される。
Ｓ１〜Ｓ４はアナログスイッチ（以下、単にスイッチと
いう）であり、Ｓ１とＳ４、および、Ｓ２とＳ３がそれ
ぞれ同期して交互にオン／オフされる。
【０００６】ここで、アナログスイッチの構成は、図４
（ｃ）に示すように、それぞれＮチャネル電界効果トラ
ンジスタ（以下、ＮｃｈＦＥＴという）とＰチャネル電
界効果トランジスタ（以下、ＰｃｈＦＥＴという）のソ
ースＳとドレインＤとが、互いに接続されて入出力端子
となっている。また、各ＦＥＴは、それぞれ図示せぬ制
御回路からゲートＧに印加されるディジタル制御信号Ｃ
ＮＴおよびその反転信号ｎｏｔ＿ＣＮＴによってオン／
オフ制御される。
（ｃ）に示すように、それぞれＮチャネル電界効果トラ
ンジスタ（以下、ＮｃｈＦＥＴという）とＰチャネル電
界効果トランジスタ（以下、ＰｃｈＦＥＴという）のソ
ースＳとドレインＤとが、互いに接続されて入出力端子
となっている。また、各ＦＥＴは、それぞれ図示せぬ制
御回路からゲートＧに印加されるディジタル制御信号Ｃ
ＮＴおよびその反転信号ｎｏｔ＿ＣＮＴによってオン／
オフ制御される。
【０００７】また、Ｃ１，Ｃ２はホールドコンデンサで
あり、それぞれ画像信号入力ラインＩＮから入力された
画像信号の電圧を保持する。ＯＰ１，ＯＰ２はオペアン
プであり、それぞれ反転入力端子が直接出力端子に接続
されており、ゲインが１のインピーダンス変換器として
使用されている。
あり、それぞれ画像信号入力ラインＩＮから入力された
画像信号の電圧を保持する。ＯＰ１，ＯＰ２はオペアン
プであり、それぞれ反転入力端子が直接出力端子に接続
されており、ゲインが１のインピーダンス変換器として
使用されている。
【０００８】次に、上述したサンプリングホールド回路
の動作について図４（ｂ）を参照して説明する。まず、
ある時刻ｔ1 において、画像信号入力ラインＩＮにｉ行
目の画像信号が入力され、この時、スイッチＳ１，Ｓ４
がオン、スイッチＳ２，Ｓ３がオフになったとする。こ
の場合、ｉ行目の画像信号電圧はコンデンサＣ１によっ
て保持され、コンデンサＣ２に保持されていた電圧、す
なわち、ｉ−１行目の画像信号電圧は、オペアンプＯＰ
２を介して液晶セルＣＬに印加される。
の動作について図４（ｂ）を参照して説明する。まず、
ある時刻ｔ1 において、画像信号入力ラインＩＮにｉ行
目の画像信号が入力され、この時、スイッチＳ１，Ｓ４
がオン、スイッチＳ２，Ｓ３がオフになったとする。こ
の場合、ｉ行目の画像信号電圧はコンデンサＣ１によっ
て保持され、コンデンサＣ２に保持されていた電圧、す
なわち、ｉ−１行目の画像信号電圧は、オペアンプＯＰ
２を介して液晶セルＣＬに印加される。
【０００９】次に時刻ｔ2 になると、画像信号入力ライ
ンＩＮにｉ＋１行目の画像信号が入力され、また、スイ
ッチＳ１，Ｓ４がオフ、スイッチＳ２，Ｓ３がオンにな
る。これにより、コンデンサＣ１に保持されていたｉ行
目の画像信号電圧がオペアンプＯＰ１を介して液晶セル
ＣＬに印加され、一方、ｉ＋１行目の画像信号電圧は、
コンデンサＣ２によって保持される。以下、この様にし
て、２つのホールドコンデンサにより画像信号電圧の保
持と出力が所定のタイミングで交互に行われていく。
ンＩＮにｉ＋１行目の画像信号が入力され、また、スイ
ッチＳ１，Ｓ４がオフ、スイッチＳ２，Ｓ３がオンにな
る。これにより、コンデンサＣ１に保持されていたｉ行
目の画像信号電圧がオペアンプＯＰ１を介して液晶セル
ＣＬに印加され、一方、ｉ＋１行目の画像信号電圧は、
コンデンサＣ２によって保持される。以下、この様にし
て、２つのホールドコンデンサにより画像信号電圧の保
持と出力が所定のタイミングで交互に行われていく。
【００１０】
【発明が解決しようとする課題】ところで、アナログ液
晶ドライバは、前述したように、液晶表示装置の列方向
に配置された液晶セル毎に、２つのサンプリングホール
ド回路を具備している。すなわち、例えば、ＶＧＡ（Vi
deo Graphics Array）モードの表示を行う液晶表示装置
の場合、計１２８０個のサンプリングホールド回路を具
備することになる。このため、アナログ液晶ドライバを
ＩＣ化する場合、駆動する液晶表示装置の解像度に応じ
て素子数が倍加することになる。その結果、チップサイ
ズが大きくなり、液晶表示装置の小型化が妨げられると
いう問題が生じてしまう。また、他方では、液晶ドライ
バＩＣの製造工程の複雑化や歩留まりの低下、さらには
液晶ドライバの消費電力の増加といった問題が生じてし
まう。
晶ドライバは、前述したように、液晶表示装置の列方向
に配置された液晶セル毎に、２つのサンプリングホール
ド回路を具備している。すなわち、例えば、ＶＧＡ（Vi
deo Graphics Array）モードの表示を行う液晶表示装置
の場合、計１２８０個のサンプリングホールド回路を具
備することになる。このため、アナログ液晶ドライバを
ＩＣ化する場合、駆動する液晶表示装置の解像度に応じ
て素子数が倍加することになる。その結果、チップサイ
ズが大きくなり、液晶表示装置の小型化が妨げられると
いう問題が生じてしまう。また、他方では、液晶ドライ
バＩＣの製造工程の複雑化や歩留まりの低下、さらには
液晶ドライバの消費電力の増加といった問題が生じてし
まう。
【００１１】このため、上述したアナログ式液晶ドライ
バにおいては、２つのサンプリングホールド回路が共用
する素子の数をできるだけ増やして、回路全体の素子数
を減少させることが重要な課題の１つになっている。
バにおいては、２つのサンプリングホールド回路が共用
する素子の数をできるだけ増やして、回路全体の素子数
を減少させることが重要な課題の１つになっている。
【００１２】上述した趣旨に沿って構成されたサンプリ
ングホールド回路の一例を図５に示す。この図におい
て、５５はサンプル／ホールド部、６０は差動アンプ
部、７０は出力バッファ部である。また、差動アンプ部
６０と出力バッファ部７０とによってオペアンプが構成
されており、これにより図４（ａ）で示したオペアンプ
ＯＰ１，ＯＰ２と同等の機能を果たしている。
ングホールド回路の一例を図５に示す。この図におい
て、５５はサンプル／ホールド部、６０は差動アンプ
部、７０は出力バッファ部である。また、差動アンプ部
６０と出力バッファ部７０とによってオペアンプが構成
されており、これにより図４（ａ）で示したオペアンプ
ＯＰ１，ＯＰ２と同等の機能を果たしている。
【００１３】次に上述したサンプル／ホールド部５５、
差動アンプ部６０、出力バッファ部７０の各構成につい
て説明する。まず、サンプリングホールド部５５におい
て、５６，５８はスイッチであり、所定のタイミング毎
に交互にオン／オフし、各スイッチがオンになった時、
それぞれ対応するホールドコンデンサ５７，５９に画像
信号の電圧を保持させる。
差動アンプ部６０、出力バッファ部７０の各構成につい
て説明する。まず、サンプリングホールド部５５におい
て、５６，５８はスイッチであり、所定のタイミング毎
に交互にオン／オフし、各スイッチがオンになった時、
それぞれ対応するホールドコンデンサ５７，５９に画像
信号の電圧を保持させる。
【００１４】次に、差動アンプ部６０において、６１，
６２，６３は、ＰｃｈＦＥＴであり、ＰｃｈＦＥＴ６１
のゲートＧには、スイッチ５６がオフになった時、ホー
ルドコンデンサ５７に保持されていた電圧が印加され、
ＰｃｈＦＥＴ６２のゲートＧには、スイッチ５８がオフ
になった時、ホールドコンデンサ５９に保持されていた
電圧が印加される。また、ＰｃｈＦＥＴ６３のゲートＧ
は、後述する出力バッファ部７０の出力端に接続されて
いる。
６２，６３は、ＰｃｈＦＥＴであり、ＰｃｈＦＥＴ６１
のゲートＧには、スイッチ５６がオフになった時、ホー
ルドコンデンサ５７に保持されていた電圧が印加され、
ＰｃｈＦＥＴ６２のゲートＧには、スイッチ５８がオフ
になった時、ホールドコンデンサ５９に保持されていた
電圧が印加される。また、ＰｃｈＦＥＴ６３のゲートＧ
は、後述する出力バッファ部７０の出力端に接続されて
いる。
【００１５】そして、ＰｃｈＦＥＴ６１，６２，６３の
ソースＳは、定電流源６４に接続され、また、ＰｃｈＦ
ＥＴ６１，６２のドレインＤは、それぞれスイッチ６
５，６６を介してＮｃｈＦＥＴ６８のドレインＤに接続
され、ＰｃｈＦＥＴ６３のドレインＤは、スイッチ６７
を介してＮｃｈＦＥＴ６９のドレインＤに接続されてい
る。そして、ＮｃｈＦＥＴ６８，６９のソースＳは、一
点で接地されている。また、ＮｃｈＦＥＴ６８，６９の
ゲートＧは互いに接続され、さらに、ＮｃｈＦＥＴ６９
のドレインＤとつながっている。
ソースＳは、定電流源６４に接続され、また、ＰｃｈＦ
ＥＴ６１，６２のドレインＤは、それぞれスイッチ６
５，６６を介してＮｃｈＦＥＴ６８のドレインＤに接続
され、ＰｃｈＦＥＴ６３のドレインＤは、スイッチ６７
を介してＮｃｈＦＥＴ６９のドレインＤに接続されてい
る。そして、ＮｃｈＦＥＴ６８，６９のソースＳは、一
点で接地されている。また、ＮｃｈＦＥＴ６８，６９の
ゲートＧは互いに接続され、さらに、ＮｃｈＦＥＴ６９
のドレインＤとつながっている。
【００１６】ここで、差動アンプ部６０において、Ｐｃ
ｈＦＥＴ６１，６２のドレインＤは、共に非反転入力端
子となり、ＰｃｈＦＥＴ６３のドレインＤは、反転入力
端子となる。また、スイッチ６５，６６と、ＮｃｈＦＥ
Ｔ６８のドレインＤとの接続点は、差動アンプ部６０の
出力として、出力バッファ部７０に接続されている。
ｈＦＥＴ６１，６２のドレインＤは、共に非反転入力端
子となり、ＰｃｈＦＥＴ６３のドレインＤは、反転入力
端子となる。また、スイッチ６５，６６と、ＮｃｈＦＥ
Ｔ６８のドレインＤとの接続点は、差動アンプ部６０の
出力として、出力バッファ部７０に接続されている。
【００１７】また、スイッチ６５は、スイッチ５６がオ
ンの時オフになり、スイッチ５６がオフの時オンにな
る。同様に、スイッチ６６は、スイッチ５８がオンの時
オフになり、スイッチ５８がオフの時オンになる。な
お、スイッチ６７は、非反転入力側に挿入されたスイッ
チ６５，６６とのバランスを取るために設けられたスイ
ッチであり、常時オンになっている。
ンの時オフになり、スイッチ５６がオフの時オンにな
る。同様に、スイッチ６６は、スイッチ５８がオンの時
オフになり、スイッチ５８がオフの時オンになる。な
お、スイッチ６７は、非反転入力側に挿入されたスイッ
チ６５，６６とのバランスを取るために設けられたスイ
ッチであり、常時オンになっている。
【００１８】次に出力バッファ部７０において、７２は
ＮｃｈＦＥＴであり、ソースＳは接地され、ゲートＧは
差動アンプ部６０の出力と接続され、また、ドレインＤ
は、定電流源７１に接続されている。さらに、ＮｃｈＦ
ＥＴ７２のゲートＧとドレインＤとが、コンデンサ７３
を介して接続され、ＮｃｈＦＥＴ７２のドレインＤは、
出力バッファ部７０の出力端として液晶セルＣＬに接続
されている。
ＮｃｈＦＥＴであり、ソースＳは接地され、ゲートＧは
差動アンプ部６０の出力と接続され、また、ドレインＤ
は、定電流源７１に接続されている。さらに、ＮｃｈＦ
ＥＴ７２のゲートＧとドレインＤとが、コンデンサ７３
を介して接続され、ＮｃｈＦＥＴ７２のドレインＤは、
出力バッファ部７０の出力端として液晶セルＣＬに接続
されている。
【００１９】図５に示すサンプリングホールド回路にお
いては、あるタイミングの時、スイッチ５６がオンであ
ったとすると、スイッチ６５はオフになっており、その
時に画像信号入力端子ＩＮに入力された画像信号の電圧
がホールドコンデンサ５７に保持される。またこの時、
スイッチ５８はオフ、スイッチ６６はオンになってお
り、ホールドコンデンサ５９に保持されていた電圧がＰ
ｃｈＦＥＴ６２のゲートＧに印加されて、その電圧と同
じ電圧値で液晶セルＣＬが駆動される。
いては、あるタイミングの時、スイッチ５６がオンであ
ったとすると、スイッチ６５はオフになっており、その
時に画像信号入力端子ＩＮに入力された画像信号の電圧
がホールドコンデンサ５７に保持される。またこの時、
スイッチ５８はオフ、スイッチ６６はオンになってお
り、ホールドコンデンサ５９に保持されていた電圧がＰ
ｃｈＦＥＴ６２のゲートＧに印加されて、その電圧と同
じ電圧値で液晶セルＣＬが駆動される。
【００２０】また、次のタイミングでスイッチ５６がオ
フになると、スイッチ６５がオンになるので、ホールド
コンデンサ５７に保持されていた電圧がＰｃｈＦＥＴ６
１のゲートＧに印加されて、その電圧と同じ電圧値で液
晶セルＣＬが駆動される。また、この時、スイッチ５８
がオン、スイッチ６６がオフになって、画像信号入力端
子ＩＮに入力された画像信号の電圧がホールドコンデン
サ５９に保持される。このように、図５の回路において
は、ホールドコンデンサ５７，５９によって、画像信号
の電圧を交互に保持および出力していき、順次、液晶表
示装置における液晶セルの各行毎に駆動している。
フになると、スイッチ６５がオンになるので、ホールド
コンデンサ５７に保持されていた電圧がＰｃｈＦＥＴ６
１のゲートＧに印加されて、その電圧と同じ電圧値で液
晶セルＣＬが駆動される。また、この時、スイッチ５８
がオン、スイッチ６６がオフになって、画像信号入力端
子ＩＮに入力された画像信号の電圧がホールドコンデン
サ５９に保持される。このように、図５の回路において
は、ホールドコンデンサ５７，５９によって、画像信号
の電圧を交互に保持および出力していき、順次、液晶表
示装置における液晶セルの各行毎に駆動している。
【００２１】しかしながら、図５の回路の場合、差動ア
ンプ部６０において、オフセット電圧が大きくなってし
まうという問題があった。この原因としては、差動アン
プ部６０の非反転入力側と反転入力側とにおける回路構
成の不平衡や、製造時のプロセスのずれ等が考えられる
が、いずれにせよ、このオフセット電圧が大きいと、精
細な階調制御ができなくなってしまうという問題が生じ
てしまう。
ンプ部６０において、オフセット電圧が大きくなってし
まうという問題があった。この原因としては、差動アン
プ部６０の非反転入力側と反転入力側とにおける回路構
成の不平衡や、製造時のプロセスのずれ等が考えられる
が、いずれにせよ、このオフセット電圧が大きいと、精
細な階調制御ができなくなってしまうという問題が生じ
てしまう。
【００２２】さらに、図５の回路では、例えばあるタイ
ミングにおいてホールドコンデンサ５９に保持された電
圧Ｖ１が差動アンプ部６０へ出力されている間に、ホー
ルドコンデンサ５７に電圧Ｖ２（Ｖ２≠Ｖ１）が保持さ
れたとして、次のタイミングでホールドコンデンサ５７
に保持された電圧Ｖ２が差動アンプ部６０へ出力され
る。これにより、定電流源６４からの電流が図中実線の
経路から点線の経路に切り換わり、この時ＰｃｈＦＥＴ
６２のゲートＧに印加されていた電圧Ｖ１と、ＰｃｈＦ
ＥＴ６１のゲートＧに印加される電圧Ｖ２の電圧値が異
なるため、同図中、分岐点Ａにおいて電流の再分配が生
じる。
ミングにおいてホールドコンデンサ５９に保持された電
圧Ｖ１が差動アンプ部６０へ出力されている間に、ホー
ルドコンデンサ５７に電圧Ｖ２（Ｖ２≠Ｖ１）が保持さ
れたとして、次のタイミングでホールドコンデンサ５７
に保持された電圧Ｖ２が差動アンプ部６０へ出力され
る。これにより、定電流源６４からの電流が図中実線の
経路から点線の経路に切り換わり、この時ＰｃｈＦＥＴ
６２のゲートＧに印加されていた電圧Ｖ１と、ＰｃｈＦ
ＥＴ６１のゲートＧに印加される電圧Ｖ２の電圧値が異
なるため、同図中、分岐点Ａにおいて電流の再分配が生
じる。
【００２３】そして、この再分配が生じると、ホールド
コンデンサに保持されていた電圧が漏れてしまうという
現象が確認された。すなわち、上述した場合、ＰｃｈＦ
ＥＴ６１のゲートＧに供給する電圧Ｖ２が本来の電圧値
よりも低下してしまうため、本来の液晶セルの駆動がで
きなくなるという問題が生じてしまう。
コンデンサに保持されていた電圧が漏れてしまうという
現象が確認された。すなわち、上述した場合、ＰｃｈＦ
ＥＴ６１のゲートＧに供給する電圧Ｖ２が本来の電圧値
よりも低下してしまうため、本来の液晶セルの駆動がで
きなくなるという問題が生じてしまう。
【００２４】この発明は、このような事情に鑑みてなさ
れたものであり、第１に、複数のサンプリングホールド
回路を有し、出力段にオペアンプを有するサンプリング
ホールド回路において、構成素子数を減少させることが
できるサンプリングホールド回路を提供することを目的
としている。また、第２に、上述したサンプリングホー
ルド回路において、サンプリングホールド回路の出力を
切り換える時、オペアンプの差動アンプ部における電流
再分配に起因する、ホールドコンデンサからの電圧の漏
れを抑制することができるサンプリングホールド回路を
提供することを目的としている。
れたものであり、第１に、複数のサンプリングホールド
回路を有し、出力段にオペアンプを有するサンプリング
ホールド回路において、構成素子数を減少させることが
できるサンプリングホールド回路を提供することを目的
としている。また、第２に、上述したサンプリングホー
ルド回路において、サンプリングホールド回路の出力を
切り換える時、オペアンプの差動アンプ部における電流
再分配に起因する、ホールドコンデンサからの電圧の漏
れを抑制することができるサンプリングホールド回路を
提供することを目的としている。
【００２５】
【課題を解決するための手段】請求項１に記載の発明
は、入力されたアナログ信号を各々所定のタイミング毎
に順次サンプルしていき、各々サンプルしたアナログ信
号を所定時間保持する複数のサンプリングホールド手段
と、前記複数のサンプリングホールド手段の各々に対応
して設けられ、それぞれ非反転入力端子および反転入力
端子を有し、該非反転入力端子が対応するサンプリング
ホールド手段の出力に接続された複数の差動増幅手段
と、前記複数の差動増幅手段の各出力に設けられ、各々
対応するサンプリングホールド手段がアナログ信号を保
持している間オンになる複数のスイッチ手段と、前記複
数のスイッチ手段からの出力信号に応じて外部負荷を駆
動する駆動手段とを有してなり、前記駆動手段の出力を
前記複数の差動増幅手段の各反転入力端子に入力してな
ることを特徴とするサンプリングホールド回路である。
は、入力されたアナログ信号を各々所定のタイミング毎
に順次サンプルしていき、各々サンプルしたアナログ信
号を所定時間保持する複数のサンプリングホールド手段
と、前記複数のサンプリングホールド手段の各々に対応
して設けられ、それぞれ非反転入力端子および反転入力
端子を有し、該非反転入力端子が対応するサンプリング
ホールド手段の出力に接続された複数の差動増幅手段
と、前記複数の差動増幅手段の各出力に設けられ、各々
対応するサンプリングホールド手段がアナログ信号を保
持している間オンになる複数のスイッチ手段と、前記複
数のスイッチ手段からの出力信号に応じて外部負荷を駆
動する駆動手段とを有してなり、前記駆動手段の出力を
前記複数の差動増幅手段の各反転入力端子に入力してな
ることを特徴とするサンプリングホールド回路である。
【００２６】請求項２記載の発明は、入力されたアナロ
グ信号を所定のタイミングでサンプル、保持する第１の
サンプリングホールド手段と、前記第１のサンプリング
ホールド手段がサンプルしたアナログ信号を保持してい
る間に入力されたアナログ信号をサンプルし、該サンプ
ルしたアナログ信号を、前記第１のサンプリングホール
ド手段が入力されたアナログ信号をサンプルしている間
保持する第２のサンプリングホールド手段と、非反転入
力端子および反転入力端子を有し、該非反転入力端子が
前記第１のサンプリングホールド手段の出力に接続され
た第１の差動増幅手段と、非反転入力端子および反転入
力端子を有し、該非反転入力端子が前記第２のサンプリ
ングホールド手段の出力に接続された第２の差動増幅手
段と、その一端が前記第１の差動増幅手段の出力に接続
され、前記第１のサンプリングホールド手段がアナログ
信号をサンプルしている間オフになり、保持している間
オンになる第１のスイッチ手段と、その一端が前記第２
の差動増幅手段の出力に接続され、前記第２のサンプリ
ングホールド手段がアナログ信号をサンプルしている間
オフになり、保持している間オンになる第２のスイッチ
手段と、前記第１，第２のスイッチ手段の各他端から出
力される信号に応じて外部負荷を駆動する駆動手段とを
有してなり、前記駆動手段の出力を、前記第１，第２の
差動増幅手段の各反転入力端子に接続したことを特徴と
するサンプリングホールド回路である。
グ信号を所定のタイミングでサンプル、保持する第１の
サンプリングホールド手段と、前記第１のサンプリング
ホールド手段がサンプルしたアナログ信号を保持してい
る間に入力されたアナログ信号をサンプルし、該サンプ
ルしたアナログ信号を、前記第１のサンプリングホール
ド手段が入力されたアナログ信号をサンプルしている間
保持する第２のサンプリングホールド手段と、非反転入
力端子および反転入力端子を有し、該非反転入力端子が
前記第１のサンプリングホールド手段の出力に接続され
た第１の差動増幅手段と、非反転入力端子および反転入
力端子を有し、該非反転入力端子が前記第２のサンプリ
ングホールド手段の出力に接続された第２の差動増幅手
段と、その一端が前記第１の差動増幅手段の出力に接続
され、前記第１のサンプリングホールド手段がアナログ
信号をサンプルしている間オフになり、保持している間
オンになる第１のスイッチ手段と、その一端が前記第２
の差動増幅手段の出力に接続され、前記第２のサンプリ
ングホールド手段がアナログ信号をサンプルしている間
オフになり、保持している間オンになる第２のスイッチ
手段と、前記第１，第２のスイッチ手段の各他端から出
力される信号に応じて外部負荷を駆動する駆動手段とを
有してなり、前記駆動手段の出力を、前記第１，第２の
差動増幅手段の各反転入力端子に接続したことを特徴と
するサンプリングホールド回路である。
【００２７】請求項３に記載の発明は、入力されたアナ
ログ信号を所定のタイミングでサンプル、保持する第１
のサンプリングホールド手段と、前記第１のサンプリン
グホールド手段がサンプルしたアナログ信号を保持して
いる間、入力されたアナログ信号をサンプルし、該サン
プルしたアナログ信号を、前記第１のサンプリングホー
ルド手段が入力されたアナログ信号をサンプルしている
間保持する第２のサンプリングホールド手段と、前記第
１，第２のサンプリングホールド手段により保持された
アナログ信号がそれぞれ供給される２つの非反転入力端
子および１つの反転入力端子を有し、前記第１または第
２のサンプリングホールド手段により保持されたアナロ
グ信号と、前記反転入力端子に供給されたアナログ信号
との差に応じた信号を出力する差動増幅手段と、前記差
動増幅手段からの出力信号に応じて外部負荷を駆動する
駆動手段とからなり、前記駆動手段の出力を前記差動増
幅手段の反転入力端子に供給するサンプリングホールド
回路であって、前記差動増幅手段は、一定の電流を供給
する定電流源と、前記定電流源に接続されたソースと、
前記第１のサンプリングホールド手段の出力に接続され
たゲートとを有する第１のＰチャネル電界効果トランジ
スタと、その一端が前記第１のＰチャネル電界効果トラ
ンジスタのドレインに接続され、前記第１のサンプリン
グホールド手段がアナログ信号をサンプルしている間オ
フになり、保持している間オンになる第１のスイッチ手
段と、前記定電流源に接続されたソースと、前記第２の
サンプリングホールド手段の出力に接続されたゲートと
を有する第２のＰチャネル電界効果トランジスタと、そ
の一端が前記第２のＰチャネル電界効果トランジスタの
ドレインに接続され、前記第２のサンプリングホールド
手段がアナログ信号をサンプルしている間オフになり、
保持している間オンになる第２のスイッチ手段と、前記
定電流源に接続されたソースと、前記駆動手段の出力に
接続されたゲートとを有する第３のＰチャネル電界効果
トランジスタと、その一端が前記第３のＰチャネル電界
効果トランジスタのドレインに接続され、常時オンに固
定された第３のスイッチ手段と、前記第１，第２のスイ
ッチ手段の他端に接続されたドレインと、接地されたソ
ースを有する第１のＮチャネル電界効果トランジスタ
と、前記第３のスイッチ手段の他端に接続されたドレイ
ンと、接地されたソースを有する第２のＮチャネル電界
効果トランジスタと、前記第１のサンプリングホールド
手段がアナログ信号を保持している間、前記第１のＰチ
ャネル電界効果トランジスタのドレインから出力される
信号を前記駆動手段へ出力し、前記第２のサンプリング
ホールド手段がアナログ信号を保持している間、前記第
２のＰチャネル電界効果トランジスタのドレインから出
力される信号を前記駆動手段へ出力する出力切換手段と
からなり、前記第１ないし第３のＮチャネル電界効果ト
ランジスタの各ゲートを互いに接続し、その接続点を前
記第３のＰチャネル電界効果トランジスタのドレインに
接続したことを特徴とするサンプリングホールド回路で
ある。
ログ信号を所定のタイミングでサンプル、保持する第１
のサンプリングホールド手段と、前記第１のサンプリン
グホールド手段がサンプルしたアナログ信号を保持して
いる間、入力されたアナログ信号をサンプルし、該サン
プルしたアナログ信号を、前記第１のサンプリングホー
ルド手段が入力されたアナログ信号をサンプルしている
間保持する第２のサンプリングホールド手段と、前記第
１，第２のサンプリングホールド手段により保持された
アナログ信号がそれぞれ供給される２つの非反転入力端
子および１つの反転入力端子を有し、前記第１または第
２のサンプリングホールド手段により保持されたアナロ
グ信号と、前記反転入力端子に供給されたアナログ信号
との差に応じた信号を出力する差動増幅手段と、前記差
動増幅手段からの出力信号に応じて外部負荷を駆動する
駆動手段とからなり、前記駆動手段の出力を前記差動増
幅手段の反転入力端子に供給するサンプリングホールド
回路であって、前記差動増幅手段は、一定の電流を供給
する定電流源と、前記定電流源に接続されたソースと、
前記第１のサンプリングホールド手段の出力に接続され
たゲートとを有する第１のＰチャネル電界効果トランジ
スタと、その一端が前記第１のＰチャネル電界効果トラ
ンジスタのドレインに接続され、前記第１のサンプリン
グホールド手段がアナログ信号をサンプルしている間オ
フになり、保持している間オンになる第１のスイッチ手
段と、前記定電流源に接続されたソースと、前記第２の
サンプリングホールド手段の出力に接続されたゲートと
を有する第２のＰチャネル電界効果トランジスタと、そ
の一端が前記第２のＰチャネル電界効果トランジスタの
ドレインに接続され、前記第２のサンプリングホールド
手段がアナログ信号をサンプルしている間オフになり、
保持している間オンになる第２のスイッチ手段と、前記
定電流源に接続されたソースと、前記駆動手段の出力に
接続されたゲートとを有する第３のＰチャネル電界効果
トランジスタと、その一端が前記第３のＰチャネル電界
効果トランジスタのドレインに接続され、常時オンに固
定された第３のスイッチ手段と、前記第１，第２のスイ
ッチ手段の他端に接続されたドレインと、接地されたソ
ースを有する第１のＮチャネル電界効果トランジスタ
と、前記第３のスイッチ手段の他端に接続されたドレイ
ンと、接地されたソースを有する第２のＮチャネル電界
効果トランジスタと、前記第１のサンプリングホールド
手段がアナログ信号を保持している間、前記第１のＰチ
ャネル電界効果トランジスタのドレインから出力される
信号を前記駆動手段へ出力し、前記第２のサンプリング
ホールド手段がアナログ信号を保持している間、前記第
２のＰチャネル電界効果トランジスタのドレインから出
力される信号を前記駆動手段へ出力する出力切換手段と
からなり、前記第１ないし第３のＮチャネル電界効果ト
ランジスタの各ゲートを互いに接続し、その接続点を前
記第３のＰチャネル電界効果トランジスタのドレインに
接続したことを特徴とするサンプリングホールド回路で
ある。
【００２８】
【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。 〔第１実施形態〕図１に本発明の第１実施形態における
サンプリングホールド回路を示す。この図において、
１，２，３，４は、それぞれ図示せぬ制御回路によって
制御されるアナログスイッチ（以下、単にスイッチとい
う）であり、スイッチ１，２、および、スイッチ３，４
は、それぞれ交互にオン／オフされ、かつ、スイッチ
１，４（またはスイッチ２，３）は、互いに同期してオ
ン／オフされる。５，６はホールドコンデンサであり、
それぞれスイッチ１、および、スイッチ３がオンになっ
た時、入力端子ＩＮに入力された画像信号を保持する。
の一実施形態について説明する。 〔第１実施形態〕図１に本発明の第１実施形態における
サンプリングホールド回路を示す。この図において、
１，２，３，４は、それぞれ図示せぬ制御回路によって
制御されるアナログスイッチ（以下、単にスイッチとい
う）であり、スイッチ１，２、および、スイッチ３，４
は、それぞれ交互にオン／オフされ、かつ、スイッチ
１，４（またはスイッチ２，３）は、互いに同期してオ
ン／オフされる。５，６はホールドコンデンサであり、
それぞれスイッチ１、および、スイッチ３がオンになっ
た時、入力端子ＩＮに入力された画像信号を保持する。
【００２９】７，８は差動アンプ部であり、それぞれス
イッチ１，３がオフになった時、ホールドコンデンサ
５，６に保持されていた画像信号の電圧をそれぞれスイ
ッチ２，４を介して出力バッファ部２０へ出力する。こ
こで、差動アンプ７，８は双方共に同一の構成であるた
め、差動アンプ部７を参照してその構成について詳しく
説明する。差動アンプ部７において、９，１０はＰｃｈ
ＦＥＴ、１１は定電流源、１２，１３はＮｃｈＦＥＴで
ある。
イッチ１，３がオフになった時、ホールドコンデンサ
５，６に保持されていた画像信号の電圧をそれぞれスイ
ッチ２，４を介して出力バッファ部２０へ出力する。こ
こで、差動アンプ７，８は双方共に同一の構成であるた
め、差動アンプ部７を参照してその構成について詳しく
説明する。差動アンプ部７において、９，１０はＰｃｈ
ＦＥＴ、１１は定電流源、１２，１３はＮｃｈＦＥＴで
ある。
【００３０】そして、ＰｃｈＦＥＴ９，１０のソースＳ
は、それぞれ定電流源１１に接続され、ＰｃｈＦＥＴ９
のドレインＤは、ＮｃｈＦＥＴ１２各ドレインＤに、Ｐ
ｃｈＦＥＴ１０のドレインＤは、ＮｃｈＦＥＴ１３のド
レインＤに接続されている。また、ＮｃｈＦＥＴ１２，
１３のゲートＧは互いに接続され、ＮｃｈＦＥＴ１３の
ドレインＤに接続されている。さらに、ＮｃｈＦＥＴ１
２，１３のソースＳは、互いに接続されて１点で接地さ
れている。
は、それぞれ定電流源１１に接続され、ＰｃｈＦＥＴ９
のドレインＤは、ＮｃｈＦＥＴ１２各ドレインＤに、Ｐ
ｃｈＦＥＴ１０のドレインＤは、ＮｃｈＦＥＴ１３のド
レインＤに接続されている。また、ＮｃｈＦＥＴ１２，
１３のゲートＧは互いに接続され、ＮｃｈＦＥＴ１３の
ドレインＤに接続されている。さらに、ＮｃｈＦＥＴ１
２，１３のソースＳは、互いに接続されて１点で接地さ
れている。
【００３１】また、ＰｃｈＦＥＴ９のゲートＧは、ホー
ルドコンデンサ５の一端に接続され、ＰｃｈＦＥＴ１０
のゲートＧは、後述する出力バッファ部２０の出力端に
接続されている。さらに、ＰｃｈＦＥＴ９のドレインＤ
とＮｃｈＦＥＴ１３のドレインＤとの接続点は、差動ア
ンプ部７の出力としてスイッチ２へ出力されている。こ
こで、差動アンプ部７において、ＰｃｈＦＥＴ９のゲー
トＧは、非反転入力端子となり、ＰｃｈＦＥＴ１０のゲ
ートＧは、反転入力端子となる。
ルドコンデンサ５の一端に接続され、ＰｃｈＦＥＴ１０
のゲートＧは、後述する出力バッファ部２０の出力端に
接続されている。さらに、ＰｃｈＦＥＴ９のドレインＤ
とＮｃｈＦＥＴ１３のドレインＤとの接続点は、差動ア
ンプ部７の出力としてスイッチ２へ出力されている。こ
こで、差動アンプ部７において、ＰｃｈＦＥＴ９のゲー
トＧは、非反転入力端子となり、ＰｃｈＦＥＴ１０のゲ
ートＧは、反転入力端子となる。
【００３２】また、差動アンプ部８の場合、ＰｃｈＦＥ
Ｔ１５，１６が、差動アンプ部７のＰｃｈＦＥＴ９，１
０に相当し、以下同様に、ＮｃｈＦＥＴ１８，１９がＮ
ｃｈＦＥＴ１２，１３に、定電流源１７が定電流源１１
に相当する。そして、ＰｃｈＦＥＴ１５のゲートＧに
は、ホールドコンデンサ６が接続され、ＰｃｈＦＥＴ１
５のドレインＤとＮｃｈＦＥＴ１８のドレインＤとの接
続点が差動アンプ部８の出力としてスイッチ４へ出力さ
れる。
Ｔ１５，１６が、差動アンプ部７のＰｃｈＦＥＴ９，１
０に相当し、以下同様に、ＮｃｈＦＥＴ１８，１９がＮ
ｃｈＦＥＴ１２，１３に、定電流源１７が定電流源１１
に相当する。そして、ＰｃｈＦＥＴ１５のゲートＧに
は、ホールドコンデンサ６が接続され、ＰｃｈＦＥＴ１
５のドレインＤとＮｃｈＦＥＴ１８のドレインＤとの接
続点が差動アンプ部８の出力としてスイッチ４へ出力さ
れる。
【００３３】２０はオペアンプ部の出力バッファ部であ
り、スイッチ２，４を介して差動アンプ部７，８のいず
れかの出力が入力され、それにより液晶セル２５を駆動
する。出力バッファ部２０は、定電流源２１、ＮｃｈＦ
ＥＴ２２、および、コンデンサ２３により構成されてお
り、ＮｃｈＦＥＴ２２のドレインＤは、定電流源２１に
接続され、ソースＳは接地されている。また、ＮｃｈＦ
ＥＴ２２のゲートＧは、スイッチ２およびスイッチ４に
接続されると共に、コンデンサ２３を介してドレインＤ
に接続されている。そして、ＮｃｈＦＥＴ２２のドレイ
ンＤは、図１に示すサンプリングホールド回路の出力端
として液晶セル２５に接続されている。
り、スイッチ２，４を介して差動アンプ部７，８のいず
れかの出力が入力され、それにより液晶セル２５を駆動
する。出力バッファ部２０は、定電流源２１、ＮｃｈＦ
ＥＴ２２、および、コンデンサ２３により構成されてお
り、ＮｃｈＦＥＴ２２のドレインＤは、定電流源２１に
接続され、ソースＳは接地されている。また、ＮｃｈＦ
ＥＴ２２のゲートＧは、スイッチ２およびスイッチ４に
接続されると共に、コンデンサ２３を介してドレインＤ
に接続されている。そして、ＮｃｈＦＥＴ２２のドレイ
ンＤは、図１に示すサンプリングホールド回路の出力端
として液晶セル２５に接続されている。
【００３４】図１に示す回路においては、図示せぬ制御
回路によって、所定のタイミングでスイッチ１，４とス
イッチ２，３が交互にオン／オフし、例えばスイッチ１
がオンになっている間は、スイッチ２がオフとなって、
入力端子ＩＮに入力された画像信号の電圧がホールドコ
ンデンサ５に保持される。また、この間スイッチ３はオ
フ、スイッチ４はオンになっており、ホールドコンデン
サ６によって保持されていた画像信号の電圧が出力バッ
ファ部２０へ出力され、これにより、ある行の液晶セル
２５が駆動される。
回路によって、所定のタイミングでスイッチ１，４とス
イッチ２，３が交互にオン／オフし、例えばスイッチ１
がオンになっている間は、スイッチ２がオフとなって、
入力端子ＩＮに入力された画像信号の電圧がホールドコ
ンデンサ５に保持される。また、この間スイッチ３はオ
フ、スイッチ４はオンになっており、ホールドコンデン
サ６によって保持されていた画像信号の電圧が出力バッ
ファ部２０へ出力され、これにより、ある行の液晶セル
２５が駆動される。
【００３５】図１に示すサンプリングホールド回路の場
合、オペアンプの出力バッファ部を２つのサンプリング
ホールド回路によって共用しているので、その分、図４
（ａ）に示すものよりも構成素子数を削減することがで
きる。また、差動アンプ部７，８を設け、ホールドコン
デンサ５に保持された電圧と、ホールドコンデンサ６に
保持された電圧とを、それぞれ別個の差動アンプ部に印
加しているので、２つのホールドコンデンサにそれぞれ
異なる電圧値の電圧が保持され、その出力を切り換える
場合でも、図５に示した回路のような、電流の再分配に
よるホールドコンデンサからの電圧の漏れを抑制するこ
とができる。
合、オペアンプの出力バッファ部を２つのサンプリング
ホールド回路によって共用しているので、その分、図４
（ａ）に示すものよりも構成素子数を削減することがで
きる。また、差動アンプ部７，８を設け、ホールドコン
デンサ５に保持された電圧と、ホールドコンデンサ６に
保持された電圧とを、それぞれ別個の差動アンプ部に印
加しているので、２つのホールドコンデンサにそれぞれ
異なる電圧値の電圧が保持され、その出力を切り換える
場合でも、図５に示した回路のような、電流の再分配に
よるホールドコンデンサからの電圧の漏れを抑制するこ
とができる。
【００３６】〔第２実施形態〕次に図２を参照して本発
明の第２実施形態について説明する。図２に示す回路
は、前述した図５の回路におけるオフセットの影響を減
少させるために、差動アンプ部６０の構成に改良を加え
たものである。以下に、図２の回路と図５に示す回路と
の相違点について説明する。なお、この図において、図
５に示す各部に相当する部分については、同一の符号を
付し、その説明を省略する。
明の第２実施形態について説明する。図２に示す回路
は、前述した図５の回路におけるオフセットの影響を減
少させるために、差動アンプ部６０の構成に改良を加え
たものである。以下に、図２の回路と図５に示す回路と
の相違点について説明する。なお、この図において、図
５に示す各部に相当する部分については、同一の符号を
付し、その説明を省略する。
【００３７】図２に示す差動アンプ部６０において、最
も重要な変更点は、スイッチ６７を、ＮｃｈＦＥＴ６９
のゲートＧとドレインＤとを接続することによって形成
されるループ内に移動させた点である。このように、ス
イッチ６７の位置を変更することにより、オフセット電
圧が低下することがシミュレーションによって確認され
た。
も重要な変更点は、スイッチ６７を、ＮｃｈＦＥＴ６９
のゲートＧとドレインＤとを接続することによって形成
されるループ内に移動させた点である。このように、ス
イッチ６７の位置を変更することにより、オフセット電
圧が低下することがシミュレーションによって確認され
た。
【００３８】また、図５に示した差動アンプ部６０の場
合、例えば、スイッチ６５がオフになっていたとして
も、リーク電流が流れてしまう。したがって、この影響
をできるだけ小さくするために、新たにＮｃｈＦＥＴ４
０と、スイッチ４１，４２とを設け、ＰｃｈＦＥＴ６１
を通過する電流の経路と、ＰｃｈＦＥＴ６２を通過する
電流の経路を完全に独立させている。
合、例えば、スイッチ６５がオフになっていたとして
も、リーク電流が流れてしまう。したがって、この影響
をできるだけ小さくするために、新たにＮｃｈＦＥＴ４
０と、スイッチ４１，４２とを設け、ＰｃｈＦＥＴ６１
を通過する電流の経路と、ＰｃｈＦＥＴ６２を通過する
電流の経路を完全に独立させている。
【００３９】すなわち、ＮｃｈＦＥＴ６８のドレインＤ
に対しては、スイッチ６６のみを接続し、スイッチ６５
に関しては、新たに追加されたＮｃｈＦＥＴ４０のドレ
インＤに接続する。そして、ＮｃｈＦＥＴ４０のゲート
ＧおよびソースＳについては、ＮｃｈＦＥＴ６８と同様
に、ゲートＧを、ＮｃｈＦＥＴ６９のゲートＧに接続さ
せ、ソースＳを接地させている。
に対しては、スイッチ６６のみを接続し、スイッチ６５
に関しては、新たに追加されたＮｃｈＦＥＴ４０のドレ
インＤに接続する。そして、ＮｃｈＦＥＴ４０のゲート
ＧおよびソースＳについては、ＮｃｈＦＥＴ６８と同様
に、ゲートＧを、ＮｃｈＦＥＴ６９のゲートＧに接続さ
せ、ソースＳを接地させている。
【００４０】また、スイッチ４１，４２については、そ
の一端がそれぞれＰｃｈＦＥＴ６１とスイッチ６５の
間、および、ＰｃｈＦＥＴ６２とスイッチ６６の間に接
続され、他端は互いに接続されて出力バッファ部７０に
おけるＮｃｈＦＥＴ７２のドレインＤに接続されてい
る。
の一端がそれぞれＰｃｈＦＥＴ６１とスイッチ６５の
間、および、ＰｃｈＦＥＴ６２とスイッチ６６の間に接
続され、他端は互いに接続されて出力バッファ部７０に
おけるＮｃｈＦＥＴ７２のドレインＤに接続されてい
る。
【００４１】図２の回路において、ホールドコンデンサ
５７に画像信号の電圧をホールドさせる場合は、スイッ
チ５６がオン、スイッチ４１，６５がオフとなる。また
この時、ホールドコンデンサ５９に保持されていた画像
信号の電圧が出力されるが、この場合、スイッチ５８が
オフ、スイッチ４２，６６がオンになっている。
５７に画像信号の電圧をホールドさせる場合は、スイッ
チ５６がオン、スイッチ４１，６５がオフとなる。また
この時、ホールドコンデンサ５９に保持されていた画像
信号の電圧が出力されるが、この場合、スイッチ５８が
オフ、スイッチ４２，６６がオンになっている。
【００４２】また、ホールドコンデンサ５７に保持させ
た画像信号の電圧を出力させる場合は、スイッチ５６を
オフ、スイッチ４１，６５をオンにする。またこの時、
ホールドコンデンサ５９には、次の行の画像信号の電圧
が入力されており、スイッチ５８をオフ、スイッチ４
２，６６をオンにして、これを保持させる。以下、上述
した動作を繰り返し、液晶表示装置の各液晶セルを１行
ずつ駆動していき、画像の表示を行う。このように、図
２に示す回路においては、オフセット電圧を低減させる
ことができるので、より微妙な色の表現が可能となる。
た画像信号の電圧を出力させる場合は、スイッチ５６を
オフ、スイッチ４１，６５をオンにする。またこの時、
ホールドコンデンサ５９には、次の行の画像信号の電圧
が入力されており、スイッチ５８をオフ、スイッチ４
２，６６をオンにして、これを保持させる。以下、上述
した動作を繰り返し、液晶表示装置の各液晶セルを１行
ずつ駆動していき、画像の表示を行う。このように、図
２に示す回路においては、オフセット電圧を低減させる
ことができるので、より微妙な色の表現が可能となる。
【００４３】
【発明の効果】以上説明したように、請求項１および２
に記載の発明によれば、駆動手段を複数のサンプリング
ホールド手段、差動増幅手段、および、スイッチ手段に
よって共用しているので、全体の回路を構成する素子数
を削減することができる。また、サンプリングホールド
手段によって保持されたアナログ信号を、個々の差動増
幅手段に出力しているので、いわゆる電流の再分配が生
じることによって、サンプリングホールド手段に保持さ
れたアナログ信号の漏れを抑制することができる。
に記載の発明によれば、駆動手段を複数のサンプリング
ホールド手段、差動増幅手段、および、スイッチ手段に
よって共用しているので、全体の回路を構成する素子数
を削減することができる。また、サンプリングホールド
手段によって保持されたアナログ信号を、個々の差動増
幅手段に出力しているので、いわゆる電流の再分配が生
じることによって、サンプリングホールド手段に保持さ
れたアナログ信号の漏れを抑制することができる。
【００４４】また、請求項３に記載の発明によれば、第
３のチャネル電界効果トランジスタと、第２のＮチャネ
ル電界効果トランジスタとの間に挿入される第３のスイ
ッチ手段を、第２のＮチャネル電界効果トランジスタの
ドレインとゲートを接続することによって形成されるル
ープ内に設けたので、サンプリングホールド回路のオフ
セット電圧を低減させることができる。
３のチャネル電界効果トランジスタと、第２のＮチャネ
ル電界効果トランジスタとの間に挿入される第３のスイ
ッチ手段を、第２のＮチャネル電界効果トランジスタの
ドレインとゲートを接続することによって形成されるル
ープ内に設けたので、サンプリングホールド回路のオフ
セット電圧を低減させることができる。
【図１】 この発明の第１実施形態によるサンプリング
ホールド回路の構成を示す接続図である。
ホールド回路の構成を示す接続図である。
【図２】 この発明の第２実施形態によるサンプリング
ホールド回路の構成を示す接続図である。
ホールド回路の構成を示す接続図である。
【図３】 アナログ式液晶ドライバの概略構成を説明す
るための説明図である。
るための説明図である。
【図４】 従来のアナログ式液晶ドライバに用いられる
サンプリングホールド回路の構成の一例を示す接続図で
ある。
サンプリングホールド回路の構成の一例を示す接続図で
ある。
【図５】 従来のアナログ式液晶ドライバに用いられる
サンプリングホールド回路の構成の他の例を示す接続図
である。
サンプリングホールド回路の構成の他の例を示す接続図
である。
１，２，３，４ アナログスイッチ ５，６， ホールドコンデンサ ７，８ 差動アンプ部 ２０ 出力バッファ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南崎 浩徳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (3)
- 【請求項１】 入力されたアナログ信号を各々所定のタ
イミング毎に順次サンプルしていき、各々サンプルした
アナログ信号を所定時間保持する複数のサンプリングホ
ールド手段と、 前記複数のサンプリングホールド手段の各々に対応して
設けられ、それぞれ非反転入力端子および反転入力端子
を有し、該非反転入力端子が対応するサンプリングホー
ルド手段の出力に接続された複数の差動増幅手段と、 前記複数の差動増幅手段の各出力に設けられ、各々対応
するサンプリングホールド手段がアナログ信号を保持し
ている間オンになる複数のスイッチ手段と、 前記複数のスイッチ手段からの出力信号に応じて外部負
荷を駆動する駆動手段とを有してなり、 前記駆動手段の出力を前記複数の差動増幅手段の各反転
入力端子に入力してなることを特徴とするサンプリング
ホールド回路。 - 【請求項２】 入力されたアナログ信号を所定のタイミ
ングでサンプル、保持する第１のサンプリングホールド
手段と、 前記第１のサンプリングホールド手段がサンプルしたア
ナログ信号を保持している間に入力されたアナログ信号
をサンプルし、該サンプルしたアナログ信号を、前記第
１のサンプリングホールド手段が入力されたアナログ信
号をサンプルしている間保持する第２のサンプリングホ
ールド手段と、 非反転入力端子および反転入力端子を有し、該非反転入
力端子が前記第１のサンプリングホールド手段の出力に
接続された第１の差動増幅手段と、 非反転入力端子および反転入力端子を有し、該非反転入
力端子が前記第２のサンプリングホールド手段の出力に
接続された第２の差動増幅手段と、 その一端が前記第１の差動増幅手段の出力に接続され、
前記第１のサンプリングホールド手段がアナログ信号を
サンプルしている間オフになり、保持している間オンに
なる第１のスイッチ手段と、 その一端が前記第２の差動増幅手段の出力に接続され、
前記第２のサンプリングホールド手段がアナログ信号を
サンプルしている間オフになり、保持している間オンに
なる第２のスイッチ手段と、 前記第１，第２のスイッチ手段の各他端から出力される
信号に応じて外部負荷を駆動する駆動手段とを有してな
り、 前記駆動手段の出力を、前記第１，第２の差動増幅手段
の各反転入力端子に接続したことを特徴とするサンプリ
ングホールド回路。 - 【請求項３】 入力されたアナログ信号を所定のタイミ
ングでサンプル、保持する第１のサンプリングホールド
手段と、 前記第１のサンプリングホールド手段がサンプルしたア
ナログ信号を保持している間、入力されたアナログ信号
をサンプルし、該サンプルしたアナログ信号を、前記第
１のサンプリングホールド手段が入力されたアナログ信
号をサンプルしている間保持する第２のサンプリングホ
ールド手段と、 前記第１，第２のサンプリングホールド手段により保持
されたアナログ信号がそれぞれ供給される２つの非反転
入力端子および１つの反転入力端子を有し、前記第１ま
たは第２のサンプリングホールド手段により保持された
アナログ信号と、前記反転入力端子に供給されたアナロ
グ信号との差に応じた信号を出力する差動増幅手段と、 前記差動増幅手段からの出力信号に応じて外部負荷を駆
動する駆動手段とからなり、前記駆動手段の出力を前記
差動増幅手段の反転入力端子に供給するサンプリングホ
ールド回路であって、 前記差動増幅手段は、 一定の電流を供給する定電流源と、 前記定電流源に接続されたソースと、前記第１のサンプ
リングホールド手段の出力に接続されたゲートとを有す
る第１のＰチャネル電界効果トランジスタと、 その一端が前記第１のＰチャネル電界効果トランジスタ
のドレインに接続され、前記第１のサンプリングホール
ド手段がアナログ信号をサンプルしている間オフにな
り、保持している間オンになる第１のスイッチ手段と、 前記定電流源に接続されたソースと、前記第２のサンプ
リングホールド手段の出力に接続されたゲートとを有す
る第２のＰチャネル電界効果トランジスタと、 その一端が前記第２のＰチャネル電界効果トランジスタ
のドレインに接続され、前記第２のサンプリングホール
ド手段がアナログ信号をサンプルしている間オフにな
り、保持している間オンになる第２のスイッチ手段と、 前記定電流源に接続されたソースと、前記駆動手段の出
力に接続されたゲートとを有する第３のＰチャネル電界
効果トランジスタと、 その一端が前記第３のＰチャネル電界効果トランジスタ
のドレインに接続され、常時オンに固定された第３のス
イッチ手段と、 前記第１，第２のスイッチ手段の他端に接続されたドレ
インと、接地されたソースを有する第１のＮチャネル電
界効果トランジスタと、 前記第３のスイッチ手段の他端に接続されたドレイン
と、接地されたソースを有する第２のＮチャネル電界効
果トランジスタと、 前記第１のサンプリングホールド手段がアナログ信号を
保持している間、前記第１のＰチャネル電界効果トラン
ジスタのドレインから出力される信号を前記駆動手段へ
出力し、前記第２のサンプリングホールド手段がアナロ
グ信号を保持している間、前記第２のＰチャネル電界効
果トランジスタのドレインから出力される信号を前記駆
動手段へ出力する出力切換手段とからなり、 前記第１ないし第３のＮチャネル電界効果トランジスタ
の各ゲートを互いに接続し、その接続点を前記第３のＰ
チャネル電界効果トランジスタのドレインに接続したこ
とを特徴とするサンプリングホールド回路。
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|---|---|---|---|
| JP33878696A JP3361944B2 (ja) | 1996-12-18 | 1996-12-18 | サンプリングホールド回路 |
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