JPH10177368A - サンプリングホールド回路 - Google Patents

サンプリングホールド回路

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JPH10177368A
JPH10177368A JP33878696A JP33878696A JPH10177368A JP H10177368 A JPH10177368 A JP H10177368A JP 33878696 A JP33878696 A JP 33878696A JP 33878696 A JP33878696 A JP 33878696A JP H10177368 A JPH10177368 A JP H10177368A
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繁 山田
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Abstract

(57)【要約】 【課題】 構成素子数を減少させることができるサンプ
リングホールド回路を提供すること。 【解決手段】 所定のタイミングでスイッチ1,4とス
イッチ2,3が交互にオン/オフし、例えばスイッチ1
がオンになっている間は、スイッチ2がオフとなって、
入力端子INに入力された画像信号の電圧がホールドコ
ンデンサ5に保持される。また、この間スイッチ3はオ
フ、スイッチ4はオンになっており、ホールドコンデン
サ6によって保持されていた画像信号の電圧が出力バッ
ファ部20へ出力され、これにより液晶セル25が駆動
される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、所定時刻のアナ
ログ画像信号の瞬時値をサンプルし、サンプルした瞬時
値を所定時間保持するサンプリングホールド回路に係
り、特に、液晶表示装置の駆動回路に用いて好適なサン
プリングホールド回路に関する。
【0002】
【従来の技術】一般に、液晶表示装置用駆動回路(以
下、液晶ドライバという)は、マトリクス状に配置され
た液晶セルを所定のタイミングで、一行ずつ順次駆動し
ていくことにより画像を表示させている。また、アナロ
グ画像信号をサンプル/ホールドし、ホールド電圧によ
って液晶セルを駆動するアナログ式液晶ドライバにおい
ては、液晶セルの各列毎にそれぞれ2つずつサンプリン
グホールド回路を具備し、これら2つのサンプリングホ
ールド回路によって各行の液晶セル画像信号を交互に保
持および出力するものが多い。
【0003】この種のアナログ式液晶ドライバは、図3
に示すように、液晶パネル50の列方向に配置された液
晶セルの数と同数のサンプリングホールド回路を具備す
るサンプリングホールド群51,52を有し、例えば、
あるタイミングにおいて、サンプリングホールド群51
がi行目の液晶セルに対して画像信号を出力していたと
すると、その間、サンプリングホールド群52には、i
+1行目の液晶セルに対する画像信号が入力され、保持
される。
【0004】そして、次のタイミングで、サンプリング
ホールド群52からi+1行目の液晶セルに対して画像
信号が出力されると、その間、サンプリングホールド群
51には、i+2行目の液晶セルに対する画像信号が入
力され、保持される。このように、2つのサンプリング
ホールド群によって1行毎の画像信号の保持および出力
が交互に繰り返されている。
【0005】次に、上述したサンプリングホールド群5
1,52において、1列当たりのサンプリングホールド
回路の構成および動作について、それぞれ図4(a)お
よび(b)を参照して説明する。図4(a)おいて、I
Nは画像信号入力ラインであり、各液晶セルに対するア
ナログ画像信号が所定のタイミングで順次入力される。
S1〜S4はアナログスイッチ(以下、単にスイッチと
いう)であり、S1とS4、および、S2とS3がそれ
ぞれ同期して交互にオン/オフされる。
【0006】ここで、アナログスイッチの構成は、図4
(c)に示すように、それぞれNチャネル電界効果トラ
ンジスタ(以下、NchFETという)とPチャネル電
界効果トランジスタ(以下、PchFETという)のソ
ースSとドレインDとが、互いに接続されて入出力端子
となっている。また、各FETは、それぞれ図示せぬ制
御回路からゲートGに印加されるディジタル制御信号C
NTおよびその反転信号not_CNTによってオン/
オフ制御される。
【0007】また、C1,C2はホールドコンデンサで
あり、それぞれ画像信号入力ラインINから入力された
画像信号の電圧を保持する。OP1,OP2はオペアン
プであり、それぞれ反転入力端子が直接出力端子に接続
されており、ゲインが1のインピーダンス変換器として
使用されている。
【0008】次に、上述したサンプリングホールド回路
の動作について図4(b)を参照して説明する。まず、
ある時刻t1 において、画像信号入力ラインINにi行
目の画像信号が入力され、この時、スイッチS1,S4
がオン、スイッチS2,S3がオフになったとする。こ
の場合、i行目の画像信号電圧はコンデンサC1によっ
て保持され、コンデンサC2に保持されていた電圧、す
なわち、i−1行目の画像信号電圧は、オペアンプOP
2を介して液晶セルCLに印加される。
【0009】次に時刻t2 になると、画像信号入力ライ
ンINにi+1行目の画像信号が入力され、また、スイ
ッチS1,S4がオフ、スイッチS2,S3がオンにな
る。これにより、コンデンサC1に保持されていたi行
目の画像信号電圧がオペアンプOP1を介して液晶セル
CLに印加され、一方、i+1行目の画像信号電圧は、
コンデンサC2によって保持される。以下、この様にし
て、2つのホールドコンデンサにより画像信号電圧の保
持と出力が所定のタイミングで交互に行われていく。
【0010】
【発明が解決しようとする課題】ところで、アナログ液
晶ドライバは、前述したように、液晶表示装置の列方向
に配置された液晶セル毎に、2つのサンプリングホール
ド回路を具備している。すなわち、例えば、VGA(Vi
deo Graphics Array)モードの表示を行う液晶表示装置
の場合、計1280個のサンプリングホールド回路を具
備することになる。このため、アナログ液晶ドライバを
IC化する場合、駆動する液晶表示装置の解像度に応じ
て素子数が倍加することになる。その結果、チップサイ
ズが大きくなり、液晶表示装置の小型化が妨げられると
いう問題が生じてしまう。また、他方では、液晶ドライ
バICの製造工程の複雑化や歩留まりの低下、さらには
液晶ドライバの消費電力の増加といった問題が生じてし
まう。
【0011】このため、上述したアナログ式液晶ドライ
バにおいては、2つのサンプリングホールド回路が共用
する素子の数をできるだけ増やして、回路全体の素子数
を減少させることが重要な課題の1つになっている。
【0012】上述した趣旨に沿って構成されたサンプリ
ングホールド回路の一例を図5に示す。この図におい
て、55はサンプル/ホールド部、60は差動アンプ
部、70は出力バッファ部である。また、差動アンプ部
60と出力バッファ部70とによってオペアンプが構成
されており、これにより図4(a)で示したオペアンプ
OP1,OP2と同等の機能を果たしている。
【0013】次に上述したサンプル/ホールド部55、
差動アンプ部60、出力バッファ部70の各構成につい
て説明する。まず、サンプリングホールド部55におい
て、56,58はスイッチであり、所定のタイミング毎
に交互にオン/オフし、各スイッチがオンになった時、
それぞれ対応するホールドコンデンサ57,59に画像
信号の電圧を保持させる。
【0014】次に、差動アンプ部60において、61,
62,63は、PchFETであり、PchFET61
のゲートGには、スイッチ56がオフになった時、ホー
ルドコンデンサ57に保持されていた電圧が印加され、
PchFET62のゲートGには、スイッチ58がオフ
になった時、ホールドコンデンサ59に保持されていた
電圧が印加される。また、PchFET63のゲートG
は、後述する出力バッファ部70の出力端に接続されて
いる。
【0015】そして、PchFET61,62,63の
ソースSは、定電流源64に接続され、また、PchF
ET61,62のドレインDは、それぞれスイッチ6
5,66を介してNchFET68のドレインDに接続
され、PchFET63のドレインDは、スイッチ67
を介してNchFET69のドレインDに接続されてい
る。そして、NchFET68,69のソースSは、一
点で接地されている。また、NchFET68,69の
ゲートGは互いに接続され、さらに、NchFET69
のドレインDとつながっている。
【0016】ここで、差動アンプ部60において、Pc
hFET61,62のドレインDは、共に非反転入力端
子となり、PchFET63のドレインDは、反転入力
端子となる。また、スイッチ65,66と、NchFE
T68のドレインDとの接続点は、差動アンプ部60の
出力として、出力バッファ部70に接続されている。
【0017】また、スイッチ65は、スイッチ56がオ
ンの時オフになり、スイッチ56がオフの時オンにな
る。同様に、スイッチ66は、スイッチ58がオンの時
オフになり、スイッチ58がオフの時オンになる。な
お、スイッチ67は、非反転入力側に挿入されたスイッ
チ65,66とのバランスを取るために設けられたスイ
ッチであり、常時オンになっている。
【0018】次に出力バッファ部70において、72は
NchFETであり、ソースSは接地され、ゲートGは
差動アンプ部60の出力と接続され、また、ドレインD
は、定電流源71に接続されている。さらに、NchF
ET72のゲートGとドレインDとが、コンデンサ73
を介して接続され、NchFET72のドレインDは、
出力バッファ部70の出力端として液晶セルCLに接続
されている。
【0019】図5に示すサンプリングホールド回路にお
いては、あるタイミングの時、スイッチ56がオンであ
ったとすると、スイッチ65はオフになっており、その
時に画像信号入力端子INに入力された画像信号の電圧
がホールドコンデンサ57に保持される。またこの時、
スイッチ58はオフ、スイッチ66はオンになってお
り、ホールドコンデンサ59に保持されていた電圧がP
chFET62のゲートGに印加されて、その電圧と同
じ電圧値で液晶セルCLが駆動される。
【0020】また、次のタイミングでスイッチ56がオ
フになると、スイッチ65がオンになるので、ホールド
コンデンサ57に保持されていた電圧がPchFET6
1のゲートGに印加されて、その電圧と同じ電圧値で液
晶セルCLが駆動される。また、この時、スイッチ58
がオン、スイッチ66がオフになって、画像信号入力端
子INに入力された画像信号の電圧がホールドコンデン
サ59に保持される。このように、図5の回路において
は、ホールドコンデンサ57,59によって、画像信号
の電圧を交互に保持および出力していき、順次、液晶表
示装置における液晶セルの各行毎に駆動している。
【0021】しかしながら、図5の回路の場合、差動ア
ンプ部60において、オフセット電圧が大きくなってし
まうという問題があった。この原因としては、差動アン
プ部60の非反転入力側と反転入力側とにおける回路構
成の不平衡や、製造時のプロセスのずれ等が考えられる
が、いずれにせよ、このオフセット電圧が大きいと、精
細な階調制御ができなくなってしまうという問題が生じ
てしまう。
【0022】さらに、図5の回路では、例えばあるタイ
ミングにおいてホールドコンデンサ59に保持された電
圧V1が差動アンプ部60へ出力されている間に、ホー
ルドコンデンサ57に電圧V2(V2≠V1)が保持さ
れたとして、次のタイミングでホールドコンデンサ57
に保持された電圧V2が差動アンプ部60へ出力され
る。これにより、定電流源64からの電流が図中実線の
経路から点線の経路に切り換わり、この時PchFET
62のゲートGに印加されていた電圧V1と、PchF
ET61のゲートGに印加される電圧V2の電圧値が異
なるため、同図中、分岐点Aにおいて電流の再分配が生
じる。
【0023】そして、この再分配が生じると、ホールド
コンデンサに保持されていた電圧が漏れてしまうという
現象が確認された。すなわち、上述した場合、PchF
ET61のゲートGに供給する電圧V2が本来の電圧値
よりも低下してしまうため、本来の液晶セルの駆動がで
きなくなるという問題が生じてしまう。
【0024】この発明は、このような事情に鑑みてなさ
れたものであり、第1に、複数のサンプリングホールド
回路を有し、出力段にオペアンプを有するサンプリング
ホールド回路において、構成素子数を減少させることが
できるサンプリングホールド回路を提供することを目的
としている。また、第2に、上述したサンプリングホー
ルド回路において、サンプリングホールド回路の出力を
切り換える時、オペアンプの差動アンプ部における電流
再分配に起因する、ホールドコンデンサからの電圧の漏
れを抑制することができるサンプリングホールド回路を
提供することを目的としている。
【0025】
【課題を解決するための手段】請求項1に記載の発明
は、入力されたアナログ信号を各々所定のタイミング毎
に順次サンプルしていき、各々サンプルしたアナログ信
号を所定時間保持する複数のサンプリングホールド手段
と、前記複数のサンプリングホールド手段の各々に対応
して設けられ、それぞれ非反転入力端子および反転入力
端子を有し、該非反転入力端子が対応するサンプリング
ホールド手段の出力に接続された複数の差動増幅手段
と、前記複数の差動増幅手段の各出力に設けられ、各々
対応するサンプリングホールド手段がアナログ信号を保
持している間オンになる複数のスイッチ手段と、前記複
数のスイッチ手段からの出力信号に応じて外部負荷を駆
動する駆動手段とを有してなり、前記駆動手段の出力を
前記複数の差動増幅手段の各反転入力端子に入力してな
ることを特徴とするサンプリングホールド回路である。
【0026】請求項2記載の発明は、入力されたアナロ
グ信号を所定のタイミングでサンプル、保持する第1の
サンプリングホールド手段と、前記第1のサンプリング
ホールド手段がサンプルしたアナログ信号を保持してい
る間に入力されたアナログ信号をサンプルし、該サンプ
ルしたアナログ信号を、前記第1のサンプリングホール
ド手段が入力されたアナログ信号をサンプルしている間
保持する第2のサンプリングホールド手段と、非反転入
力端子および反転入力端子を有し、該非反転入力端子が
前記第1のサンプリングホールド手段の出力に接続され
た第1の差動増幅手段と、非反転入力端子および反転入
力端子を有し、該非反転入力端子が前記第2のサンプリ
ングホールド手段の出力に接続された第2の差動増幅手
段と、その一端が前記第1の差動増幅手段の出力に接続
され、前記第1のサンプリングホールド手段がアナログ
信号をサンプルしている間オフになり、保持している間
オンになる第1のスイッチ手段と、その一端が前記第2
の差動増幅手段の出力に接続され、前記第2のサンプリ
ングホールド手段がアナログ信号をサンプルしている間
オフになり、保持している間オンになる第2のスイッチ
手段と、前記第1,第2のスイッチ手段の各他端から出
力される信号に応じて外部負荷を駆動する駆動手段とを
有してなり、前記駆動手段の出力を、前記第1,第2の
差動増幅手段の各反転入力端子に接続したことを特徴と
するサンプリングホールド回路である。
【0027】請求項3に記載の発明は、入力されたアナ
ログ信号を所定のタイミングでサンプル、保持する第1
のサンプリングホールド手段と、前記第1のサンプリン
グホールド手段がサンプルしたアナログ信号を保持して
いる間、入力されたアナログ信号をサンプルし、該サン
プルしたアナログ信号を、前記第1のサンプリングホー
ルド手段が入力されたアナログ信号をサンプルしている
間保持する第2のサンプリングホールド手段と、前記第
1,第2のサンプリングホールド手段により保持された
アナログ信号がそれぞれ供給される2つの非反転入力端
子および1つの反転入力端子を有し、前記第1または第
2のサンプリングホールド手段により保持されたアナロ
グ信号と、前記反転入力端子に供給されたアナログ信号
との差に応じた信号を出力する差動増幅手段と、前記差
動増幅手段からの出力信号に応じて外部負荷を駆動する
駆動手段とからなり、前記駆動手段の出力を前記差動増
幅手段の反転入力端子に供給するサンプリングホールド
回路であって、前記差動増幅手段は、一定の電流を供給
する定電流源と、前記定電流源に接続されたソースと、
前記第1のサンプリングホールド手段の出力に接続され
たゲートとを有する第1のPチャネル電界効果トランジ
スタと、その一端が前記第1のPチャネル電界効果トラ
ンジスタのドレインに接続され、前記第1のサンプリン
グホールド手段がアナログ信号をサンプルしている間オ
フになり、保持している間オンになる第1のスイッチ手
段と、前記定電流源に接続されたソースと、前記第2の
サンプリングホールド手段の出力に接続されたゲートと
を有する第2のPチャネル電界効果トランジスタと、そ
の一端が前記第2のPチャネル電界効果トランジスタの
ドレインに接続され、前記第2のサンプリングホールド
手段がアナログ信号をサンプルしている間オフになり、
保持している間オンになる第2のスイッチ手段と、前記
定電流源に接続されたソースと、前記駆動手段の出力に
接続されたゲートとを有する第3のPチャネル電界効果
トランジスタと、その一端が前記第3のPチャネル電界
効果トランジスタのドレインに接続され、常時オンに固
定された第3のスイッチ手段と、前記第1,第2のスイ
ッチ手段の他端に接続されたドレインと、接地されたソ
ースを有する第1のNチャネル電界効果トランジスタ
と、前記第3のスイッチ手段の他端に接続されたドレイ
ンと、接地されたソースを有する第2のNチャネル電界
効果トランジスタと、前記第1のサンプリングホールド
手段がアナログ信号を保持している間、前記第1のPチ
ャネル電界効果トランジスタのドレインから出力される
信号を前記駆動手段へ出力し、前記第2のサンプリング
ホールド手段がアナログ信号を保持している間、前記第
2のPチャネル電界効果トランジスタのドレインから出
力される信号を前記駆動手段へ出力する出力切換手段と
からなり、前記第1ないし第3のNチャネル電界効果ト
ランジスタの各ゲートを互いに接続し、その接続点を前
記第3のPチャネル電界効果トランジスタのドレインに
接続したことを特徴とするサンプリングホールド回路で
ある。
【0028】
【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。 〔第1実施形態〕図1に本発明の第1実施形態における
サンプリングホールド回路を示す。この図において、
1,2,3,4は、それぞれ図示せぬ制御回路によって
制御されるアナログスイッチ(以下、単にスイッチとい
う)であり、スイッチ1,2、および、スイッチ3,4
は、それぞれ交互にオン/オフされ、かつ、スイッチ
1,4(またはスイッチ2,3)は、互いに同期してオ
ン/オフされる。5,6はホールドコンデンサであり、
それぞれスイッチ1、および、スイッチ3がオンになっ
た時、入力端子INに入力された画像信号を保持する。
【0029】7,8は差動アンプ部であり、それぞれス
イッチ1,3がオフになった時、ホールドコンデンサ
5,6に保持されていた画像信号の電圧をそれぞれスイ
ッチ2,4を介して出力バッファ部20へ出力する。こ
こで、差動アンプ7,8は双方共に同一の構成であるた
め、差動アンプ部7を参照してその構成について詳しく
説明する。差動アンプ部7において、9,10はPch
FET、11は定電流源、12,13はNchFETで
ある。
【0030】そして、PchFET9,10のソースS
は、それぞれ定電流源11に接続され、PchFET9
のドレインDは、NchFET12各ドレインDに、P
chFET10のドレインDは、NchFET13のド
レインDに接続されている。また、NchFET12,
13のゲートGは互いに接続され、NchFET13の
ドレインDに接続されている。さらに、NchFET1
2,13のソースSは、互いに接続されて1点で接地さ
れている。
【0031】また、PchFET9のゲートGは、ホー
ルドコンデンサ5の一端に接続され、PchFET10
のゲートGは、後述する出力バッファ部20の出力端に
接続されている。さらに、PchFET9のドレインD
とNchFET13のドレインDとの接続点は、差動ア
ンプ部7の出力としてスイッチ2へ出力されている。こ
こで、差動アンプ部7において、PchFET9のゲー
トGは、非反転入力端子となり、PchFET10のゲ
ートGは、反転入力端子となる。
【0032】また、差動アンプ部8の場合、PchFE
T15,16が、差動アンプ部7のPchFET9,1
0に相当し、以下同様に、NchFET18,19がN
chFET12,13に、定電流源17が定電流源11
に相当する。そして、PchFET15のゲートGに
は、ホールドコンデンサ6が接続され、PchFET1
5のドレインDとNchFET18のドレインDとの接
続点が差動アンプ部8の出力としてスイッチ4へ出力さ
れる。
【0033】20はオペアンプ部の出力バッファ部であ
り、スイッチ2,4を介して差動アンプ部7,8のいず
れかの出力が入力され、それにより液晶セル25を駆動
する。出力バッファ部20は、定電流源21、NchF
ET22、および、コンデンサ23により構成されてお
り、NchFET22のドレインDは、定電流源21に
接続され、ソースSは接地されている。また、NchF
ET22のゲートGは、スイッチ2およびスイッチ4に
接続されると共に、コンデンサ23を介してドレインD
に接続されている。そして、NchFET22のドレイ
ンDは、図1に示すサンプリングホールド回路の出力端
として液晶セル25に接続されている。
【0034】図1に示す回路においては、図示せぬ制御
回路によって、所定のタイミングでスイッチ1,4とス
イッチ2,3が交互にオン/オフし、例えばスイッチ1
がオンになっている間は、スイッチ2がオフとなって、
入力端子INに入力された画像信号の電圧がホールドコ
ンデンサ5に保持される。また、この間スイッチ3はオ
フ、スイッチ4はオンになっており、ホールドコンデン
サ6によって保持されていた画像信号の電圧が出力バッ
ファ部20へ出力され、これにより、ある行の液晶セル
25が駆動される。
【0035】図1に示すサンプリングホールド回路の場
合、オペアンプの出力バッファ部を2つのサンプリング
ホールド回路によって共用しているので、その分、図4
(a)に示すものよりも構成素子数を削減することがで
きる。また、差動アンプ部7,8を設け、ホールドコン
デンサ5に保持された電圧と、ホールドコンデンサ6に
保持された電圧とを、それぞれ別個の差動アンプ部に印
加しているので、2つのホールドコンデンサにそれぞれ
異なる電圧値の電圧が保持され、その出力を切り換える
場合でも、図5に示した回路のような、電流の再分配に
よるホールドコンデンサからの電圧の漏れを抑制するこ
とができる。
【0036】〔第2実施形態〕次に図2を参照して本発
明の第2実施形態について説明する。図2に示す回路
は、前述した図5の回路におけるオフセットの影響を減
少させるために、差動アンプ部60の構成に改良を加え
たものである。以下に、図2の回路と図5に示す回路と
の相違点について説明する。なお、この図において、図
5に示す各部に相当する部分については、同一の符号を
付し、その説明を省略する。
【0037】図2に示す差動アンプ部60において、最
も重要な変更点は、スイッチ67を、NchFET69
のゲートGとドレインDとを接続することによって形成
されるループ内に移動させた点である。このように、ス
イッチ67の位置を変更することにより、オフセット電
圧が低下することがシミュレーションによって確認され
た。
【0038】また、図5に示した差動アンプ部60の場
合、例えば、スイッチ65がオフになっていたとして
も、リーク電流が流れてしまう。したがって、この影響
をできるだけ小さくするために、新たにNchFET4
0と、スイッチ41,42とを設け、PchFET61
を通過する電流の経路と、PchFET62を通過する
電流の経路を完全に独立させている。
【0039】すなわち、NchFET68のドレインD
に対しては、スイッチ66のみを接続し、スイッチ65
に関しては、新たに追加されたNchFET40のドレ
インDに接続する。そして、NchFET40のゲート
GおよびソースSについては、NchFET68と同様
に、ゲートGを、NchFET69のゲートGに接続さ
せ、ソースSを接地させている。
【0040】また、スイッチ41,42については、そ
の一端がそれぞれPchFET61とスイッチ65の
間、および、PchFET62とスイッチ66の間に接
続され、他端は互いに接続されて出力バッファ部70に
おけるNchFET72のドレインDに接続されてい
る。
【0041】図2の回路において、ホールドコンデンサ
57に画像信号の電圧をホールドさせる場合は、スイッ
チ56がオン、スイッチ41,65がオフとなる。また
この時、ホールドコンデンサ59に保持されていた画像
信号の電圧が出力されるが、この場合、スイッチ58が
オフ、スイッチ42,66がオンになっている。
【0042】また、ホールドコンデンサ57に保持させ
た画像信号の電圧を出力させる場合は、スイッチ56を
オフ、スイッチ41,65をオンにする。またこの時、
ホールドコンデンサ59には、次の行の画像信号の電圧
が入力されており、スイッチ58をオフ、スイッチ4
2,66をオンにして、これを保持させる。以下、上述
した動作を繰り返し、液晶表示装置の各液晶セルを1行
ずつ駆動していき、画像の表示を行う。このように、図
2に示す回路においては、オフセット電圧を低減させる
ことができるので、より微妙な色の表現が可能となる。
【0043】
【発明の効果】以上説明したように、請求項1および2
に記載の発明によれば、駆動手段を複数のサンプリング
ホールド手段、差動増幅手段、および、スイッチ手段に
よって共用しているので、全体の回路を構成する素子数
を削減することができる。また、サンプリングホールド
手段によって保持されたアナログ信号を、個々の差動増
幅手段に出力しているので、いわゆる電流の再分配が生
じることによって、サンプリングホールド手段に保持さ
れたアナログ信号の漏れを抑制することができる。
【0044】また、請求項3に記載の発明によれば、第
3のチャネル電界効果トランジスタと、第2のNチャネ
ル電界効果トランジスタとの間に挿入される第3のスイ
ッチ手段を、第2のNチャネル電界効果トランジスタの
ドレインとゲートを接続することによって形成されるル
ープ内に設けたので、サンプリングホールド回路のオフ
セット電圧を低減させることができる。
【図面の簡単な説明】
【図1】 この発明の第1実施形態によるサンプリング
ホールド回路の構成を示す接続図である。
【図2】 この発明の第2実施形態によるサンプリング
ホールド回路の構成を示す接続図である。
【図3】 アナログ式液晶ドライバの概略構成を説明す
るための説明図である。
【図4】 従来のアナログ式液晶ドライバに用いられる
サンプリングホールド回路の構成の一例を示す接続図で
ある。
【図5】 従来のアナログ式液晶ドライバに用いられる
サンプリングホールド回路の構成の他の例を示す接続図
である。
【符号の説明】
1,2,3,4 アナログスイッチ 5,6, ホールドコンデンサ 7,8 差動アンプ部 20 出力バッファ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 南崎 浩徳 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 入力されたアナログ信号を各々所定のタ
    イミング毎に順次サンプルしていき、各々サンプルした
    アナログ信号を所定時間保持する複数のサンプリングホ
    ールド手段と、 前記複数のサンプリングホールド手段の各々に対応して
    設けられ、それぞれ非反転入力端子および反転入力端子
    を有し、該非反転入力端子が対応するサンプリングホー
    ルド手段の出力に接続された複数の差動増幅手段と、 前記複数の差動増幅手段の各出力に設けられ、各々対応
    するサンプリングホールド手段がアナログ信号を保持し
    ている間オンになる複数のスイッチ手段と、 前記複数のスイッチ手段からの出力信号に応じて外部負
    荷を駆動する駆動手段とを有してなり、 前記駆動手段の出力を前記複数の差動増幅手段の各反転
    入力端子に入力してなることを特徴とするサンプリング
    ホールド回路。
  2. 【請求項2】 入力されたアナログ信号を所定のタイミ
    ングでサンプル、保持する第1のサンプリングホールド
    手段と、 前記第1のサンプリングホールド手段がサンプルしたア
    ナログ信号を保持している間に入力されたアナログ信号
    をサンプルし、該サンプルしたアナログ信号を、前記第
    1のサンプリングホールド手段が入力されたアナログ信
    号をサンプルしている間保持する第2のサンプリングホ
    ールド手段と、 非反転入力端子および反転入力端子を有し、該非反転入
    力端子が前記第1のサンプリングホールド手段の出力に
    接続された第1の差動増幅手段と、 非反転入力端子および反転入力端子を有し、該非反転入
    力端子が前記第2のサンプリングホールド手段の出力に
    接続された第2の差動増幅手段と、 その一端が前記第1の差動増幅手段の出力に接続され、
    前記第1のサンプリングホールド手段がアナログ信号を
    サンプルしている間オフになり、保持している間オンに
    なる第1のスイッチ手段と、 その一端が前記第2の差動増幅手段の出力に接続され、
    前記第2のサンプリングホールド手段がアナログ信号を
    サンプルしている間オフになり、保持している間オンに
    なる第2のスイッチ手段と、 前記第1,第2のスイッチ手段の各他端から出力される
    信号に応じて外部負荷を駆動する駆動手段とを有してな
    り、 前記駆動手段の出力を、前記第1,第2の差動増幅手段
    の各反転入力端子に接続したことを特徴とするサンプリ
    ングホールド回路。
  3. 【請求項3】 入力されたアナログ信号を所定のタイミ
    ングでサンプル、保持する第1のサンプリングホールド
    手段と、 前記第1のサンプリングホールド手段がサンプルしたア
    ナログ信号を保持している間、入力されたアナログ信号
    をサンプルし、該サンプルしたアナログ信号を、前記第
    1のサンプリングホールド手段が入力されたアナログ信
    号をサンプルしている間保持する第2のサンプリングホ
    ールド手段と、 前記第1,第2のサンプリングホールド手段により保持
    されたアナログ信号がそれぞれ供給される2つの非反転
    入力端子および1つの反転入力端子を有し、前記第1ま
    たは第2のサンプリングホールド手段により保持された
    アナログ信号と、前記反転入力端子に供給されたアナロ
    グ信号との差に応じた信号を出力する差動増幅手段と、 前記差動増幅手段からの出力信号に応じて外部負荷を駆
    動する駆動手段とからなり、前記駆動手段の出力を前記
    差動増幅手段の反転入力端子に供給するサンプリングホ
    ールド回路であって、 前記差動増幅手段は、 一定の電流を供給する定電流源と、 前記定電流源に接続されたソースと、前記第1のサンプ
    リングホールド手段の出力に接続されたゲートとを有す
    る第1のPチャネル電界効果トランジスタと、 その一端が前記第1のPチャネル電界効果トランジスタ
    のドレインに接続され、前記第1のサンプリングホール
    ド手段がアナログ信号をサンプルしている間オフにな
    り、保持している間オンになる第1のスイッチ手段と、 前記定電流源に接続されたソースと、前記第2のサンプ
    リングホールド手段の出力に接続されたゲートとを有す
    る第2のPチャネル電界効果トランジスタと、 その一端が前記第2のPチャネル電界効果トランジスタ
    のドレインに接続され、前記第2のサンプリングホール
    ド手段がアナログ信号をサンプルしている間オフにな
    り、保持している間オンになる第2のスイッチ手段と、 前記定電流源に接続されたソースと、前記駆動手段の出
    力に接続されたゲートとを有する第3のPチャネル電界
    効果トランジスタと、 その一端が前記第3のPチャネル電界効果トランジスタ
    のドレインに接続され、常時オンに固定された第3のス
    イッチ手段と、 前記第1,第2のスイッチ手段の他端に接続されたドレ
    インと、接地されたソースを有する第1のNチャネル電
    界効果トランジスタと、 前記第3のスイッチ手段の他端に接続されたドレイン
    と、接地されたソースを有する第2のNチャネル電界効
    果トランジスタと、 前記第1のサンプリングホールド手段がアナログ信号を
    保持している間、前記第1のPチャネル電界効果トラン
    ジスタのドレインから出力される信号を前記駆動手段へ
    出力し、前記第2のサンプリングホールド手段がアナロ
    グ信号を保持している間、前記第2のPチャネル電界効
    果トランジスタのドレインから出力される信号を前記駆
    動手段へ出力する出力切換手段とからなり、 前記第1ないし第3のNチャネル電界効果トランジスタ
    の各ゲートを互いに接続し、その接続点を前記第3のP
    チャネル電界効果トランジスタのドレインに接続したこ
    とを特徴とするサンプリングホールド回路。
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