JP4585683B2 - 表示駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば液晶表示装置等において、入力信号をサンプリングして保持し、その保持内容に基づいて表示装置を駆動する表示駆動回路に関するものである。
【0002】
【従来の技術】
図2(a),(b)は、従来の液晶表示装置の概略の構成図であり、同図(a)は全体構成を、同図(b)は表示駆動部の構成を示す図である。
図2(a)に示すように、この液晶表示装置は、RGBデコーダ1、表示制御部2、反転増幅部3、増幅部4、走査駆動部5、表示駆動部6及び液晶パネル7で構成されている。RGBデコーダ1は、与えられた映像信号VSを色信号とコンポジット同期信号に分離し、色信号からR(赤)、G(緑)、B(青)の3種類の信号を生成すると共に、コンポジット同期信号から水平及び垂直の同期信号SYNを生成するものである。同期信号SYNは表示制御部2に与えられ、色信号RGBは反転増幅部3に与えられるようになっている。
【0003】
表示制御部2は、同期信号SYNに基づいて、フィールドライン毎に極性が反転するフィールドライン反転信号FRP、走査駆動部5の動作を制御するための垂直制御信号VER、及び表示駆動部6の動作を制御するための水平制御信号HORを生成するものである。フィールドライン反転信号FRPは、反転増幅部3と増幅部4に与えられるようになっている。
【0004】
反転増幅部3は、RGBデコーダ1から与えられる色信号RGBの極性を1フレーム毎に反転して反転信号/RGBを生成し、表示駆動部6に供給するものである。増幅部4は、表示制御部2から供給されるフィールドライン反転信号FRPに従って、コモン電圧信号VCMの極性を1フィールド毎、1水平期間毎に反転して液晶パネル7に供給するものである。
【0005】
走査駆動部5は、表示制御部2から供給される垂直制御信号VERに従って、液晶パネル7のゲートラインGLを順次選択し、その選択したゲートラインGLにゲートパルスを印加するものである。表示駆動部6は、表示制御部2から供給される水平制御信号HORに従って、反転増幅部3から供給される反転信号/RGBを1ライン分サンプリング及びホールディングし、そのホールディングした画像信号を1ライン単位で並列に、液晶パネル7の信号ラインDLに出力するものである。
【0006】
液晶パネル7は、i行j列のマトリックス状に配置された画素電極、TFT(Thin Film Transistor)及び該画素電極に液晶を介して対向する共通電極を備えている。各画素電極は、対応するTFTを介して対応する信号ラインDLに接続されている。また、各列のTFTのゲートは、共通するゲートラインGLに接続されている。液晶パネル7は、ゲートラインGLと信号ラインDLを通じて、画素電極と共通電極と液晶とで形成される画素容量CLCに電荷を充電することにより、液晶の向きを制御して画像を表示するようになっている。
【0007】
図2(b)に示すように、表示駆動部6は、CK発生/遅延回路6a、シフトレジスタ6b、レベルシフタ6c、サンプルホールド群6d、アンプ群6e及びバイアス回路6fで構成されている。
【0008】
CK発生/遅延回路6aは、表示制御部2から供給される基本クロック信号MCKに基づいて、1ライン上の各画素を選択するサンプリングクロックCKを生成してシフトレジスタ6bに供給するものである。またCK発生/遅延回路6aは、表示制御部2から供給されるデータライン開始信号STRに従って、シフト動作開始のタイミングを示すスタートパルスSTを生成してシフトレジスタ6bに供給するようになっている。
【0009】
シフトレジスタ6bは、液晶パネル7の信号ラインDLの数nに対応するnビットのシフトレジスタである。シフトレジスタ6bは、サンプリングクロックCKに従ってスタートパルスSTを取り込むと共に順次シフトし、1走査ライン上の第1〜第n表示ドット用の映像信号のサンプリングタイミングを示すサンプリングパルスを生成して、レベルシフタ6cに並列に出力するものである。
レベルシフタ6cは、シフトレジスタ6bから供給されたサンプリングパルスを、論理回路系の電圧レベルから駆動回路系の電圧レベルに変換してサンプル/ホールド群6dに供給するものである。
【0010】
サンプル/ホールド群6dは、液晶パネル7の各信号ラインDLに対応するn個のサンプル/ホールド回路で構成されている。サンプル/ホールド回路は2系統の回路を備え、系統選択信号LOEに従って交互に動作し、レベルシフタ6cを介して供給されるサンプリングパルスに従って反転信号/RGBをサンプリングし、そのサンプリングした信号を保持するものである。
【0011】
アンプ群6eは、サンプル/ホールド群6dの各サンプル/ホールド回路に対応するn個のアンプ回路で構成される。アンプ回路は2系統の回路を備え、対応するサンプル/ホールド回路の各系統の出力側に接続されている。アンプ回路は、いずれか1系統が動作し、サンプル/ホールド回路が保持している画像信号を増幅して、液晶パネル7の信号ラインDLに出力するものである。
バイアス回路6fは、アンプ群6eの各アンプ回路に、バイアス電圧VBを供給するものである。
【0012】
図3(a),(b)は、図2中の表示駆動回路の構成図である。この表示駆動回路は、図2(b)におけるサンプル/ホールド群6dとアンプ群6eのサンプル/ホールド回路とアンプ回路に対応している。図3(a)は表示駆動回路のブロック構成を、同図(b)は同図(a)中のアンプの構成を示している。
【0013】
図3(a)に示すように、この表示駆動回路は1本の信号ラインDLに対応する回路であり、入力電圧INが与えられるスイッチ11a,11bを有している。スイッチ11a,11bは、系統選択信号LOEによって相補的にオン/オフ状態が制御されるもので、これらの出力側と接地電位GNDとの間に、それぞれ電圧保持用のキャパシタ12a,12bが接続されている。更に、スイッチ11a,11bの出力側は、それぞれアンプ(AMP)20a,20bの入力側に接続されている。
【0014】
アンプ20a,20bの出力側は、それぞれスイッチ13a,13bの入力側に接続されている。スイッチ13a,13bは、系統選択信号LOEによってオン/オフ状態が制御されるもので、スイッチ11aがオンの時にスイッチ13bがオンになり、スイッチ11bがオンの時にスイッチ13aがオンに制御されるようになっている。そして、スイッチ13a,13bの出力側が共通接続され、ここから出力信号OUTが出力されるようになっている。
【0015】
アンプ20a,20bは同一構成で、図3(b)に示すように、+入力端子と−入力端子を有し、これらの入力端子がそれぞれNチャネルMOSトランジスタ(以下、「NMOS」という)21,22のゲートに接続されている。NMOS21,22のドレインは、それぞれPチャネルMOSトランジスタ(以下、「PMOS」という)23,24を介して電源電位VDDに接続されている。PMOS23,24のゲートは、NMOS22のドレインに接続されている。NMOS21,22のソースは、NMOS25を介して接地電位GNDに接続されている。
【0016】
NMOS21のドレインは、NMOS26のゲートに接続され、このNMOS26のドレインは電源電位VDDに接続されている。NMOS26のソースは、NMOS27を介して接地電位GNDに接続されている。NMOS27,25ののゲートには、バイアス電圧VBが与えられている。
【0017】
NMOS21のドレインは、更に出力バッファであるPMOS28のゲートに接続されている。PMOS28のソースは電源電位VDDに接続され、ドレインはプッシュプル型の出力バッファを構成するNMOS29を介して接地電位GNDに接続されている。
【0018】
NMOS29のゲートは、NMOS26のソースに接続されており、このNMOS29のドレインとPMOS28のドレインの接続箇所が、アンプの出力端子Oとなっている。
【0019】
このような表示駆動回路において、系統選択信号LOEがレベル“H”のとき、スイッチ11a,13bが閉じ、スイッチ11b,13aが開く。これにより、入力電圧INがキャパシタ12aに印加される。キャパシタ12aに充電された入力電圧INはアンプ20aで増幅され、このアンプ20aの出力端子に入力電圧INに対応した電圧が出力される。しかし、スイッチ13aは開いているので、アンプ20aの出力電圧は、出力信号OUTとしては出力されない。一方、キャパシタ12bに充電されている電圧がアンプ20bで増幅され、このアンプ20bの出力端子からスイッチ13bを介して出力信号OUTが出力される。
【0020】
次に、系統選択信号LOEがレベル“L”に変化すると、スイッチ11a,13bが開き、スイッチ11b,13aが閉じる。これにより、キャパシタ12aは入力電圧INから切り離され、このキャパシタ12aに充電されてアンプ20aで増幅された前の入力電圧INに対応する電圧が、スイッチ13aを介して出力電圧OUTとして出力される。一方、キャパシタ12bには新しい入力電圧INが印加され、アンプ20bの出力側にはこの新しい入力電圧INに対応する電圧が出力される。
【0021】
このように、2系統のサンプル/ホールド回路とアンプ回路を設け、系統選択信号LOEによって2系統を交互に切り替えてサンプリングと駆動を行うようにしている。これにより、キャパシタ12a,12bの充電時間に影響されず、常に液晶パネル7を駆動することができるので、応答速度が速くかつ輝度の高い表示をすることができる。
【0022】
【発明が解決しようとする課題】
しかしながら、従来の表示駆動回路では、次のような課題があった。
アンプ回路に用いられるアンプ20a,20bは、図3(b)に示すように、出力段がPMOS28とNMOS29で構成されるプッシュプル型となっている。プッシュプル型のアンプ回路では、出力段の直列接続された2つのトランジスタ(PMOS28とNMOS29)のゲート電圧が常時変化することによって、これらのトランジスタを貫通して流れる電流値が随時変化し、そのバランスによって出力端子Oに出力信号が出力される。このように、プッシュプル型のアンプ回路では、PMOS28とNMOS29の2つのバッファ用のトランジスタに常にアイドル電流が流れ、消費電力が大きくなるという課題があった。
【0023】
本発明は、前記従来技術が持っていた課題を解決し、消費電力の少ない表示駆動回路を提供するものである。
【0024】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第1の発明は、系統選択信号によって第1の系統が指定されたときに、入力ノードの画像信号を入力して保持する第1のサンプルホールド手段と、前記系統選択信号によって第2の系統が指定されたときに、前記入力ノードの画像信号を入力して保持する第2のサンプルホールド手段と、前記第1及び第2のサンプルホールド手段で保持された画像信号をそれぞれ増幅する第1及び第2の増幅手段と、前記系統選択信号によって第1の系統が指定されたときに前記第2の増幅手段の出力信号を出力ノードに出力し、該系統選択信号によって第2の系統が指定されたときに前記第1の増幅手段の出力信号を該出力ノードに出力する出力手段とを備えた表示駆動回路において、第1及び第2の各増幅手段は、次のような第1及び第2の増幅器を備えている。
【0025】
即ち、第1の増幅器は、出力選択信号が第1の値の時にオン状態となり第2の値の時にオフ状態となるスイッチ用のトランジスタ、入力信号のレベルに応じて導通状態が変化するP型トランジスタ、及び一定の電流を流すN型トランジスタを直列に接続した出力段を有している。また、第2の増幅器は、第1の増幅器に並列に接続され、前記出力選択信号が第1の値の時にオフ状態となり第2の値の時にオン状態となるスイッチ用のトランジスタ、一定の電流を流すP型トランジスタ、及び入力信号のレベルに応じて導通状態が変化するN型トランジスタを直列に接続した出力段を有している。
【0026】
第1の発明によれば、以上のように表示駆動回路を構成したので、次のような作用が行われる。
出力選択信号が第1の値の時には、各増幅手段内の第1の増幅器のスイッチ用のトランジスタがオン状態になり、サンプルホールド手段で保持された画像信号が、この第1の増幅器で増幅される。出力選択信号が第2の値の時には、各増幅手段内の第2の増幅器のスイッチ用のトランジスタがオン状態になり、サンプルホールド手段で保持された画像信号が、この第2の増幅器で増幅される。
【0027】
第2の発明は、第1の発明の表示駆動回路における第1及び第2の各増幅手段に、入力信号を基準電圧と比較して、該入力信号が該基準電圧以上の時に前記第1の値の出力選択信号を出力し、該入力信号が該基準電圧未満の時に前記第2の値の出力選択信号を出力する比較器を設けている。
【0028】
第2の発明によれば、次のような作用が行われる。
各増幅手段において、サンプルホールド手段で保持された画像信号が比較器で比較され、基準電圧以上であれば第1の値の出力選択信号が出力される。これにより、画像信号は増幅手段内の第1の増幅器で増幅される。また、画像信号が基準電圧未満であれば、比較器から第2の値の出力選択信号が出力され、この画像信号は増幅手段内の第2の増幅器で増幅される。
【0029】
【発明の実施の形態】
(第1の実施形態)
図1(a)〜(c)は、本発明の第1の実施形態を示す表示駆動回路の構成図であり、同図(a)はこの表示駆動回路のブロック構成を、同図(b),(c)はそれぞれ同図(a)中のN型アンプとP型アンプの回路を示している。この表示駆動回路は、図2の液晶表示装置における表示駆動部6中で、図3の表示駆動回路に代えて用いられるもので、図3中の要素と共通の要素には共通の符号が付されている。
【0030】
図1(a)に示すように、この表示駆動回路は、入力電圧INが与えられるノードN1に、スイッチ11a,11bの入力側が共通に接続されている。スイッチ11a,11bは、トランスファゲート等のスイッチ用のトランジスタで構成され、系統選択信号LOEによって相補的にオン/オフ状態が制御されるものである。例えば、系統選択信号LOEが“H”の時、スイッチ11a,11bは、それぞれオン、オフとなるように設定されている。スイッチ11a,11bの出力側は、それぞれノードN2a,N2bに接続され、これらのノードN2a,N2bと接地電位GNDとの間には、それぞれ電圧保持用のキャパシタ12a,12bが接続されている。
【0031】
ノードN2aには、ボルテージファロア接続されたN型アンプ30aとP型アンプ50aの+入力端子が接続され、これらのN型アンプ30aとP型アンプ50aの出力端子が、ノードN3aに接続されている。同様に、ノードN2bには、ボルテージファロア接続されたN型アンプ30bとP型アンプ50bの+入力端子が接続され、これらのN型アンプ30bとP型アンプ50bの出力端子が、ノードN3bに接続されている。
【0032】
N型アンプ30a,30bは同じ構成で、出力選択信号SELとこれをインバータ14で反転した出力選択信号/SELがそれぞれ与えられる制御端子A,Bと、バイアス電圧VBnが与えられるバイアス端子を有している。また、P型アンプ50a,50bは同じ構成で、それぞれ出力選択信号SEL,/SELが与えられる制御端子A,Bと、バイアス電圧VBpが与えられるバイアス端子を有している。
【0033】
ノードN3a,N3bには、それぞれスイッチ13a,13bの入力側が接続され、これらのスイッチ13a,13bの出力側が、ノードN4に接続されている。スイッチ13a,13bは、スイッチ11a,11bと同様のもので、系統選択信号LOEが“H”の時、それぞれオフ、オンとなるように設定されている。そして、ノードN4から出力信号OUTが出力されるようになっている。
【0034】
図1(b)に示すように、N型アンプ30a,30bは+入力端子と−入力端子を有し、これらの入力端子が差動増幅回路を構成するNMOS31,32のゲートに、それぞれ接続されている。NMOS31,32のドレインは、それぞれPMOS33,34を介して電源電位VDDに接続されている。PMOS33,34のゲートは、NMOS32のドレインに接続されている。NMOS31,32のソースは、定電流回路を構成するNMOS35を介して接地電位GNDに接続されている。
【0035】
NMOS31のドレインは、動作用のPMOS36のゲートに接続され、このPMOS36のソースは、定電流回路を構成するNMOS37と、出力選択信号SELで制御されるスイッチ用のNMOS40を介して接地電位GNDに接続されている。PMOS36のドレインは、出力選択信号/SELで制御されるスイッチ用のPMOS38を介して電源電位VDDに接続されている。NMOS35,37のゲートには、バイアス電圧VBnが与えられている。PMOS36のゲートとドレイン間には位相補償用のキャパシタ39が接続され、このPMOS36のドレインがN型アンプの出力端子Oとなっている。
【0036】
図1(c)に示すように、P型アンプ50a,50bは+入力端子と−入力端子を有し、これらの入力端子が差動増幅回路を構成するNMOS51,52のゲートに、それぞれ接続されている。NMOS51,52のソースは接地電位GNDに接続され、これらのNMOS51,52のドレインは、それぞれPMOS53,54のドレインに接続されている。PMOS53,54のゲートはNMOS52のドレインに接続され、ソースは定電流回路を構成するPMOS55を介して電源電位VDDに接続されている。
【0037】
NMOS51のドレインは、動作用のNMOS56のゲートに接続され、このNMOS56のソースは、出力選択信号/SELで制御されるスイッチ用のNMOS60を介して接地電位GNDに接続されている。NMOS56のドレインは、定電流回路を構成するPMOS57のドレインに接続され、このPMOS57のソースが、出力選択信号SELで制御されるスイッチ用のPMOS58を介して電源電位VDDに接続されている。PMOS55,57のゲートには、バイアス電圧VBpが与えられている。
NMOS56のゲートとドレイン間には位相補償用のキャパシタ59が接続され、このNMOS56のドレインがP型アンプの出力端子Oとなっている。
【0038】
次に、動作を説明する。
この表示駆動回路において、系統選択信号LOEは、1水平走査期間毎に“H”,“L”のレベルが切り替えられる。
【0039】
系統選択信号LOEが“H”の期間には、スイッチ11a,13bがオンになり、スイッチ11b,13aがオフになる。これにより、ノードN1とノードN2aが接続されて、入力電圧INがキャパシタ12aに保持される。また、ノードN2bがノードN1から切り離されると共に、ノードN3bがノードN4に接続され、前の期間にキャパシタ12bに保持されていた電圧が、N型アンプ30bまたはP型アンプ50bで増幅されてノードN4から出力信号OUTとして出力される。
【0040】
次に、系統選択信号LOEが“L”になると、スイッチ11a,13bがオフになり、スイッチ11b,13aがオンになる。これにより、ノードN2aがノードN1から切り離されると共に、ノードN3aがノードN4に接続され、系統選択信号LOEが“H”の期間にキャパシタ12aに保持された電圧が、N型アンプ30aまたはP型アンプ50aで増幅されてノードN4から出力信号OUTとして出力される。また、ノードN1とノードN2bが接続されて、入力電圧INがキャパシタ12bに保持される。
【0041】
一方、出力選択信号SELは、1水平走査期間の周期よりも短い周期で、“H”,“L”が切り替えられる。
【0042】
出力選択信号SELが“H”の場合、N型アンプ30a,30bでは、図1(b)に示すように、出力選択信号SELがNMOS40のゲートに、出力選択信号/SEL(即ち、“L”)がPMOS38のゲートに印加される。これにより、PMOS38及びNMOS40はオン状態となる。一方、P型アンプ50a,50bでは、図1(c)に示すように、出力選択信号SELがPMOS58のゲートに、出力選択信号/SELがNMOS60のゲートに印加されるので、これらのPMOS58,NMOS60はオフ状態となる。従って、N型アンプ30a,30bは動作可能な状態となり、P型アンプ50a,50bの動作は停止させられる。
【0043】
逆に出力選択信号SELが“L”の場合、P型アンプ50a,50bが動作可能な状態となり、N型アンプ30a,30bの動作は停止させられる。
【0044】
以上のように、この第1の実施形態の表示駆動回路は、N型アンプ30a(または30b)とP型アンプ50a(または50b)を並列に接続し、出力選択信号SEL,/SELによっていずれか一方のみを動作させるように構成している。N型アンプ30a,30bは、出力段のNMOS37がバイアス電圧VBnによって一定電流を流す定電流源となり、PMOS36が出力電圧を決定する動作用のバッファとなっている。また、P型アンプ50a,50bは、出力段のPMOS57がバイアス電圧VBpによって一定電流を流す定電流源となり、NMOS56が出力電圧を決定する動作用のバッファとなっている。従って、これらの出力段の電流は、定電流源によって決められる。このため、2つのバッファが絶えず動作するプッシュプル型のアンプよりも、出力段の電流の抑制、即ち消費電力の低減が期待される。
【0045】
(第2の実施形態)
図4は、本発明の第2の実施形態を示す表示駆動回路の構成図である。この表示駆動回路は、図1の表示駆動回路と同様に、図2の液晶表示装置における表示駆動部6中で、図3の表示駆動回路に代えて用いられるものである。この図4において、図1中の要素と共通の要素には共通の符号が付されている。
【0046】
図4に示すように、この表示駆動回路では、比較器(CMP)15a,15bを設け、N型アンプ30a,30bとP型アンプ50a,50bの制御端子に、これらの比較器15a,15bの比較結果の信号を、出力選択信号CA,/CACB,/CBとして与えるようにしている。
【0047】
即ち、比較器15aは、分圧用の抵抗16,17で分圧して生成された基準電圧VRとノードN2aの電圧を比較して、その比較結果を出力選択信号CAとしてN型アンプ30aとP型アンプ50aの制御端子Aに与えるものである。更に、出力選択信号CAはインバータ18aによって反転され、出力選択信号/CAとしてN型アンプ30aとP型アンプ50aの制御端子Bに与えられるようになっている。
【0048】
同様に、比較器15bは、基準電圧VRとノードN2bの電圧を比較して、その比較結果を出力選択信号CBとしてN型アンプ30bとP型アンプ50bの制御端子Aに与えるものである。更に、出力選択信号CBはインバータ18bによって反転され、出力選択信号/CBとしてN型アンプ30bとP型アンプ50bの制御端子Bに与えられるようになっている。
【0049】
その他の構成は、図1と同様である。
この表示駆動回路では、図1と同様に、系統選択信号LOEによって2系統のサンプル/ホールド回路とアンプ回路が、交互に切り替えられる。
【0050】
一方、アンプ回路においては、次のような動作が行われる。
ノードN2aの電圧と基準電圧VRは、比較器15aによって比較される。ここで、ノードN2aの電圧が基準電圧VRよりも高ければ、比較器15aの比較結果の出力選択信号CAは“H”となる。これにより、N型アンプ30aが動作可能な状態となり、P型アンプ50aの動作は停止させられる。
【0051】
逆にノードN2aの電圧が基準電圧VRよりも低ければ、比較結果の出力選択信号CAが“L”となり、N型アンプ30aの動作は停止させられ、P型アンプ50aが動作可能な状態となる。
【0052】
以上のように、この第2の実施形態の表示駆動回路は、N型アンプ30a(または30b)とP型アンプ50a(または50b)を並列に接続し、出力選択信号CA(またはCB)によっていずれか一方のみを動作させるように構成している。これにより、第1の実施形態と同様に出力段の電流の抑制、即ち消費電力の低減が期待される。
【0053】
更に、入力電圧INが基準電圧VRよりも高い場合にN型アンプ30a,30bを動作させ、入力電圧INが基準電圧VRよりも低い場合にP型アンプ50a,50bを動作させるようにしている。一般的に、N型アンプは入力電圧が高い範囲で精度良く動作し、P型アンプは入力電圧が低い範囲で精度良く動作するという特徴がある。これにより、入力電圧の広い範囲に亘って精度の良い動作が可能になるという利点がある。
【0054】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 液晶表示装置に適用した表示駆動回路について説明したが、その他の方式の画像表示装置においても、表示信号をサンプリングして出力する表示駆動回路として適用可能である。
【0055】
(b) 図1及び図4のN型アンプ及びP型アンプの回路は一例であり、これに限定するものではない。それぞれ出力段が出力選択信号でオン/オフ制御されるスイッチ用のトランジスタ、入力信号に応じて導通状態が制御される動作用のトランジスタ、及び定電流回路を構成するトランジスタを直列に接続した回路になっていれば、同様に適用可能である。
【0056】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、増幅手段は出力選択信号によってどちらか一方が選択されて出力段がオン状態となる第1及び第2の増幅器を有している。更に、これらの第1及び第2の増幅器の出力段は、定電流用のトランジスタと入力信号に応じて導通状態が変化するトランジスタを直列に接続した構成となっている。これにより、出力段に流れる電流が制限され、消費電力を低減することができる。
【0057】
第2の発明によれば、第1の発明に、入力信号と基準電圧の比較結果に応じて、第1または第2の増幅器を選択する出力選択信号を出力するための比較器を設けている。これにより、第1と同様の効果に加えて、入力信号のレベルに対応した精度の良い増幅器を選択することができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す表示駆動回路の構成図である。
【図2】従来の液晶表示装置の概略の構成図である。
【図3】図2中の表示駆動回路の構成図である。
【図4】本発明の第2の実施形態を示す表示駆動回路の構成図である。
【符号の説明】
11a,11b,13a,13b スイッチ
12a,12b キャパシタ
15a,15b 比較器
30a,30b N型アンプ
50a,50b P型アンプ
Claims (2)
- 系統選択信号によって第1の系統が指定されたときに、入力ノードの画像信号を入力して保持する第1のサンプルホールド手段と、前記系統選択信号によって第2の系統が指定されたときに、前記入力ノードの画像信号を入力して保持する第2のサンプルホールド手段と、前記第1及び第2のサンプルホールド手段で保持された画像信号をそれぞれ増幅する第1及び第2の増幅手段と、前記系統選択信号によって第1の系統が指定されたときに前記第2の増幅手段の出力信号を出力ノードに出力し、該系統選択信号によって第2の系統が指定されたときに前記第1の増幅手段の出力信号を該出力ノードに出力する出力手段とを備えた表示駆動回路において、
前記第1及び第2の各増幅手段は、
出力選択信号が第1の値の時にオン状態となり第2の値の時にオフ状態となるスイッチ用のトランジスタ、入力信号のレベルに応じて導通状態が変化するP型トランジスタ、及び一定の電流を流すN型トランジスタを直列に接続した出力段を有する第1の増幅器と、
前記第1の増幅器に並列に接続され、前記出力選択信号が第1の値の時にオフ状態となり第2の値の時にオン状態となるスイッチ用のトランジスタ、一定の電流を流すP型トランジスタ、及び入力信号のレベルに応じて導通状態が変化するN型トランジスタを直列に接続した出力段を有する第2の増幅器とを、
備えたことを特徴とする表示駆動回路。 - 請求項1記載の表示駆動回路における第1及び第2の各増幅手段に、入力信号を基準電圧と比較して、該入力信号が該基準電圧以上の時に前記第1の値の出力選択信号を出力し、該入力信号が該基準電圧未満の時に前記第2の値の出力選択信号を出力する比較器を設けたことを特徴とする表示駆動回路。
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