JP3617816B2 - インピーダンス変換装置とそれを備えた表示装置の駆動装置 - Google Patents
インピーダンス変換装置とそれを備えた表示装置の駆動装置 Download PDFInfo
- Publication number
- JP3617816B2 JP3617816B2 JP2000363312A JP2000363312A JP3617816B2 JP 3617816 B2 JP3617816 B2 JP 3617816B2 JP 2000363312 A JP2000363312 A JP 2000363312A JP 2000363312 A JP2000363312 A JP 2000363312A JP 3617816 B2 JP3617816 B2 JP 3617816B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- differential amplifier
- voltage
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の属する技術分野】
本発明は、液晶パネル等の表示装置を駆動させる駆動装置の出力回路部等に採用され、消費電力を低減するインピーダンス変換装置とそれを備えた表示装置の駆動装置に関するものである。
【0002】
【従来の技術】
差動増幅回路を用いた出力回路の低消費電力を実現する従来技術として、例えば特開平5−150736号公報(以下、第1従来技術と称す。)に示されるインピーダンス変換回路や特開平8−313867号公報に示されるオペアンプの停止を行う液晶表示器駆動電源回路(以下、第2従来技術と称す。)が知られている。
【0003】
図11乃至図13を参照しながら、特開平5−150736号公報に開示の上記の第1従来技術について説明する。
【0004】
図11において、オペアンプ101はPチャンネルMOSトランジスタで入力段を構成したものである。
【0005】
オペアンプ101は、図12に示すように、入力段が、PチャンネルMOSトランジスタ1106及び1107で差動対により構成されている。PチャンネルMOSトランジスタ1103のゲートには定電圧VBPが供給され、これにより、定電流IがPチャンネルMOSトランジスタ1103に流れる。この定電流Iは、上記差動対が歪みのない増幅を行うための動作点を決定するためのものである。NチャンネルMOSトランジスタ1108・1109により構成されるカレントミラー回路において、定電流Iは電流Iaと電流Ibに分割される。
【0006】
上記構成の回路において、入力端子1101の入力電圧Vinと出力端子1102の出力電圧Voutの関係がVin<Voutを満たす場合、Ia>Ibとなり、点Aの電位は下がり、NチャンネルMOSトランジスタ1108・1109がオフする方向に向かう。その結果、点Bの電位が上がり、NチャンネルMOSトランジスタ1121がオンする方向となり、NチャンネルMOSトランジスタ1121に流れる電流が多くなり、出力電圧Voutは下がる。このようにして、Vin=Voutの状態に推移する。
【0007】
これに対して、入力端子1101の入力電圧Vinと出力端子1102の出力電圧Voutの関係がVin>Voutの場合、Ia<Ibとなり、点Aの電位は上がり、NチャンネルMOSトランジスタ1108・1109がオンする方向に向かう。その結果、点Bの電位が下がり、NチャンネルMOSトランジスタ1121がオフする方向となり、NチャンネルMOSトランジスタ1121に流れる電流が少なくなる。このとき、PチャンネルMOSトランジスタ1105には、PチャンネルMOSトランジスタ1104及びNチャンネルMOSトランジスタ1120との関係に基づいて定電流が流れているので、結果として出力電圧Voutが大きくなる。このようにして、Vin=Voutの状態に推移する。
【0008】
以上のように、カレントミラー回路に流れる電流IaとIbの電流バランスにより、入力電圧と等しい電圧が出力される。しかしながら、電流Ia・Ibは、PチャンネルMOSトランジスタに流れる電流であるため、入力電圧(ゲート電圧)と電源電圧(この場合、Vdd)が接近してくると電流を流すことができない電圧レベル領域が発生する。このため、図12に示す回路は、電源側に近い入力電圧に対して出力が追従しない電圧(オフセット)が発生する。
【0009】
ここで、オペアンプ102の回路構成について図13を参照しながら以下に説明する。オペアンプ102は、図13に示すように、入力段が、NチャンネルMOSトランジスタ1206及び1207で差動対により構成されている。NチャンネルMOSトランジスタ1203のゲートには定電圧VBNが供給され、これにより、定電流IがNチャンネルMOSトランジスタ1203に流れる。この定電流Iは、歪みのない増幅を行うための動作点を決定するためのものである。PチャンネルMOSトランジスタ1208・1209により構成されるカレントミラー回路において、電流Iaと電流Ibが流れ、これが定電流IとなってNチャンネルMOSトランジスタ1203を流れる。
【0010】
上記構成の回路において、入力端子1201の入力電圧Vinと出力端子1202の出力電圧Voutの関係がVin<Voutを満たす場合、Ib>Iaとなり、点Cの電位は下がり、PチャンネルMOSトランジスタ1208・1209がオンする方向に向かう。その結果、点Dの電位が上がり、PチャンネルMOSトランジスタ1221がオフする方向となる。このとき、NチャンネルMOSトランジスタ1205には、NチャンネルMOSトランジスタ1204及びPチャンネルMOSトランジスタ1220との関係に基づいて定電流が流れているので、結果として出力電圧Voutは下がる。このようにして、Vin=Voutの状態に推移する。
【0011】
これに対して、入力端子1201の入力電圧Vinと出力端子1202の出力電圧Voutの関係がVin>Voutの場合、Ib<Iaとなり、点Cの電位は上がり、PチャンネルMOSトランジスタ1208・1209がオフする方向に向かう。その結果、点Dの電位が下がり、PチャンネルMOSトランジスタ1221がオンする方向となるので、出力電圧Voutは上がる。このようにして、Vin=Voutの状態に推移する。
【0012】
以上のように、オペアンプ102は、図12の構成と異なり、入力段の差動対を構成するNチャンネルMOSトランジスタ1206及び1207に流れる電流により制御が行われる。このため、図12の場合とは逆にGND(グランド)側に近い入力電圧に対して出力が追従しない電圧(オフセット)が発生することになる。
【0013】
GNDレベルから電源電圧レベルまでの全ての電圧間に対応したインピーダンス変換回路を作成しようとした場合、上述のように、オペアンプ101またはオペアンプ102の何れか一方のみでは対応することはできない。このため、図11に示すように、オペアンプ101とオペアンプ102の回路を組み合わせる(互いに並列に接続する)ことによって、出力できない電圧を相互に補い合い、オフセットが発生しない回路を実現している。
【0014】
ここで、図14を参照しながら、上記第2従来技術(特開平8−313867号公報)について説明する。
【0015】
図14で示す回路は、容量性負荷を駆動する出力回路としても使用されている。図14(a)又は図14(b)を使用して、図14(c)に示すようなインピーダンス変換回路を作成し、液晶パネルの容量性負荷を充電している。充電終了後、OFF端子に信号を入力することにより、バイアスの電流が流れないようにし、消費電流を削減している。この関係を図15に示す。
【0016】
時間aでは、OFF端子がH(ハイレベル)であり、/OFF端子がL(ローレベル)であるので、NチャンネルMOSトランジスタ32・34およびPチャンネルMOSトランジスタ31・33が全てオンし、バイアス電流を含むアンプ部に電流が流れない。
【0017】
時間bでOFF端子のレベルを反転させ、上記MOSトランジスタは全てオフし、アンプ部に電流が流れて通常動作が行えるようにする。時間cで入力の信号が変化すると、出力も同様に変化し、容量性負荷の充電を行う。容量を十分に充電した後、再びOFF端子を反転させてバイアス電流を停止し、アンプ部に電流が流れないようにする(時間d)。これらのバイアス電流の停止は、関係する差動増幅回路に対して一斉に行われる。容量の放電時も同様の動作を行う(時間e、f、g)。
【0018】
以上のように、容量を充電した後に出力をハイインピーダンスにすると共に、バイアス電流を停止することにより、消費電力を削減することが可能となる。
【0019】
【発明が解決しようとする課題】
しかしながら、上記第1及び第2従来技術は、それぞれ、次のような問題点を有している。
【0020】
すなわち、上記第1従来技術では、2つの差動増幅回路が常に動作しているため、1つの差動増幅回路で駆動する場合と比較して、2倍の電流が消費されることになる。
【0021】
また、差動増幅回路のバイアス電流を停止させて、駆動電流を削減するという上記第2従来技術では、回路外部からの停止命令(停止信号)が必要であると共に、全出力端子が出力につながる容量性負荷を充電した後、一斉にそれらのバイアス電流を停止する構成である。このため、消費電力の削減効果は小さくなってしまう。
【0022】
【課題を解決するための手段】
本発明に係るインピーダンス変換装置は、上記課題を解決するために、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第1及び第2差動増幅回路と、上記デジタル入力データの上位2ビットをデコードするデコード手段と、上記デコード手段の出力に基づいて、動作電源を供給して上記第1又は第2差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第1及び第2差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたものである。
【0031】
上記の発明によれば、互いに並列に接続された第1及び第2差動増幅回路は、デジタル入力データに応じて変化する電圧に対してそれぞれインピーダンス変換を行う。
【0032】
上記の発明においては、上記デジタル入力データの上位2ビットをデコードするデコード手段が設けられ、このデコード手段の出力に基づいて、制御手段により、上記デジタル入力データに基づいて、上記第1及び第2差動増幅回路の何れか一方は動作電源が供給されて動作状態になると共に、他方は動作電源が供給されずに非動作状態になるように制御されるか、または、第1及び第2差動増幅回路の双方に動作電源が供給されて双方が動作状態になるように制御される。
【0033】
上記制御において、前者の場合、前述のように、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。これに対して、後者の制御の場合、第1及び第2差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【0034】
加えて、制御手段による上記制御が、インピーダンス変換の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号を別途必要としない。その上、非動作状態への移行が一斉に行われるのではないので、消費電力の削減効果を確実に大きくできる。
【0035】
更に、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にでき、これにより、信頼性を著しく向上させることが可能となる。双方の差動増幅回路にオフセットが発生しない電圧範囲において第1及び第2差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【0036】
ところで、非動作状態の上記差動増幅回路の出力は、ハイインピーダンスであることが好ましい。この場合、動作電源が供給されない方の差動増幅回路の出力は、上記制御手段によってハイインピーダンスに制御されるので、動作状態にある差動増幅回路の動作に支障を来さない。それゆえ、インピーダンス変換装置の信頼性を著しく向上させることが可能となる。
【0037】
上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が上記のインピーダンス変換装置によってインピーダンス変換されるものを表示装置の駆動装置とすることが好ましい。この場合、階調表示用電圧を増幅することによって、従来必要であったレベルシフタ回路が不要となり、回路削減が可能となる。
【0038】
【発明の実施の形態】
本発明の実施の一形態について図1乃至図4、及び図8乃至図10に基づいて説明すれば、以下のとおりである。
【0039】
本発明を使用したシステム構成の一例として、図8にTFT(Thin Film Transistor)を用いた液晶パネルを駆動する液晶ドライバ(液晶駆動装置)を使用した場合の概略図を示す。
【0040】
液晶パネルには、マトリックス状に液晶画素809とTFT808が配置され、TFTにはソースライン807、ゲートライン806、及び上記液晶画素809が接続されている。ゲートライン806は、液晶ドライバ(ゲートドライバ側)802により順次駆動され、TFT808のゲートをオンし、ソースライン807の階調表示用電圧を液晶画素に伝達する働きを行う。
【0041】
ソースライン807は、液晶ドライバ(ソースドライバ側)801により駆動される。液晶ドライバ(ソースドライバ側)801の出力電圧は、液晶画素が光を透過する量を調整する働きをし、これにより階調表示を行う。なお、液晶ドライバ(ソースドライバ側)801には、階調表示用データ905が入力されている。
【0042】
図9に液晶ドライバ(ソースドライバ側)801のデジタル階調表示用データ905(以下、単に、階調表示用データ905と称す。)の取り込みを示す。階調表示用データ905(例えば、64階調表示の場合には6ビットのデータ)は、液晶パネルの1ライン分がシリアルデータとして入力される。このようにして入力された階調表示用データ905は、駆動クロック804によりデータサンプリング回路906でサンプリングされ、駆動クロック804に同期して、内部データバス907に送り出される。
【0043】
一方、駆動クロック804により、シフトレジスタ902が動作しており、スタートパルス803を転送させることによって、各出力のデータの取り込みタイミングを示す信号(SD1、SD2、SD3、SD4、SD5、…)を生成する。データの先頭はスタートパルス803によって示される。
【0044】
内部データバス907に送り出された階調表示用データ905は、信号(SD1、SD2、SD3、SD4、SD5、…)によりホールドメモリ回路9081 、9082 、9083 、9084 、9085 、…の所定の番地に取り込まれ、1水平走査期間ラッチされる。これらの信号は、ホールドメモリ回路9081 、9082 、9083 、9084 、9085 、…内の各レベルシフタ回路(図示しない)においてレベル変換された後、ホールドメモリ回路9081 、9082 、9083 、9084 、9085 、…内の各DA変換回路(図示しない)において、基準電圧発生回路930からの出力電圧から、階調表示用データ905に応じた階調表示用電圧が選択されて出力される。
【0045】
そして、出力回路(第1出力回路9101 、第2出力回路9102 、第3出力回路9103 、第4出力回路9104 、第5出力回路9105 、…)でインピーダンス変換された後(後述する)、液晶パネルのソースライン8071 、ソースライン8072 、ソースライン8073 、ソースライン8074 、ソースライン8075 、…にそれぞれ出力される。
【0046】
液晶パネル内のゲートライン(GA1、GA2、GA3、…)は、上記液晶ドライバ(ゲートドライバ側)802により駆動され、目的の液晶画素のラインにソースライン807(8071 、8072 、8073 、…)の電圧を書き込む働きをする。液晶ドライバ(ソースドライバ側)801の出力タイミングとゲートラインの駆動タイミングについては、本発明に直接関係ないので、説明は省略する。
【0047】
内部データバス907からのデータ取り込みの関係を図10に示す。スタートパルス803は、駆動クロック804の立ち下がりでサンプリングされ、スタートパルス803がHになると、内部データバス907はスタートパルス803をサンプリングした次の駆動クロック804の立ち下がりから階調表示用データ905の取り込みを開始する。
【0048】
一方、サンプリングされたスタートパルス803は、シフトレジスタ902をスタートさせ、駆動クロック804の立ち上がりに同期してH信号を順送りして、信号SD1、SD2、SD3、SD4、SD5、…を生成する。信号SDxは、液晶ドライバの出力数により決定される。
【0049】
例えば、240出力で、RGBの3画素分のデータを同時に取り込む場合、80段の3倍のシフトレジスタが必要となり、信号SDxのxは1〜80が必要になる。信号SDxは、それぞれがホールドメモリ回路に接続されており、HからLに変化した直前のデータを保持する。
【0050】
図10では信号SD1がHからLに変化した時点で、内部データバス907の信号は、「1」(ハイレベル)の状態であるため、第1出力データは「1」の状態のデータが保持される。
【0051】
同様に、信号SD2、SD3、SD4、SD5、…に対応したデータが順次出力へと取り込まれる。本動作により、各ホールドメモリ回路は、出力すべき階調電圧を示すデータを取り込み、表示パネルの1水平走査期間保持することになる。本発明は、この保持したデータを使って出力回路の低消費電力化を実現するもので、データの入力方法、出力回路の駆動対象等、具体的な実現方法は、一例であり、特にこれに限定されるものではない。
【0052】
図1は、本発明の参考例に係るインピーダンス変換装置の構成例を示し、この回路は、図9で動作を説明したインピーダンス変換を行う出力回路(第1出力回路9101、第2出力回路9102、第3出力回路9013、第4出力回路9104、第5出力回路9105、…)に対応する。
【0053】
オペアンプ(差動増幅回路)11は、PチャンネルMOSトランジスタで入力段の差動対を構成したものであり、信号DISがH(ハイレベル)になったときに、オペアンプ(差動増幅回路)11の内部を流れる電流をオフして出力をハイインピーダンス状態にする。
【0054】
オペアンプ(差動増幅回路)12は、NチャンネルMOSトランジスタで入力段の差動対を構成したものであり、上記信号DISがLになったときに、オペアンプ(差動増幅回路)12内部を流れる電流をオフして出力をハイインピーダンス状態にする。
【0055】
オペアンプ(差動増幅回路)11及び12内部を流れる電流をオフし、出力をハイインピーダンス状態にする制御は、信号DISにより行われるが、この信号DISは、後述するように階調表示用データ905から生成される。
【0056】
図2は、PチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)11の具体的回路構成例を示す回路図である。また、図3は、NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12の具体的回路構成例を示す回路図である。
【0057】
これらの回路構成は、基本的には先に説明した図12及び図13と同じであるので、重複する箇所の説明は省略する。
【0058】
図1(PチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)11の場合)は、図12のオペアンプ101において、電源電圧Vdd(動作電源)とPチャンネルMOSトランジスタ1103及び1104の間に、PチャンネルMOSトランジスタ201及び202をそれぞれ設けた点、電源電圧VddとPチャンネルMOSトランジスタ1105のゲートの間にPチャンネルMOSトランジスタ203を設けた点、並びに、出力段のNチャンネルMOSトランジスタ1121のゲートとGNDとの間に、NチャンネルMOSトランジスタ204を設けた点で、図12と異なっている。
【0059】
上記構成によれば、信号DISがH(Vddレベル)の場合、信号DISNは信号DISの反転信号であるのでL(GNDレベル)となる。これに伴って、PチャンネルMOSトランジスタ201及び202がオフ状態となる。このため、オペアンプ(差動増幅回路)11には、動作点を決めるバイアス電流を含む回路電流が流れなくなる(遮断される)。
【0060】
さらに、出力段に設けられたPチャンネルMOSトランジスタ203とNチャンネルMOSトランジスタ204とは、共に、オン状態となるため、出力段を構成するPチャンネルMOSトランジスタ1105と、NチャンネルMOSトランジスタ1121とは共にオフ状態となる。これにより、オペアンプ(差動増幅回路)11の出力がハイインピーダンス状態になると共に、出力段を流れる電流も遮断される。
【0061】
一方、信号DISが逆にL(GNDレベル)の場合は、電源電圧VddがPチャンネルMOSトランジスタ201及び202を介してPチャンネルMOSトランジスタ1103及び1104にそれぞれ供給されると共に、PチャンネルMOSトランジスタ203とNチャンネルMOSトランジスタ204とは、共に、オフ状態となるので、図12に示す回路と等価となり、前述した通常のインピーダンス変換動作が行われる。なお、前述の説明と重複するので、ここでは動作説明を省略する。
【0062】
図3(NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12の場合)は、図13において、GNDとNチャンネルMOSトランジスタ1203及び1204の間に、NチャンネルMOSトランジスタ301及び302がそれぞれ設けられていると共に、出力段のPチャンネルMOSトランジスタ1221のゲートと電源電圧Vddの間に、PチャンネルMOSトランジスタ304が設けられ、更に、NチャンネルMOSトランジスタ1205のゲートとGNDの間に、NチャンネルMOSトランジスタ303が挿入された点で図13と異なっている。
【0063】
上記構成によれば、信号DISがL(GNDレベル)の場合、信号DISNは信号DISの反転信号であるためH(Vddレベル)となる。これに伴って、NチャンネルMOSトランジスタ301及び302がオフ状態となるため、オペアンプ(差動増幅回路)12には、動作点を決めるバイアス電流を含む回路電流が流れず、遮断される。
【0064】
このとき、出力段に設けられたNチャンネルMOSトランジスタ303とPチャンネルMOSトランジスタ304とは、共に、オン状態となるため、出力段を構成するNチャンネルMOSトランジスタ1205と、PチャンネルMOSトランジスタ1221とは、共に、オフ状態となる。これにより、オペアンプ(差動増幅回路)12の出力はハイインピーダンス状態になると共に、出力段を流れる電流も遮断されることになる。
【0065】
一方、信号DISが逆にH(Vddレベル)の場合は、PチャンネルMOSトランジスタ301及び302を介してPチャンネルMOSトランジスタ1203及び1204がそれぞれGNDに接続されると共に、NチャンネルMOSトランジスタ303とPチャンネルMOSトランジスタ304とは、共に、オフ状態となるので、図13に示す回路と等価となり、前述した通常のインピーダンス変換動作が行われる。なお、前述の説明と重複するので、ここでは動作説明を省略する。
【0066】
以上より、信号DISがLのときは、NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12が動作を停止する一方、PチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)11が動作することになる。動作を停止している、NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12の出力段はハイインピーダンス状態であるので、オペアンプ(差動増幅回路)11の動作に支障を来さない。これにより、信頼性の非常に高いインピーダンス変換装置を提供することが可能となる。
【0067】
逆に、信号DISがHのときは、PチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)11が動作を停止し、NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12が動作することになる。この場合も、動作を停止しているオペアンプ(差動増幅回路)11の出力段はハイインピーダンス状態であるので、オペアンプ(差動増幅回路)12の動作に支障を来さない。これにより、信頼性の非常に高いインピーダンス変換装置を提供することが可能となる。
【0068】
上記信号DISとしては、例えば、各出力回路(各出力端子毎に設置)に付加されているDA変換回路に入力されている階調表示用データ905(例えば、6ビット)の最上位ビット(MSB)を使用している。
【0069】
この段階の階調表示用データ905は、上記レベルシフタ回路を介して、レベル変換されており、Vdd−GNDレベル間の電位を持つ信号となっている。64階調表示の場合を例に、階調(0〜63)と階調表示データ(6ビット)と、信号DIS(階調表示用データ905のMSB)の関係を表1に示す。表1に示すように、0〜31の階調のときには信号DISがL(ローレベル、「0」)となる一方、32〜63の階調のときには信号DISがH(ハイレベル、「1」)となる。
【0070】
【表1】
【0071】
以上のように、信号DISは最上位ビット(MSB)を使用しているので、階調表示用データ905が00H〜1FH(16進表示)ではL(ローレベル、「0」)、20H〜3FHではH(ハイレベル、「1」)になる。このため、階調表示用データ905が00H〜1FHでは、オペアンプ(差動増幅回路)11が動作し、オペアンプ(差動増幅回路)12は動作しない。階調表示用データ905が20H〜3FHでは、逆に、オペアンプ(差動増幅回路)11は動作を停止し、オペアンプ(差動増幅回路)12が動作する。オペアンプ(差動増幅回路)11及び12を図1のように接続し、階調表示用データ905が00Hに対する液晶駆動出力電圧を最低位の電圧、階調表示用データ905が3FHに対する液晶駆動出力電圧を最高位の電圧に設定した場合を図4に示す。
【0072】
ここで、図5を参照しながら、以下に、本発明に係る実施の形態について説明する。なお、図1と同じ機能を有する部材には同じ部材番号を付記し、詳細な説明を省略する。
【0073】
図5において、オペアンプ(差動増幅回路)11とオペアンプ(差動増幅回路)12は図1と同じものであり、接続も同様であるが、各DA変換回路に入力される階調表示用データ905により、オペアンプ(差動増幅回路)の動作の停止を制御する信号を生成するデコーダ45が更に設けられている点で異なっている。なお、図5では、図2の信号DISに代えてデコーダ45からの信号DISPが入力されると共に、図3の信号DISに代えてデコーダ45からの信号DISNが入力される。
【0074】
デコーダ45の回路構成例を図6に示す。この実施の形態においては、各出力端子毎に設置されているDA変換回路(図示しない)に入力される階調表示用データ905の上位2ビット(ビット数が6の場合、ビット5及びビット4)を使用した例である。
【0075】
この場合、デコーダ45は、図6に示すように、論理和回路45aと論理積回路45bとから構成されている。論理和回路45aの一方の入力端子には、階調表示用データ905のビット5が入力されると共に、論理積回路45bの一方の入力端子が接続される。論理和回路45aの他方の入力端子には、階調表示用データ905のビット4が入力されると共に、論理積回路45bの他方の入力端子が接続される。そして、論理和回路45aの出力が信号DISNとしてオペアンプ(差動増幅回路)12に送られる一方、論理積回路45bの出力が信号DISPとしてオペアンプ(差動増幅回路)11に送られる。
【0076】
上記構成のデコーダ45によれば、階調表示用データ905において、ビット5とビット4とが共にH(ハイレベル、「1」)の場合、信号DISPはH(ハイレベル、「1」)となる一方、ビット5またはビット4がL(ローレベル、「0」)の場合、信号DISPはL(ローレベル、「0」)となる。
【0077】
これに対して、階調表示用データ905において、ビット5またはビット4の少なくとも一方がH(ハイレベル、「1」)の場合、信号DISNはH(ハイレベル、「1」)となる一方、ビット5とビット4とが共にL(ハイレベル、「0」)の場合、信号DISNはL(ローレベル、「0」)となる。
【0078】
64階調表示の場合を例に、階調(0〜63)と階調表示用データ905(6ビット)と、信号DISP及びDISNとの関係を示すと表2のようになる。
【0079】
【表2】
【0080】
図6の回路は、階調表示用データ905の上位2ビット(ビット5及びビット4)を使用して、信号DISPを、階調表示用データ905が00H〜2FHではL、30H〜3FHではHにすると共に、信号DISNを、階調表示用データ905が00H〜0FHではL、10H〜3FHではHにするものである。
【0081】
換言すれば、オペアンプ(差動増幅回路)11は信号DISPがHで停止するため、00H〜2FHでは動作し、30H〜3FHでは停止する。オペアンプ(差動増幅回路)12は信号DISNがLで動作が停止するため、00H〜0FHでは動作が停止し、10H〜3FHで動作する(動作状態となる)。
【0082】
階調表示用データ905が00Hに対する液晶駆動出力電圧を最低位の電圧、階調表示用データ905が3FHに対する液晶駆動出力電圧を最高位の電圧に設定した場合の関係を図7に示す。
【0083】
以上のように、図5の構成のように、デコーダ45の構成次第で、オペアンプ(差動増幅回路)11及び12の動作、及び動作の停止の範囲をそれぞれ自由に設定できる。このことにより、次のことが言える。
【0084】
すなわち、本実施の形態においては、階調表示用データ905が00H〜0FHの範囲は、オペアンプ(差動増幅回路)12の動作を停止してオペアンプ(差動増幅回路)11のみ動作させる。そして、階調表示データ30H〜2FHの範囲は、オペアンプ(差動増幅回路)11の動作を停止してオペアンプ(差動増幅回路)12のみ動作させるものである。これにより、オフセットが発生する電圧範囲では、バイアス電流を含む回路電流を遮断して該当するオペアンプの動作を停止する一方、双方にオフセットが発生しない領域では、オペアンプ(差動増幅回路)11及び12の双方を動作させることで液晶表示装置等の表示装置の画素容量を駆動する駆動能力を増大させるものである。
【0085】
図5の構成は、低消費電圧化においては一歩譲ることになるが、電源電圧Vddが比較的低い電圧で、表示装置が大画面で大画素数である(ソースライン数が多い)場合等、出力回路で消費される消費電力よりも、高速駆動や画素容量の駆動能力の方が強く要求されるときに有効である。
【0086】
一方、前述の実施の形態のようにオペアンプ(差動増幅回路)11及び12の動作、及び動作の停止の範囲を最上位ビット(MSB)により設定することによって、オペアンプ(差動増幅回路)11と12は、何れか一方の回路電流が遮断され、同時に回路電流が流れることがないため、電源電圧Vddが10V以上で数十V(例えば、80V)と高いときに発生する、オペアンプ(差動増幅回路)11と12を通じて流れる電流をなくすことができ、表示装置の駆動装置がこれらのオペアンプ(差動増幅回路)11と12を備えた場合、低消費電力化に大きく寄与することができる。
【0087】
なお、上記デコーダ45により生成された信号DISP及び信号DISNの各々の信号レベルでの各オペアンプの動作及び停止動作は、前述の実施の形態と基本的に同じであるので、ここでは説明を省略する。
【0088】
また、以上の例における説明では、出力回路としての差動増幅回路は増幅をしないボルテージフォロアの場合を例示して説明したが、本発明はこれに限定されるものではなく、例えば、非反転増幅回路や反転増幅回路として増幅を行う構成でもよい。この場合、出力回路内で階調用表示電圧を増幅することができるため、図9でホールドメモリ回路9081 、9082 、9083 、9084 、9085 、…内で必要であった各レベルシフタ回路(図示しない)が不要となり、その分、回路削減が可能となる。
【0089】
以上、低インピーダンス出力にインピーダンス変換を行う出力回路として、液晶表示装置の駆動装置(特に、ソースドライバ)を例示して説明してきたが、本発明はこれに限定されるものではなく、マトリックス状に配置された画素を有し、画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることによって実現する表示装置の駆動装置、例えば、液晶表示装置やEL(エレクトロルミネッセンス)表示装置等にも有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
【0090】
本発明のインピーダンス変換装置は、以上のように、デジタル入力データに応じて複数の電圧値から一つを選択する手段と、選択された電圧値を低インピーダンス出力変換するための高電圧側を低インピーダンスに変換する低インピーダンス出力変換手段と低電圧側を低インピーダンスに変換する低インピーダンス出力変換手段の双方の入力段及び出力段を各々接続した並列接続構成を有する低インピーダンス出力変換装置において、上記2種類の低インピーダンス出力変換手段は、変換動作を動作もしくは停止させる制御手段を有し、この制御手段の制御は上記デジタル入力データから取り出したデータに基づいて行うことを特徴としている。
【0091】
上記制御手段の制御を行うための上記デジタル入力データは、その最上位ビットであることが好ましい。上記制御手段の制御を行うための上記デジタル入力データは、その上位2ビットであってもよい。
【0092】
上記高電圧側を低インピーダンスに変換する低インピーダンス出力変換手段と低電圧側を低インピーダンスに変換する低インピーダンス出力変換手段はいずれかが動作状態にあるときは他の一方は必ず停止状態にあることが好ましい。
【0093】
上記停止状態では、上記低インピーダンス出力変換手段内を流れる電流を遮断し、かつ、出力段をハイインピーダンス状態にする制御手段を有していることが好ましい。
【0094】
以上の低インピーダンス出力変換装置を含んで表示装置用駆動装置を構成することが好ましい。この表示装置用駆動装置は、液晶表示装置の駆動装置であることが好ましい。上記表示装置用駆動装置は、ソースドライバであることが好ましい。
【0095】
上記の発明によれば、出力毎に設定される階調表示用データ905により、各出力回路での出力電圧に影響を与えないオペアンプを停止することによって、出力駆動回路の消費電流をほぼ半分にすることが可能となる。また、階調表示用データをデコードすることにより、出力電圧の範囲でどのオペアンプを使用するかを選択することが可能となる。これにより、非常に有効に、出力回路の駆動電流の低減を図ることが可能となる。
【0096】
なお、以上の例における説明では、出力回路としての差動増幅回路は増幅をしないボルテージフォロア方式を例示して説明したが、本発明はこれに限定されるものではなく、例えば、非反転増幅回路や反転増幅回路として増幅を行う構成でもよい。この場合、出力回路で階調用表示電圧を増幅することができるため、図9に示したレベルシフタ回路が不要となり、回路削減が可能となる。
【0097】
以上、低インピーダンス出力にインピーダンス変換を行なう出力回路として、液晶表示装置の駆動装置(特に、ソースドライバ)で説明を行ってきたが、本発明はこれに限定されるものではなく、マトリックス状に配置された画素を有し、画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることにって実現する表示装置の駆動装置、例えば、液晶表示装置にEL(エレクトロルミネッセンス)表示装置等に有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
前記参考例のインピーダンス変換装置は、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第1及び第2差動増幅回路と、上記デジタル入力データに基づいて、動作電源を供給して上記第1または第2差動増幅回路の何れか一方を動作状態にすると共に、動作電源を供給しないで他方を非動作状態に制御する制御手段とを備えたものである。
上記の発明によれば、互いに並列に接続された第1及び第2差動増幅回路は、デジタル入力データに応じて変化する電圧に対して、それぞれインピーダンス変換を行う。
上記インピーダンス変換の際、従来は、2つの差動増幅回路が常に両方とも動作しているため、1つの差動増幅回路で駆動する場合と比較して、2倍の電流を消費していた。また、従来は、差動増幅回路の駆動電流を削減する場合でも、差動増幅回路外部からの停止信号が必要であり、しかも、全出力端子が出力につながる容量性負荷を充電した後、一斉にバイアス電流を停止する構成であるため、消費電力の削減効果は小さかった。
そこで、上記の構成によれば、制御手段が設けられており、この制御手段により、上記デジタル入力データに基づいて上記第1及び第2差動増幅回路の何れか一方は動作電源が供給されて動作状態になる一方、他方は動作電源が供給されずに非動作状態になるように制御される。
その結果、常に、動作状態にあるのは、第1又は第2差動増幅回路の何れか一方のみとなる。換言すれば、常に、第1又は第2差動増幅回路の何れか一方は非動作状態にあり、この差動増幅回路においては電流が消費されない(同時に第1及び第2差動増幅回路の双方に電流が流れることはない。)。それゆえ、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。
また、2つの差動増幅回路の双方が同時に動作状態にあれば、動作電源の電圧が数十ボルトと高い場合、両差動増幅回路間を通じて電流が流れるという不具合を招来するが、上記構成によれば、何れか一方の差動増幅回路のみが動作状態にあるので、このような不具合も確実に克服できる。
加えて、制御手段による上記制御が、インピーダンス変換装置の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号(停止命令)を別途必要としない。その上、非動作状態への移行が一斉に行われるのではなくて、デジタル入力データに基づいて行われるので、消費電力の削減効果を確実に大きくできる。
上記制御手段は、上記デジタル入力データの最上位ビットに基づいて上記制御を行うことが好ましい。この場合、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にできるので、信頼性を著しく向上させることが可能となる。
【0098】
【発明の効果】
本発明に係るインピーダンス変換装置は、以上のように、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第1及び第2差動増幅回路と、上記デジタル入力データの上位2ビットをデコードするデコード手段と、上記デコード手段の出力に基づいて、動作電源を供給して上記第1又は第2差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第1及び第2差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたものである。
【0105】
上記の発明においては、上記デジタル入力データの上位2ビットをデコードするデコード手段が設けられ、このデコード手段の出力に基づいて、制御手段により、上記デジタル入力データに基づいて上記第1及び第2差動増幅回路の何れか一方は動作電源が供給されて動作状態になると共に、他方は動作電源が供給されずに非動作状態になるように制御されるか、または、第1及び第2差動増幅回路の双方に動作電源が供給されて双方が動作状態になるように制御される。
【0106】
上記制御において、前者の場合、前述のように、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。これに対して、後者の制御の場合、第1及び第2差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【0107】
加えて、制御手段による上記制御が、インピーダンス変換の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号を別途必要としない。その上、非動作状態への移行が一斉に行われるのではないので、消費電力の削減効果を確実に大きくできる。
【0108】
更に、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にでき、これにより、信頼性を著しく向上させることが可能となる。双方の差動増幅回路にオフセットが発生しない電圧範囲において第1及び第2差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となるという効果を併せて奏する。
【0109】
上記インピーダンス変換装置において、非動作状態の上記差動増幅回路の出力は、ハイインピーダンスであることが好ましい。この場合、動作電源が供給されない方の差動増幅回路の出力は、上記制御手段によってハイインピーダンスに制御されるので、動作状態にある差動増幅回路の動作に支障を来さない。それゆえ、インピーダンス変換装置の信頼性を著しく向上させることが可能となるという効果を併せて奏する。
【0110】
上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が上記のインピーダンス変換装置によってインピーダンス変換されるものを表示装置の駆動装置とすることが好ましい。この場合、階調表示用電圧を増幅することによって、従来必要であったレベルシフタ回路が不要となり、回路削減が可能となるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るインピーダンス変換回路の構成例を示す回路図である。
【図2】PチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)の具体的回路構成例を示す回路図である。
【図3】NチャンネルMOSトランジスタで入力段の差動対を構成したオペアンプ(差動増幅回路)12の具体的回路構成例を示す回路図である。
【図4】液晶駆動出力電圧を最低位の電圧及び最高位の電圧に設定した場合を示す説明図である。
【図5】本発明の他の実施の形態に係るインピーダンス変換回路の構成例を示す回路図である。
【図6】図5のデコーダの構成例を示す回路図である。
【図7】液晶駆動出力電圧を最低位の電圧及び最高位の電圧に設定した他の場合を示す説明図である。
【図8】TFTを用いた液晶パネルを駆動する液晶ドライバを使用した場合を示す概略図である。
【図9】液晶ドライバ(ソースドライバ側)の階調表示用データの取り込みを説明する説明図である。
【図10】内部データバスからのデータ取り込みの関係を説明する説明図である。
【図11】従来のインピーダンス変換装置の構成例を示す回路図である。
【図12】図11のインピーダンス変換装置において、入力段が、PチャンネルMOSトランジスタで差動対により構成されていることを示す回路図である。
【図13】図11のインピーダンス変換装置において、入力段が、NチャンネルMOSトランジスタで差動対により構成されていることを示す回路図である。
【図14】(a)乃至(c)は、従来の他のインピーダンス変換回路例を示す回路図である。
【図15】図14のインピーダンス変換装置において、消費電流が削減されることを示す説明図である。
【符号の説明】
11 オペアンプ(差動増幅回路)
12 オペアンプ(差動増幅回路)
45 デコーダ(デコード手段)
45a 論理和回路(デコード手段)
45b 論理積回路(デコード手段)
201 PチャンネルMOSトランジスタ(制御手段)
202 PチャンネルMOSトランジスタ(制御手段)
203 PチャンネルMOSトランジスタ(制御手段)
204 NチャンネルMOSトランジスタ(制御手段)
Claims (3)
- 互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第1及び第2差動増幅回路と、
上記デジタル入力データの上位2ビットをデコードするデコード手段と、
上記デコード手段の出力に基づいて、動作電源を供給して上記第1又は第2差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第1及び第2差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたインピーダンス変換装置。 - 非動作状態の上記差動増幅回路の出力はハイインピーダンスであることを特徴とする請求項1に記載のインピーダンス変換装置。
- 上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が請求項1又は2に記載のインピーダンス変換装置によってインピーダンス変換されることを特徴とする表示装置の駆動装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000363312A JP3617816B2 (ja) | 2000-11-29 | 2000-11-29 | インピーダンス変換装置とそれを備えた表示装置の駆動装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000363312A JP3617816B2 (ja) | 2000-11-29 | 2000-11-29 | インピーダンス変換装置とそれを備えた表示装置の駆動装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002169501A JP2002169501A (ja) | 2002-06-14 |
JP3617816B2 true JP3617816B2 (ja) | 2005-02-09 |
Family
ID=18834439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000363312A Expired - Fee Related JP3617816B2 (ja) | 2000-11-29 | 2000-11-29 | インピーダンス変換装置とそれを備えた表示装置の駆動装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3617816B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3730886B2 (ja) * | 2001-07-06 | 2006-01-05 | 日本電気株式会社 | 駆動回路及び液晶表示装置 |
CN100385491C (zh) | 2002-11-20 | 2008-04-30 | 三菱电机株式会社 | 图像显示装置 |
JP2005017536A (ja) * | 2003-06-24 | 2005-01-20 | Nec Yamagata Ltd | 表示制御回路 |
JP3910579B2 (ja) | 2003-12-08 | 2007-04-25 | ローム株式会社 | 表示装置用駆動装置及びそれを用いた表示装置 |
US6965265B2 (en) * | 2004-03-31 | 2005-11-15 | Himax Technologies, Inc. | Driving apparatus in a liquid crystal display |
JP4371006B2 (ja) * | 2004-08-17 | 2009-11-25 | セイコーエプソン株式会社 | ソースドライバ及び電気光学装置 |
JP2006178462A (ja) * | 2004-12-21 | 2006-07-06 | Samsung Electronics Co Ltd | データによって制御される増幅器を備える集積回路装置及び該集積回路装置の動作方法 |
TWI241064B (en) * | 2005-01-13 | 2005-10-01 | Denmos Technology Inc | Push-pull buffer amplifier and source driver |
JP4840908B2 (ja) | 2005-12-07 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 表示装置駆動回路 |
TWI385616B (zh) | 2006-12-29 | 2013-02-11 | Novatek Microelectronics Corp | 驅動裝置及其驅動方法 |
JP5171934B2 (ja) * | 2007-03-31 | 2013-03-27 | サンディスク スリーディー,エルエルシー | 空間分布増幅回路 |
JP2009146088A (ja) * | 2007-12-13 | 2009-07-02 | Hitachi Displays Ltd | 静電結合型信号送受信回路 |
JP6929624B2 (ja) * | 2016-08-30 | 2021-09-01 | ラピスセミコンダクタ株式会社 | 表示ドライバ及び半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09219636A (ja) * | 1996-02-09 | 1997-08-19 | Sharp Corp | 駆動回路 |
JP3403027B2 (ja) * | 1996-10-18 | 2003-05-06 | キヤノン株式会社 | 映像水平回路 |
JP4095174B2 (ja) * | 1997-08-05 | 2008-06-04 | 株式会社東芝 | 液晶ディスプレイ装置 |
JP2001004974A (ja) * | 1999-06-18 | 2001-01-12 | Sanyo Electric Co Ltd | 液晶駆動回路 |
JP4183222B2 (ja) * | 2000-06-02 | 2008-11-19 | 日本電気株式会社 | 携帯電話機の省電力駆動方法 |
JP4585683B2 (ja) * | 2000-11-20 | 2010-11-24 | Okiセミコンダクタ株式会社 | 表示駆動回路 |
-
2000
- 2000-11-29 JP JP2000363312A patent/JP3617816B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002169501A (ja) | 2002-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7545305B2 (en) | Data driver and display device | |
JP5078962B2 (ja) | 半導体装置、表示装置、及び電子機器 | |
US8390609B2 (en) | Differential amplifier and drive circuit of display device using the same | |
US6331846B1 (en) | Differential amplifier, operational amplifier employing the same, and liquid crystal driving circuit incorporating the operational amplifier | |
KR100717278B1 (ko) | 슬루 레이트 조절이 가능한 소스 드라이버 | |
JP3588007B2 (ja) | 双方向シフトレジスタ、および、それを用いた画像表示装置 | |
US6392485B1 (en) | High slew rate differential amplifier circuit | |
US8274504B2 (en) | Output amplifier circuit and data driver of display device using the same | |
US7646371B2 (en) | Driver circuit, electro-optical device, and electronic instrument | |
JP3617816B2 (ja) | インピーダンス変換装置とそれを備えた表示装置の駆動装置 | |
EP2075790A2 (en) | TFT-LCD driver circuit and LCD devices | |
US7221194B2 (en) | Analog buffers composed of thin film transistors | |
JP4515821B2 (ja) | 駆動回路、動作状態検出回路及び表示装置 | |
JPH11194737A (ja) | インターフェース回路及び液晶駆動回路 | |
JP2011002841A (ja) | 液晶駆動装置 | |
JP4757388B2 (ja) | 画像表示装置およびその駆動方法 | |
JP4408715B2 (ja) | 駆動回路および処理回路 | |
US6961054B2 (en) | Driving circuit and display comprising the same | |
US7116171B2 (en) | Operational amplifier and driver circuit using the same | |
US10984749B2 (en) | Current reuse circuit | |
JP3770377B2 (ja) | ボルテージフォロア回路および表示装置用駆動装置 | |
JP2001004974A (ja) | 液晶駆動回路 | |
JPH11259052A (ja) | 液晶表示装置の駆動回路 | |
JPH07235844A (ja) | アナログドライバicの出力バッファ回路 | |
US7050033B2 (en) | Low power source driver for liquid crystal display |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041104 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3617816 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |