JP4840908B2 - 表示装置駆動回路 - Google Patents

Description

本発明は、表示装置の駆動回路に関して、特に、液晶表示パネルをドット反転駆動するときにデータ線駆動回路で発生する発熱を低減させる技術に関する。

画素が行列に配置されたマトリックス型表示パネルは、最も典型的な表示装置の表示デバイスの一つである。液晶表示装置（liquid crystal display）は、このようなマトリックス型表示パネルの典型例である。マトリックス型表示パネルには、一般的には、画素の行を選択するための走査線と、画素の階調に応答したデータ信号が供給されるデータ線とが設けられる。画素は、走査線とデータ線とが交差する位置のそれぞれに配置される。

一般的に、液晶表示装置では、画素の液晶材料が劣化するのを抑制するために、画素に供給されるデータ信号の極性を所定の期間ごとに反転させる反転駆動方式が採用される。；言い換えれば、画素は、交流的に駆動される。典型的には、行方向（走査線方向）及び列方向（データ線方向）のいずれについても、隣接する画素に供給されるデータ信号の極性が反転される。このような反転駆動方式は、ドット反転駆動方式とよばれる。

国際公開第ＷＯ９６／１６３４７号パンフレット（特許文献１）には、１つの表示出力端子ごとに正極の表示信号を出力するバッファと負極の表示信号を出力するバッファとを有し、それぞれのバッファと表示出力端子との間にスイッチを設け、そのスイッチを選択的に動作させることで反転駆動を実現している。特許文献１の駆動回路では、ドット反転駆動に限らずライン反転駆動なども実現できる。

特開平１０−６２７４４号公報（特許文献２）には、液晶表示装置をドット反転駆動する技術が開示されている。図１は、特許文献２に開示されているドット反転駆動専用の液晶表示装置の駆動回路の回路図である。データ線は、正極バッファ１２１と負極バッファ１２２によって駆動される。正極バッファ１２１は基準電圧に対して正極の表示信号を出力し、負極バッファ１２２は基準電圧に対して負極の表示信号を出力する。正極バッファ１２１は、ストレートスイッチ１２３とクロススイッチ１２４に接続され、ストレートスイッチ１２３の他端は奇数出力端子Ｓ２ｎ−１に接続され、クロススイッチ１２４の他端は偶数出力端子Ｓ２ｎに接続される。また、負極バッファ１２２は、ストレートスイッチ１２５とクロススイッチ１２６に接続され、ストレートスイッチ１２５の他端は偶数出力端子Ｓ２ｎに接続され、クロススイッチ１２６の他端は奇数出力端子Ｓ２ｎ−１に接続される。さらに、中和スイッチ１２７を各出力端子と共通線１２８との間に設けている。また、以降の説明ではスイッチ１２３〜１２７及び共通線１２８は出力切換回路と参照される。

ストレートスイッチ１２３、１２５、クロススイッチ１２４，１２６、中和スイッチ１２７は極性信号ＰＯＬとラッチ信号ＳＴＢに応じて制御される。ラッチ信号ＳＴＢが“Ｌ”で極性信号ＰＯＬが“Ｈ”のときにストレートスイッチ１２３，１２５がターンオンし、奇数データ線は正極バッファ１２１で駆動され、偶数データ線は負極バッファ１２２で駆動される。ラッチ信号ＳＴＢが“Ｌ”で極性信号ＰＯＬが“Ｌ”のときにストレートスイッチ１２４，１２６がターンオンし、奇数データ線は負極バッファ１２２で駆動され、偶数データ線は正極バッファ１２１で駆動される。ラッチ信号ＳＴＢが“Ｈ”では、極性信号ＰＯＬによらずストレートスイッチ１２３，１２５及びクロススイッチ１２４，１２６はターンオフされ、中和スイッチ１２７がターンオンされる。このように、データ線の極性が変化する前に中和スイッチ１２７をターンオンすることで各データ線の電圧は中和され、データ線を駆動する消費電力を低減することができる。

特許文献１及び２のいずれの文献もバッファと表示出力端子との間には、スイッチを設け、そのスイッチを切り換えることで反転駆動を実現している。
国際公開第ＷＯ９６／１６３４７号パンフレット（Ｆｉｇ．１参照） 特開平１０−６２７４４号公報（図１参照）

しかしながら、バッファと表示出力端子との間にスイッチを設ける構成では、そのスイッチで発生する発熱が大きいという問題がある。例えば、図１の駆動回路では、スイッチ１２３〜１２７にはデータ線を駆動するために大きな電流が流され、従って、スイッチ１２３〜１２７のオン抵抗値が高いと発熱が大きくなる。スイッチ１２３〜１２７による発熱は、液晶表示装置の大型化、高精細化に伴ってデータ線の容量負荷が増大すると増大し、これは、データ線駆動回路の寿命を低下させるため好ましくない。

その対策として、スイッチ１２３〜１２７を構成するトランジスタのサイズを大きくすることによってスイッチ１２３〜１２７のオン抵抗値を低くすることが考えられる。しかしながら、このアプローチは、回路面積を増大させるため好ましくない。

このような課題を解決するために、本発明による、表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路は、第１表示出力端子に直接接続され、基準電圧に対して正極の表示信号を出力する第１出力部と、前記第１表示出力端子に直接接続され、前記基準電圧に対して負極の表示信号を出力する第２出力部とを具備している。前記第１及び第２出力部は、それらの一方が活性状態のときは、他方が非活性状態になるように制御される。

このような構成の表示装置駆動回路は、データ線に表示信号を出力する増幅器と、データ線に接続される表示出力端子との間に切換スイッチを設ける必要性がない。従って、本発明による表示装置駆動回路は、切換スイッチに駆動電流が流れることによる発熱の問題を解消し、駆動回路の発熱を有効に抑制することができる。

本発明によれば、データ線に表示信号を出力する増幅器とデータ線に接続される表示出力端子との間に設けられた切換スイッチによる発熱を回避し、駆動回路の発熱を有効に抑制することができる。

以下、添付図面を参照しながら、本発明の好適な実施形態が説明される。図面において、同一、類似、又は対応する構成要素は、同一、又は類似の符号によって参照されていることに留意されたい。
（第１の実施形態）
図２は、本発明の第１の実施形態に係る表示装置の駆動回路１の構成を示すブロック図である。本実施の形態では、駆動回路１は、ドット反転駆動を行うように、極性信号ＰＯＬに応じて制御することで第１表示出力端子に正極又は負極の表示信号を出力し、第２表示出力端子に負極又は正極の表示信号を出力する。即ち、駆動回路１は、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転し、さらに画素に供給される電圧（以降、画素電圧と参照される）はフレームごとに極性が反転して駆動するように構成されている。本実施の形態では、基準電圧は、ＩＣグランドとして便宜説明するが、液晶の共通電極（コモン電極）の電圧などでもよい。ここで、ＩＣグランドは、駆動回路１が半導体チップなどに集積化されたときの基準となる電圧であり、システムグランドは、表示装置の基準となる電圧であるものと定義する。

具体的には、駆動回路１は、増幅器の差動部２、３と切換部４、５と出力部６、７、８、９と、表示出力端子１０、１１、及びこれらを制御する制御回路１２を少なくとも備える。差動部２、３の第１入力には、階調電圧セレクタ部（図示なし）で表示データに応じた階調電圧がそれぞれに供給される。一実施形態では、階調電圧は、表示データをＤ／ＡコンバータによってＤ／Ａ変換することによって生成される。

切換部４は、差動部２の出力を出力部６、８のうちの一方に選択的に接続する機能を有しており、切換部５は、差動部３の出力を出力部７、９のうちの一方に選択的に接続する機能を有しており。切換部４は、更に、表示出力端子１０、１１の一方を差動部２の第２入力に接続する機能も有している。同様に、切換部５は、表示出力端子１０、１１の一方を差動部３の第２入力に接続する機能を有している。

２つの表示出力端子１０、１１に対し、４つの出力部６、７、８、９が設けられている。４つの出力部６、７、８、９のうち、出力部６、８は、正極の表示信号を出力し、出力部７、９は負極の表示信号を出力するように構成されている。出力部６、９の出力は、表示出力端子１０に接続され、出力部７、８の出力は、表示出力端子１１に接続されている。出力部６、８は、立ち上げの駆動能力が高くなるように構成され、出力部７、９は、立ち下げの駆動能力が高いように構成されている。

差動部２、３は中電圧素子で形成され、出力部６、７、８、９は高電圧素子で形成され、切換部４、５は中電圧素子と高電圧素子で形成されている。中電圧素子、高電圧素子についての詳細は後述する。

制御回路１２は、クロック信号ＣＬＫ、ラッチ信号ＳＴＢ、極性信号ＰＯＬなどの信号が供給され、各部を制御するのに必要な制御信号を生成する。また、制御回路１２には、差動部、出力部の定電流源にバイアス電圧を供給するバイアス電圧生成部１３も含む。

次に駆動回路１の各部の動作電圧について説明する。差動部２、切換部４、出力部６、８は、電圧ＶＰＬ以上、電圧ＶＰＨ以下の電圧範囲で動作し、差動部３、切換部５、出力部７、９は、電圧ＶＮＬ以上、電圧ＶＮＨ以下の電圧範囲で動作する。一の実施形態では、ＶＰＨは１０Ｖ、ＶＰＬ及びＶＮＨは、０Ｖ（ＧＮＤ）、ＶＮＬは−１０Ｖである。また、ＶＰＬとＶＮＨは異なる電圧であってもよく、ＶＰＨ＞ＶＰＬ＞ＶＮＬ、ＶＰＨ＞ＶＮＨ＞ＶＮＬの関係を満たせばＶＰＬ＜ＶＮＨ、ＶＰＬ＞ＶＮＨであってもよい。以降の説明においては、ＩＣグランド（駆動回路１のグランド電位）はシステムグランド（表示装置全体のグランド電位）に一致するが、ＩＣグランドはコモン電極の電圧に一致せず、且つ、電圧ＶＰＬ及び電圧ＶＮＨが、いずれも０Ｖであるとして説明する。

図３は、駆動回路１の詳細な回路図である。差動部２は、トランジスタ２１〜２４、定電流源２５で構成され、差動部３は、トランジスタ３１〜３４、定電流源３５で構成されている。差動部２、３は、中電圧素子で形成される。切換部４はスイッチ４１〜４６で構成され、切換部５はスイッチ５１〜５６で構成されている。切換部４、５を構成するスイッチ４５、４６、５５、５６は高電圧素子で、それ以外のスイッチは中電圧素子で形成される。出力部６は、トランジスタ６１とトランジスタ６２とで構成され、出力部７は、トランジスタ７１とトランジスタ７２とで構成されている。出力部８は、トランジスタ８１とトランジスタ８２とで構成され、出力部９は、トランジスタ９１とトランジスタ９２とで構成されている。出力部６、７、８、９は、高電圧素子で形成される。

切換部４、５の各スイッチや、出力部のトランジスタ６２、７２、８２、９２のゲート電極に供給する電圧は、制御回路１２から出力される制御信号に応じて制御される。

本実施形態の駆動回路１の一つの特徴は、一つの表示出力端子に、正極の表示信号を出力する出力部と負極の表示信号を出力する出力部とが一つずつ接続され、且つ、それらの出力部が排他的に活性化される点にある。具体的には、表示出力端子１０には、正極の表示信号を出力する出力部６と、負極の表示信号を出力する出力部９が接続されている。制御回路１２は、出力部６、９の一方のみを活性化するように出力部６、９を制御する。

同様に、表示出力端子１１には、負極の表示信号を出力する出力部７と、正極の表示信号を出力する出力部８とが接続されている。制御回路１２は、出力部７、８の一方のみを活性化するように出力部７、８を制御する。

ただし、ドット反転駆動を実現するために、表示出力端子１０、１１には、互いに異なる極性の表示信号が生成される。具体的には、ある水平期間では、出力部６が表示出力端子１０に正極の表示信号を出力し、出力部７が表示出力端子１１に負極の表示信号を出力する。この場合、出力部８、９は非活性化される。一方、次の水平期間では、出力部８が表示出力端子１１に正極の表示信号を出力し、出力部９が表示出力端子１０に負極の表示信号を出力する。この場合、出力部６、７は非活性化される。

このような駆動回路１のアーキテクチャによれば、表示出力端子１０、１１と出力部６、７、８、９の間に切換スイッチを設ける必要がなく、切換スイッチによる発熱という問題を根本的に解決することができる。

以下では、駆動回路１の動作について、図４のタイミングチャートを用いて詳細に説明する。初期状態（期間ｆ）では、出力部６、７が非活性状態にされ、出力部９からは負極の表示信号が表示出力端子１０に出力され、出力部８からは正極の表示信号が表示出力端子１１に出力される。具体的には、期間ｆでの各トランジスタ、スイッチの状態は、下記のとおりである。

トランジスタ６１のゲート電極のノード６３は、スイッチ４１がオフ状態、スイッチ４２がオン状態のためＶＰＨとなり、トランジスタ６１はオフ状態である。トランジスタ６２のゲート電極のノード６４は、バイアス電圧生成部１３で制御されるが、ＧＮＤとなっており、トランジスタ６２もオフ状態である。よって、出力部６はハイインピーダンス状態（非活性状態）である。

また、トランジスタ７１のゲート電極のノード７３は、スイッチ５１がオフ状態、スイッチ５２がオン状態のためＶＮＬとなり、トランジスタ７１はオフ状態である。トランジスタ７２のゲート電極のノード７４は、バイアス電圧生成部１３で制御されるが、ＧＮＤとなっており、トランジスタ７２もオフ状態である。よって、出力部７は非活性状態である。

また、トランジスタ９１のゲート電極のノード９３は、スイッチ５４がオフ状態、スイッチ５３がオン状態で、差動部３からのノード３６とスイッチ５３を介して電気的に接続されている。また、トランジスタ８１のゲート電極のノード８３は、スイッチ４４がオフ状態、スイッチ４３がオン状態で、差動部２からのノード２６とスイッチ４３を介して電気的に接続されている。また、トランジスタ９２のゲート電極のノード９４には、バイアス電圧生成部１３からバイアス電圧Ｂ４が供給され、トランジスタ９２は、定電流源として動作している。

また、トランジスタ８２のゲート電極のノード８４には、バイアス電圧生成部１３からバイアス電圧Ｂ３が供給され、トランジスタ８２は定電流源として動作している。また、スイッチ５５がオフ状態、スイッチ５６がオン状態で、表示出力端子１０と差動部のトランジスタ３１のゲート電極のノード３７は、スイッチ５６を介して電気的に接続されている。また、スイッチ４５がオフ状態、スイッチ４６がオン状態で、表示出力端子１１と差動部のトランジスタ２１のゲート電極のノード２７は、スイッチ４６を介して電気的に接続されている。

よって、期間ｆは、出力部６、７を非活性状態にし、出力部９からは負極の表示信号を表示出力端子１０に出力し、出力部８からは正極の表示信号を表示出力端子１１に出力している期間である。なお、トランジスタ６２、７２、８２、９２のゲート電圧の制御については後述のバイアス電圧生成部１３の動作で詳細に説明する。

次に、期間ａについて説明する。期間ａは、極性信号ＰＯＬが“Ｈ”で、ラッチ信号ＳＴＢが“Ｈ”である。ラッチ信号ＳＴＢが“Ｈ”期間に、表示データがデータラッチ回路（図示なし）にラッチされ、Ｄ／Ａ変換された正極の階調信号が差動部２のノード２８に供給され、Ｄ／Ａ変換された負極の階調信号が差動部３のノード３８に供給される。また、各データ線は、ＧＮＤレベルにプリチャージされる。ＧＮＤレベルとは、完全にＧＮＤの電圧でなくともＧＮＤに近い電圧で±０．５Ｖ程度であればよい。

ここからの説明では、前の期間と同じ状態を維持するトランジスタ、スイッチについては説明を省略し、前の期間から状態を変化するトランジスタ、スイッチについて主に説明する。

期間ａでは、表示出力端子１０に接続されるトランジスタ９１のゲート電極のノード９３は、スイッチ５３がターンオフ、スイッチ５４がターンオンすることで、差動部３からのノード３６と電気的に遮断され、ＶＮＬ電源１７と電気的に接続されるためＶＮＬとなり、トランジスタ９１はオフ状態になる。また、表示出力端子１１に接続されるトランジスタ８１のゲート電極のノード８３は、スイッチ４３がターンオフ、スイッチ４４がターンオンすることで、差動部２からのノード２６と電気的に遮断され、ＶＰＨ電源１６と電気的に接続されるためＶＰＨとなり、トランジスタ８１はオフ状態になる。

これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子１０に接続されるトランジスタ６２のゲート電極のノード６４には、バイアス電圧生成部１３からＶＰＨが供給され、トランジスタ６２はオン状態となる。さらに、トランジスタ９２のゲート電極のノード９４には、バイアス電圧生成部１３からＶＮＬが供給され、トランジスタ９２はオン状態となる。また、表示出力端子１１に接続されるトランジスタ８２のゲート電極のノード８４は、バイアス電圧生成部１３からＶＰＨが供給され、トランジスタ８２はオン状態となる。さらに、トランジスタ７２のゲート電極のノード７４には、バイアス電圧生成部１３からＶＮＬが供給され、トランジスタ７２はオン状態となる。よって、期間ａでは、トランジスタ６２、７２、８２、９２がオン状態で、トランジスタ６１、７１、８１、９１はオフ状態である。つまり、ＧＮＤに接続されるトランジスタは活性状態であるため、各データ線はＧＮＤレベルになる。

次に、期間ｂについて説明する。期間ｂは、極性信号ＰＯＬが“Ｈ”で、ラッチ信号ＳＴＢが“Ｈ”から“Ｌ”に変化した数クロック周期分の期間である。この期間ｂは、表示出力端子１０に接続されるトランジスタ９２のゲート電極のノード９４がＧＮＤになり、トランジスタ９２はオフ状態となる。また、トランジスタ６２のゲート電極のノード６４にバイアス電圧Ｂ１が供給され、トランジスタ６２は定電流源としての動作を開始する。また、表示出力端子１１に接続されるトランジスタ８２のゲート電極のノード８４がＧＮＤになり、トランジスタ８２はオフ状態となる。また、トランジスタ７２のゲート電７４にバイアス電圧Ｂ２が供給され、トランジスタ７２は定電流源としての動作を開始する。

さらに、スイッチ４５がターンオンすることで、差動部２のノード２７と表示出力端子１０は、スイッチ４５を介して電気的に接続される。また、スイッチ５５がターンオンすることで、差動部３のノード３７と表示出力端子１１は、スイッチ５５を介して電気的に接続される。この期間ｂにスイッチ４５、５５をターンオンすることで、すでに期間ａで各データ線がＧＮＤレベルにプリチャージされているので、トランジスタ２１に動作電圧範囲ＧＮＤ−ＶＰＨ以外の電圧、及びトランジスタ３１に動作電圧範囲ＶＮＬ−ＧＮＤ以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ２１、トランジスタ３１に耐圧以上の電圧が供給されることによって破壊されるのを防止している。

次に、期間ｃについて説明する。期間ｃは、極性信号ＰＯＬが“Ｈ”で、ラッチ信号ＳＴＢが“Ｌ”の期間で、表示出力端子１０からは正極の表示信号を出力し、表示出力端子１１からは負極の表示信号を出力する。より具体的には、期間ｃでは、出力部６から正極の表示信号が表示出力端子１０に出力され、出力部７からは負極の表示信号が表示出力端子１１に出力される。出力部８、９は、いずれも、非活性状態にされる。

この期間ｃでは、トランジスタ６１、７１が活性化する。トランジスタ６１、７１を活性化させるには、スイッチ４１、５１をターンオンし、スイッチ４２、５２をターンオフする。これにより、差動部２のノード２６とトランジスタ６１のゲート電極のノード６３がスイッチ４１を介して電気的に接続され、つまり、差動部２と出力部６とは、正極の表示信号を出力するボルテージフォロアとして動作する。また、差動部３のノード３６とトランジスタ７１のゲート電極のノード７３がスイッチ５１を介して電気的に接続され、つまり、差動部３と出力部７とは、負極の表示信号を出力するボルテージフォロアとして動作する。

図５は、期間ｃの駆動回路１の等価回路である。この等価回路は、図２に示す駆動回路で、オフ状態のトランジスタや、オフ状態のトランジスタを制御する切換部のスイッチをなくして見やすくした回路図である。例えば、トランジスタ８１を制御する各スイッチの状態は、スイッチ４３がオフ、スイッチ４４がオンで、トランジスタ８１のゲート電極のノード８３がＶＰＨのためにトランジスタ８１はオフ状態である。また、トランジスタ８２のゲート電極の電圧は、バイアス制御部１３からＧＮＤが供給され、トランジスタ８２もオフ状態となり、出力部８はハイインピーダンス状態となっている。同様に、出力部９もハイインピーダンス状態である。これら出力部８、９及び出力部８、９を制御するスイッチをなくして見やすくした等価回路図である。

次に、期間ｄについて説明する。期間ｄは、極性信号ＰＯＬが“Ｌ”で、ラッチ信号ＳＴＢが“Ｈ”である。ラッチ信号ＳＴＢが“Ｈ”期間に、表示データがデータラッチ回路にラッチされ、Ｄ／Ａ変換された正極の階調信号が差動部のノード２８に供給され、Ｄ／Ａ変換された負極の階調信号が差動部のノード３８に供給される。また、各データ線は、ＧＮＤレベルにプリチャージされる。

期間ｄでは、表示出力端子１０に接続されるトランジスタ６１のゲート電極のノード６３は、スイッチ４１がターンオフ、スイッチ４２がターンオンすることで、差動部２からのノード２６と電気的に遮断され、ＶＰＨ電源１６と電気的に接続されるためＶＰＨとなり、トランジスタ６１はオフ状態になる。また、表示出力端子１１に接続されるトランジスタ７１のゲート電極のノード７３は、スイッチ５１がターンオフ、スイッチ５２がターンオンすることで、差動部３からのノード３６と電気的に遮断され、ＶＮＬ電源１７と電気的に接続されるためＶＮＬとなり、トランジスタ７１はオフ状態になる。

これらオフ状態になるトランジスタに対しオン状態になるトランジスタについて説明する。表示出力端子１０に接続されるトランジスタ９２のゲート電極のノード９４には、バイアス電圧生成部１３からＶＮＬが供給され、トランジスタ９２はオン状態となる。さらに、トランジスタ６２のゲート電極のノード６４には、バイアス電圧生成部１３からＶＰＨが供給され、トランジスタ６２はオン状態となる。また、表示出力端子１１に接続されるトランジスタ７２のゲート電極のノード７４は、バイアス電圧生成部１３からＶＮＬが供給され、トランジスタ７２はオン状態となる。さらに、トランジスタ８２のゲート電極のノード８４には、バイアス電圧生成部１３からＶＰＨが供給され、トランジスタ８２はオン状態となる。よって、期間ｄでは、トランジスタ６２、７２、８２、９２がオン状態で、トランジスタ６１、７１、８１、９１はオフ状態である。つまり、ＧＮＤに接続されるトランジスタは活性状態であるため、各データ線はＧＮＤレベルになる。

次に、期間ｅについて説明する。期間ｅは、極性信号ＰＯＬが“Ｌ”で、ラッチ信号ＳＴＢが“Ｈ”から“Ｌ”に変化した数クロック周期分の期間である。この期間ｅは、表示出力端子１０に接続されるトランジスタ６２のゲート電極のノード６４がＧＮＤになり、トランジスタ６２はオフ状態となる。また、トランジスタ９２のゲート電極のノード９４にバイアス電圧Ｂ４が供給され、トランジスタ９２は定電流源としての動作を開始する。また、表示出力端子１１に接続されるトランジスタ７２のゲート電極のノード７４がＧＮＤになり、トランジスタ７２はオフ状態となる。また、トランジスタ８２のゲート電８４にバイアス電圧Ｂ３が供給され、トランジスタ８２は定電流源としての動作を開始する。
さらに、スイッチ４６がターンオンすることで、差動部２のノード２７と表示出力端子１１は、スイッチ４６を介して電気的に接続される。また、スイッチ５６がターンオンすることで、差動部３のノード３７と表示出力端子１０は、スイッチ５６を介して電気的に接続される。この期間ｅにスイッチ４６、５６をターンオンすることで、すでに期間ｄで各データ線がＧＮＤレベルにプリチャージされているので、トランジスタ２１に動作電圧範囲ＧＮＤ−ＶＰＨ以外の電圧、及びトランジスタ３１に動作電圧範囲ＶＮＬ−ＧＮＤ以外の電圧が供給されるのを防ぐことで、中電圧素子で形成されているトランジスタ２１、トランジスタ３１に耐圧以上の電圧が供給されることによって破壊されるのを防止している。

次に、期間ｆについて説明する。なお、図６は、期間ｆの駆動回路１の等価回路である。期間ｆは、極性信号ＰＯＬが“Ｌ”で、ラッチ信号ＳＴＢが“Ｌ”の期間で、表示出力端子１０からは負極の表示信号を出力し、表示出力端子１１からは正極の表示信号を出力する。詳細には、出力部６、７が非活性状態にされ、出力部９からは負極の表示信号が表示出力端子１０に出力され、出力部８からは正極の表示信号が表示出力端子１１に出力される。

この期間ｆでは、トランジスタ８１、９１が活性化する。トランジスタ８１、９１を活性化させるには、スイッチ４３、５３をターンオンし、スイッチ４４、５４をターンオフする。これにより、差動部２のノード２６とトランジスタ８１のゲート電極のノード８３がスイッチ４３を介して電気的に接続され、つまり、差動部２と出力部８とで構成される正極の表示信号を出力するボルテージフォロアとして動作を開始する。また、差動部３のノード３６とトランジスタ９１のゲート電極のノード９３がスイッチ５３を介して電気的に接続され、つまり、差動部３と出力部９とで構成される負極の表示信号を出力するボルテージフォロアとして動作を開始する。

次に、バイアス電圧生成部１３の構成について、図７、９を参照して説明する。図７は、バイアス電圧生成部１３の一部であるトランジスタ６２に電圧を供給するバイアス電圧回路１３１を示す。トランジスタ６２のゲート電極には、前述のように３つの電圧が供給される。１つは、トランジスタ６２が定電流源として動作させるためのバイアス電圧Ｂ１と、２つめは、ＧＮＤプリチャージするための電圧ＶＰＨと、３つめはトランジスタ６２をオフ状態（非活性）にするための電圧ＧＮＤである。そのため、トランジスタ６２のゲート電極のノード６４には、ＧＮＤ電源との間にスイッチ６６、ＶＰＨ電源との間にスイッチ６５、バイアス電圧Ｂ１を供給するためのスイッチ６７、６８をそれぞれ設ける。ボルテージフォロア６９は、ノード６４がＶＰＨからバイアス電圧Ｂ１に変化するときに高速にバイアス電圧Ｂ１にするときに動作させ、ノード６４がバイアス電圧Ｂ１に安定すれば、スイッチ６７をターンオフし、スイッチ６８をターンオンして、ボルテージフォロア６９を介さずに直接バイアス電圧Ｂ１をノード６４に供給する。ボルテージフォロア６９が活性になるのは、期間ｂだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源６ｂに接続するトランジスタ６ａは、トランジスタ６２が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ８２のバイアス電圧Ｂ３も同様な回路で構成される。

図９は、バイアス電圧生成部１３の一部であるトランジスタ９２に電圧を供給するバイアス電圧回路１３４を示す。トランジスタ９２のゲート電極には、前述のように３つの電圧が供給される。１つは、トランジスタ９２が定電流源として動作するためのバイアス電圧Ｂ４と、２つめは、ＧＮＤプリチャージするための電圧ＶＮＬと、３つめはトランジスタ９２をオフ状態にするための電圧ＧＮＤである。そのため、トランジスタ９２のゲート電極のノード９４には、ＧＮＤ電源との間にスイッチ９６、ＶＮＬ電源との間にスイッチ９５、バイアス電圧Ｂ４を供給するためのスイッチ９７、９８をそれぞれ設ける。ボルテージフォロア９９は、ノード９４がＶＮＬからバイアス電圧Ｂ４に変化するときに高速にバイアス電圧Ｂ４にするときに動作させ、ノード９４がバイアス電圧Ｂ４に安定すれば、スイッチ９７をターンオフし、スイッチ９８をターンオンして、ボルテージフォロア９９を介さずに直接バイアス電圧Ｂ４をノード９４に供給する。ボルテージフォロア９９が活性になるのは、期間ｅだけで、その他の期間は非活性状態にして消費電力を低減する。定電流源９ｂに接続するトランジスタ９ａは、トランジスタ９２が前述したように高電圧素子であることから同じ高電圧素子で形成するのが好ましい。トランジスタ７２のバイアス電圧Ｂ２も同様な回路で構成される。

次に、バイアス電圧生成部１３の動作について、図８、１０のタイミングチャートを参照して説明する。図８のタイミングチャートは、トランジスタ６２に電圧を供給するバイアス電圧回路１３１のタイミングチャートである。まず、期間ａでは、スイッチ６５をターンオンし、スイッチ６６をターンオフし、ノード６４にＶＰＨを供給する。期間ｂでは、スイッチ６５をターンオフし、スイッチ６７をターンオンし、ボルテージフォロア６９で高速にノード６４をバイアス電圧Ｂ１に駆動する。期間ｃでは、スイッチ６７をターンオフし、スイッチ６８をターンオンし、ボルテージフォロア６９を介さずにノード６４をバイアス電圧Ｂ１に維持する。期間ｄでは、スイッチ６８をターンオフし、スイッチ６５をターンオンし、ノード６４にＶＰＨを供給する。期間ｅでは、スイッチ６５をターンオフし、スイッチ６６をターンオンすることで、ノード６４をＧＮＤにする。期間ｆは、期間ｅの状態を維持し、ノード６４はＧＮＤを維持する。トランジスタ７２に電圧を供給するバイアス電圧回路１３２の動作タイミングは、バイアス電圧回路１３１と同じである。

図１０のタイミングチャートは、トランジスタ９２に電圧を供給するバイアス電圧回路１３４のタイミングチャートである。まず、期間ａでは、スイッチ９５をターンオンし、スイッチ９６をターンオフし、ノード９４にＶＮＬを供給する。期間ｂでは、スイッチ９５をターンオフし、スイッチ９６をターンオンし、ノード９４にＧＮＤを供給する。期間ｃでは、期間ｂの状態と維持する。期間ｄでは、スイッチ９６をターンオフし、スイッチ９５をターンオンし、ノード９４にＶＮＬを供給する。期間ｅでは、スイッチ９５をターンオフし、スイッチ９７をターンオンし、ボルテージフォロア９９で高速にノード９４をバイアス電圧Ｂ４に駆動する。期間ｆは、スイッチ９７をターンオフし、スイッチ９８をターンオンし、ボルテージフォロア９９を介さずにノード９４をバイアス電圧Ｂ４に維持する。トランジスタ８２に電圧を供給するバイアス電圧回路１３３の動作タイミングは、バイアス電圧回路１３４と同じである。

図示しないが、差動部２、３の入力端子２８、３８には、階調電圧セレクタ部で表示データに応じた階調信号が選択され入力される。表示データは、データ線に対応するように、ラッチ回路部などのロジック部で入れ換えられ、所定期間だけラッチされる。これらラッチ回路などは低電圧素子で形成される。また、制御回路１２の一部も低電圧素子で形成される。階調電圧セレクタ部は、中電圧素子で形成される。

各回路を構成する素子の耐圧は、低電圧素子＜中電圧素子＜高電圧素子の順に高くなり、例えば、低電圧素子は３Ｖ、中電圧素子は１２Ｖ、高電圧素子は２４Ｖである。また、素子がＭＯＳトランジスタの場合、ＭＯＳトランジスタのゲート酸化膜Ｔｏｘの厚さは、Ｔｏｘ（低電圧）＜Ｔｏｘ（中電圧）＜Ｔｏｘ（高電圧）の順に厚くなる。さらに、最小のゲート長Ｌは、Ｌ（低電圧）＜Ｌ（中電圧）＜Ｌ（高電圧）の順に長くなる。そのため、高電圧素子は、低電圧素子、中電圧素子に比べ回路面積が大きくなる。そのため、できるだけ高電圧素子を使用しない回路構成にするのが好ましい。

ＩＣグランド＝コモン電極の電圧＝システムグランドとしてもよいが、画素を構成するＴＦＴのフイードスルーにより、画素電圧は駆動回路１から供給した電圧に対し１Ｖ〜２Ｖのオフセット電圧を生じるために、仮にＴＦＴのオフセット電圧が最大で２Ｖであるとすると、正極の駆動電圧範囲は２Ｖ〜１２Ｖ、負極の駆動電圧範囲は−９〜２Ｖとなり、素子の耐圧は動作電圧より高くする必要があることから、中電圧素子の耐圧は、１２Ｖ以上必要になる。

ここまでの説明では、隣接するデータ線に異なる極性のデータ信号を供給し、隣接する走査ラインごとにデータ信号の極性を反転するドット反転駆動について説明した。しかし、２つの走査ラインごとにデータ信号の極性を反転する方式でも、図１１に示すタイミングチャートのように期間ａ、ｂ、ｄ、ｅにＧＮＤプリチャージを行えばよい。

また、本実施の形態では、説明を簡単にするために差動部の構成を最も単純な回路構成について図示しているが、本実施の形態で示す回路構成以外でもよく、例えば、差動部はフォールデッドカスコード型など他の構成でもよい。図１２は、フォールデッドカスコード型差動増幅器の構成を採用する差動部２Ａの構成を示している。差動部２Ａは、トランジスタ２１、２２、２３ａ、２３ｂ、２４ａ、２４ｂと、定電流源２５ａ、２５ｂ、２５ｃで構成される。

また、出力部は、一方が定電流源であったが、プッシュプル型であってもよい。また、増幅器の入力−出力特性について、差動部の入力トランジスタ（２１，２２、３１、３２）などは、入力−出力レンジを広げることができるようにしきい電圧Ｖｔが０Ｖ付近（−０．１Ｖ〜０．１Ｖ）であることが好ましい。このように、増幅器を構成するトランジスタは、エンハンスメント型又はディプレッション型、ｐ型又はｎ型、など供給される電源電圧や出力電圧から適宜設計することが可能である。

さらに、ボルテージフォロアの出力電圧ばらつきを低減するために、差動入力トランジスタに供給する信号を４の倍数のフレームを１サイクルとして時間的にボルテージフォロアのオフセット電圧を平均化して画質を向上することができる。図１３に差動部２の入力トランジスタに供給する信号を切り換える回路を示し、図１４にタイミングチャートを示す。なお、図１３には、出力部がプッシュプル型のときに、中間段２９を設けた回路図を示しているスイッチ２ａ、２ｃ、２ｅ、２ｈがオン状態では、トランジスタ２２が反転入力になり、トランジスタ２１は非反転入力となる。反対に、スイッチ２ｂ、２ｄ、２ｆ、２ｇがオン状態では、トランジスタ２１が反転入力になり、トランジスタ２２は非反転入力となる。差動部３も同様に構成され、同様に動作する。図１４では、スイッチ（２ａ〜２ｈ）は、２フレームごとに切り換える。しかし、２ラインごと及び２フレームごとに切り換えてもよい。このようにすることで、画素の極性（正極、負極）と、差動部の極性（反転、非反転）との組み合わせから４フレームを１サイクルとて差動部のオフセット電圧を時間的に平均化することができる。

本実施形態の回路構成によれば、１つの表示出力端子に２つの異なる電圧で動作する増幅器の出力部を設け、制御信号に応じて制御する。また、増幅器の差動部と、出力部との間に切換部を設け、出力部にスイッチ機能を兼ね備えることにより出力オン抵抗を低減することで駆動回路１での発熱を低減する。

従来の駆動回路では、所定の期間内にデータ線を駆動するために出力インピーダンスを低くするためにスイッチを構成するトランジスタのサイズを大きくしている。本発明では、切換部など多数のスイッチがあり素子数が増加しているが、例えば、スイッチ４１、４２は、ノード６３を駆動するだけの駆動能力があればよいので従来のスイッチ１２３などに比べトランジスタのサイズを非常に小さくすることができる。また、データ線の駆動電圧幅は１０Ｖあるが、ノード６３の電圧幅は、１０Ｖより低い電圧幅であるためトランジスタのサイズを小さくすることができる。さらに、これらのスイッチは中電圧素子で形成される。よって、本発明では駆動回路を構成する素子数は増加するが、回路面積では従来の駆動回路より小さく、かつ、出力インピーダンスの小さな駆動回路を実現でき、駆動回路での発熱を低減することができる。

（第２の実施形態）
大型の液晶テレビでは、画面サイズが４０型以上でデータ線の容量負荷が２００ｐＦ以上ある。そのため、高速にデータ線を駆動するのに出力インピーダンスを低くする。しかし、第１の実施形態の駆動回路（出力部がプッシュプル型でない回路構成）によれば、電圧差が小さいときには、正極の表示信号を出力する出力部６、８ではオーバーシュート、負極の表示信号を出力する出力部７、９ではアンダーシュートする。しかし、定電流源の電流値Ｊが小さいと、オーバーシュート、アンダーシュートした波形を所定の時間に目標電圧までに引き戻すことができない。

この問題を解決するために、第２の実施形態では、電圧差が大きいときには、出力部５、〜９の駆動能力が増大され、電圧差が小さいときには駆動能力が減少される。以降の説明においては、表示データが８ビットのデジタル信号「Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０」で、Ｄ７が最上位ビット（Most Significant Bit）、Ｄ０が最下位ビット（Least Significant Bit）とする。また、大型の液晶テレビでは、高視野角技術が要求され、それに使用される液晶がノーマリブラックであることが多いことから、本実施の形態では、液晶はノーマリブラック液晶で説明する。ノーマリブラック液晶では、電圧無印加時に透過率が最低（黒）となり、電圧印加時に透過率が最大（白）となる。また、表示データが「００００００００」は黒表示、表示データが「１１１１１１１１」は白表示だとする。

白表示の領域か黒表示の領域かは、表示データの上位ビットで判別する。図１５には、最上位ビット（Ｄ７）だけで判別する出力部の回路構成を示す。例として出力部６について説明する。出力部６は、トランジスタ６１ａとトランジスタ６１ｂが並列に接続される。トランジスタ６１ａとトランジスタ６１ｂが同じサイズであれば、白表示時の駆動能力は黒表示時の２倍となる。

また、黒表示時には、オーバーシュートしやすいことから、黒表示時の定電流値をＪとして、白表示時には、定電流値をＪの１／ｍ倍としてもよい。定電流源として動作するトランジスタ６２ａ、トランジスタ６２ｂも並列に接続する。ここで、トランジスタ６２ａとトランジスタ６２ｂが同じサイズであれば、定電流値は半分となる。

図１６には、上位２ビット「Ｄ７、Ｄ６」で判別する出力部の回路構成を示す。駆動能力は、図１５と同じで、最上位ビット（Ｄ７）で切り換える。しかし、定電流源の電流値は上位２ビット目（Ｄ６）で切り換える。上位２ビットが「００」だと、黒表示で、駆動能力はＫで、定電流値はＪである。上位２ビットが「０１」だと、黒に近い中間調で、そのときは、駆動能力はＫで、定電流値はＪの１／ｍである。上位２ビットが「１０」だと、白に近い中間調で、駆動能力はＫのｎ倍で、定電流値はＪである。上位２ビットは「１１」だと白表示で、駆動能力はＫのｎ倍で、定電流値はＪの１／ｍである。

これ以外にも、図示しないが、トランジスタ６１ａ、トランジスタ６１ｂ、トランジスタ６１ｃ、トランジスタ６１ｄをそれぞれ並列に接続し、それぞれのサイズが同じであるときは、上位２ビットが「０１」で駆動能力が２倍になり、上位２ビットが「１０」で３倍、上位２ビットが「１１」で４倍となるようにしてもよい。また、トランジスタのサイズを変えて重み付けをしてもよい。また、駆動電圧幅が大きいときには、わざとオーバーシュートさせ、駆動電圧幅が小さいときには、オーバーシュートさせないようにすることも可能である。

以上、出力部６について、表示データの上位ビットで駆動能力を可変することを説明したが、出力部７、８、９も同様に表示データの上位ビットで駆動能力を可変する。

従来のドット反転駆動するための駆動回路を示す回路図である。 第１の実施形態における駆動回路の好適な構成を示すブロック図である。 第１の実施形態における駆動回路の回路図である。 第１の実施形態における駆動回路のタイミングチャートである。 第１の実施形態における駆動回路の期間ｃの等価回路図である。 第１の実施形態における駆動回路の期間ｆの等価回路図である。 第１の実施形態におけるバイアス電圧生成部の回路図である。 第１の実施形態におけるバイアス電圧生成部のタイミングチャートである。 第１の実施形態におけるバイアス電圧生成部の回路図である。 第１の実施形態におけるバイアス電圧生成部のタイミングチャートである。 第１の実施形態における駆動回路のタイミングチャートである。 第１の実施形態における駆動回路の別の差動部の回路図である。 第１の実施形態における駆動回路の別の差動部の回路図である。 第１の実施形態における差動部のタイミングチャートである。 第２の実施形態における出力部の回路図である。 第２の実施形態における出力部の回路図である。

符号の説明

１…駆動回路
２、３…差動部
４、５…切換部
６、７、８、９…出力部
１０、１１…表示出力端子
１２…制御回路
１３…バイアス電圧生成部
１４、１５、２６〜２８、３６〜３８、６３、６４、７３、７４、８３、８４、９３、９４…ノード
１６〜１９…電源
２１〜２４、３１〜３４…差動部のトランジスタ
２５、３５…差動部の定電流源
２９…差動部の中間段
２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ…差動部のスイッチ
４１〜４６、５１〜５６…切換部のスイッチ
６１、６２、７１、７２、８１、８２、９１、９２…出力部のトランジスタ
６５〜６８、９５〜９８…バイアス電圧生成部のスイッチ
６９、９９…増幅器
６ａ、９ａ…バイアス電圧生成部のトランジスタ
６ｂ、９ｂ…バイアス電圧生成部の定電流源

Claims (9)

1. 表示装置のデータ線に接続される表示出力端子に表示信号を出力する表示装置駆動回路であって、
   第１表示出力端子に接続され、基準電圧に対して正極の表示信号を出力する第１出力部と、
   前記第１表示出力端子に接続され、前記基準電圧に対して負極の表示信号を出力する第２出力部と、
   第２表示出力端子に接続され、前記基準電圧に対して正極の表示信号を出力する第３出力部と、
   前記第２表示出力端子に接続され、前記基準電圧に対して負極の表示信号を出力する第４出力部と、
   第１表示データに対応する第１階調電圧と前記第１表示出力端子又は前記第２表示出力端子の一方の電圧が入力される第１差動部と、
   第２表示データに対応する第２階調電圧と前記第１表示出力端子又は前記第２表示出力端子の他方の電圧が入力される第２差動部と、
   前記第１乃至第４出力部と前記第１及び第２差動部との間に設けられた複数のスイッチで構成される切換部
   とを具備し、
   （ａ）第１期間では、前記第２及び第３出力部は非活性状態、前記第１及び第４出力部は活性状態で、前記第１出力部から前記第１表示出力端子に正極の表示信号を出力し、前記第４出力部から前記第２表示出力端子に負極の表示信号を出力し、
   （ｂ）第２期間では、前記第１及び第４出力部は非活性状態、前記第２及び第３出力部は活性状態で、前記第２出力部から前記第１表示出力端子に負極の表示信号を出力し、前記第３出力部から前記第２表示出力端子に正極の表示信号を出力するように前記切換部が制御される
   表示装置駆動回路。
2. 請求項１に記載の表示装置駆動回路であって、
   前記切換部は、
   前記第１差動部の出力を、前記第１又は第３出力部の一方の入力に選択的に接続する第１切換部と、
   前記第２差動部の出力を、前記第２又は第４出力部の一方の入力に選択的に接続する第２切換部
   とを具備する
   表示装置駆動回路。
3. 請求項２に記載の表示装置駆動回路であって、
   前記第１及び第２差動部のそれぞれは、正転入力と反転入力とを有し、
   前記第１差動部は、前記第１階調電圧を、前記正転入力と前記反転入力とのうちの一方の第１入力で受け取り、
   前記第２差動部は、前記第２階調電圧を、前記正転入力と前記反転入力とのうちの一方の第１入力で受け取り、
   前記第１切換部は、前記第１又は第２表示出力端子のうちの一方の出力端子を、前記第１差動部の前記正転入力と前記反転入力のうちの第２入力に接続するように構成され、
   前記第２切換部は、前記第１又は第２表示出力端子の他方の出力端子を、前記第２差動部の前記正転入力と前記反転入力のうちの第２入力に接続するように構成されている
   表示装置駆動回路。
4. 請求項１に記載の表示装置の駆動回路であって、
   前記第１差動部、前記第１及び第３出力部は、前記基準電圧と前記基準電圧より高い第１電圧とで規定される第１電圧範囲で動作し、
   前記第２差動部、前記第２及び第４出力部は、前記基準電圧と前記基準電圧より低い第２電圧とで規定される第２電圧範囲で動作する
   表示装置駆動回路。
5. 請求項３に記載の表示装置駆動回路であって、
   さらに、
   前記第１階調電圧が入力される第１ノード及び前記一方の出力端子と、前記第１差動部の前記正転入力及び反転入力との間の接続関係を切り替える第１セレクタ部と、
   前記第２階調電圧が入力される第２ノード及び前記他方の出力端子と、前記第２差動部の前記正転入力及び反転入力との間の接続関係を切り替える第２セレクタ部とを具備する
   表示装置駆動回路。
6. 請求項５に記載の表示装置駆動回路であって、
   前記第１及び第２セレクタ部に設定される前記接続関係は、ライン又はフレームごとに切り替えられる
   表示装置駆動回路。
7. 請求項１に記載の表示装置駆動回路であって、
   前記第１差動部及び前記第２差動部を構成するＭＯＳトランジスタのゲート酸化膜の厚さは、前記第１から第４出力部のＭＯＳトランジスタのゲート酸化膜の厚さよりも薄いことを特徴とする表示装置駆動回路。
8. 請求項１に記載の表示装置駆動回路であって、
   所定期間だけ前記表示出力端子を前記第１から第４出力部で共に前記基準電圧にプリチャージすることを特徴とする表示装置駆動回路。
9. 請求項１に記載の表示装置駆動回路であって、
   前記第１及び前記第２表示データの上位ビットに応じて前記第１乃至第４出力部の駆動能力を可変することを特徴とする表示装置駆動回路。

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