JP2009014971A - 表示ドライバ回路 - Google Patents

Abstract

【課題】表示ドライバ回路において、ＤＡ変換回路のレイアウトサイズの増大を抑制しつつ、そのＤＡ変換回路が扱い得る電位範囲を拡張すること。
【解決手段】本発明に係る表示ドライバ回路１０は、デジタルデータを第１電位範囲ＲＰ中の階調電位ＶＰに変換する第１ＤＡ変換回路３１と、デジタルデータを第２電位範囲ＲＮ中の階調電位ＶＮに変換する第２ＤＡ変換回路３２と、を備える。第１ＤＡ変換回路３１は、コモン電位ＶＣＯＭ以上の階調電位を出力する第１ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７を有する。一方、第２ＤＡ変換回路３２は、コモン電位ＶＣＯＭ以下の階調電位を出力するＮＭＯＳトランジスタに加えて、コモン電位ＶＣＯＭ以上の階調電位ＶＮ４を出力する第２ＰＭＯＳトランジスタＭｐ１０を有する。第２ＰＭＯＳトランジスタＭｐ１０のバックゲートに印加される基板電位は、第１ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のバックゲートに印加される基板電位より低い。
【選択図】図７

Description

本発明は、表示装置の表示ドライバ回路に関する。特に、本発明は、反転駆動方式の表示装置の表示ドライバ回路に関する。

図１は、典型的なアクティブマトリクス型の液晶表示装置１の構成を概略的に示すブロック図である。この液晶表示装置１は、画像が表示される表示パネル２を備えており、その表示パネル２は、マトリックス状に配置された複数の画素３を有している。また、複数の走査線Ｘ１〜Ｘｍと複数のソース線（データ線）Ｙ１〜Ｙｎが互いに交差するように形成されており、複数の交差点のそれぞれに画素３が配置されている。

各画素３は、ＴＦＴ(Thin Film Transistor)４と、液晶素子５とを有する。ＴＦＴ４のゲート端子は走査線Ｘに接続され、ＴＦＴ４のソース端子あるいはドレイン端子はソース線Ｙに接続される。液晶素子５の一端は、ＴＦＴ４のドレイン端子あるいはソース端子に接続され、その他端は、所定のコモン電位ＶＣＯＭが印加されるコモン電極に接続される。液晶素子５の一端には、ＴＦＴ４を介してソース線Ｙから画素電位が印加され、その他端にはコモン電位ＶＣＯＭが印加される。尚、コモン電位ＶＣＯＭは、複数の画素３に対して共通に印加される。

走査線Ｘ１〜Ｘｍは、ゲートドライバ６に接続されており、ソース線Ｙ１〜Ｙｎは、ソースドライバ７に接続されている。電源回路８は、各回路に電力を供給する。また、電源回路８は、上記コモン電位ＶＣＯＭを液晶パネル２に供給する。制御回路９は、各回路の動作を制御する。具体的には、制御回路９は、走査線駆動タイミング信号をゲートドライバ６に出力し、また、ソース線駆動タイミング信号及びデジタルデータである表示データ（画像データ）をソースドライバ７に出力する。

ゲートドライバ６は、走査線駆動タイミング信号に従って、複数の走査線Ｘ１〜Ｘｍを順番に選択し、駆動する。一方、ソースドライバ７は、ソース線駆動タイミング信号に従って、表示データの階調に応じた画素電位をソース線Ｙ１〜Ｙｎに出力する。これにより、選択された１本の走査線Ｘにつながる画素３のそれぞれに、表示データの階調に応じた画素電位が印加される。複数の走査線Ｘ１〜Ｘｍが順番に駆動されることによって、画像が表示パネル２に表示される。

一般的な液晶表示装置において、フリッカの低減や液晶素子の劣化を抑制するための技術として、ドット反転駆動方式、ライン反転駆動方式、フレーム反転駆動方式といった「反転駆動方式」が知られている。反転駆動方式では、画素３に印加される画素電位の“極性”が所定の期間ごとに反転する、あるいは、隣接画素３間でその“極性”が反転する。例えば図１において、隣接するソース線Ｙ１とＹ２には、反対極性の画素電位が印加される（ドット反転駆動）。また、１本の走査線Ｘが駆動される１ライン期間毎に、画素電位の極性が反転してもよい（ライン反転駆動）。更に、全ての走査線Ｘ１〜Ｘｍが駆動される１フレーム期間毎に、画素電位の極性が反転してもよい（フレーム反転駆動）。尚、一般的には、“極性”とは、コモン電極のコモン電位ＶＣＯＭを基準とした場合の画素電位の正負を意味する。

図２は、６４階調表示の場合の各階調と画素電位（階調電位）との対応関係の一例を示している。図２に示された例において、電位ＶＤＤ（例えば電源電位）〜電位ＶＳＳ（例えばグランド電位）の範囲の画素電位が使用される。反転駆動方式の場合、１つの階調に対して、正極性側の画素電位と負極性側の画素電位の２種類が用いられる。例えば、コモン電位ＶＣＯＭが０．５ＶＤＤの場合、正極性側の画素電位として、そのコモン電位ＶＣＯＭ以上の電位ＶＤＤ〜０．５ＶＤＤが用いられる。一方、負極性側の画素電位として、コモン電位ＶＣＯＭ以下の電位０．５ＶＤＤ〜ＶＳＳが用いられる。

図３は、このような反転駆動方式の液晶表示装置１で用いられるソースドライバ７の構成を概略的に示している。特に、図３は、ドット反転駆動方式に対応した構成を示しており、隣接する２本のソース線Ｙ１、Ｙ２に関連する構成を示している。図３に示されるソースドライバ７は、ラッチ回路１１１、１１２、クロススイッチ１２０、レベルシフタ１３１、１３２、階調電位生成回路１４１、１４２、正極性側のＤＡ変換回路１５１、負極性側のＤＡ変換回路１５２、クロススイッチ１６０、出力バッファ１７１、１７２を備えている。

ラッチ回路１１１は、ソース線Ｙ１に出力される画素電位Ｖ１に対応した表示データＤＡＴＡ１をラッチする。一方、ラッチ回路１１２は、ソース線Ｙ２に出力される画素電位Ｖ２に対応した表示データＤＡＴＡ２をラッチする。表示データＤＡＴＡ１は、クロススイッチ１２０を通してレベルシフタ１３１、１３２の一方に出力され、表示データＤＡＴＡ２は、クロススイッチ１２０を通して他方に出力される。レベルシフタ１３１、１３２は、受け取った表示データの電位レベルを変換し、ＤＡ変換回路１５１、１５２のそれぞれに出力する。

階調電位生成回路１４１は、正極性側の階調電位ＶＤＤ〜０．５ＶＤＤをＤＡ変換回路１５１に出力する。正極性側のＤＡ変換回路１５１は、受け取った表示データを、階調電位ＶＤＤ〜０．５ＶＤＤのうち対応するいずれかの階調電位に変換する。一方、階調電位生成回路１４２は、負極性側の階調電位０．５ＶＤＤ〜ＶＳＳをＤＡ変換回路１５２に出力する。負極性側のＤＡ変換回路１５２は、受け取った表示データを、階調電位０．５ＶＤＤ〜ＶＳＳのうち対応するいずれかの階調電位に変換する。

ＤＡ変換回路１５１、１５２により得られた階調電位は、クロススイッチ１６０を通して、出力バッファ１７１、１７２に出力される。出力バッファ１７１、１７２は、ボルテージフォロア等を含んでいる。出力バッファ１７１は、受け取った階調電位を画素電位Ｖ１としてソース線Ｙ１に出力する。一方、出力バッファ１７２は、受け取った階調電位を画素電位Ｖ２としてソース線Ｙ２に出力する。このようにして、ソース線Ｙ１に正極性（負極性）の画素電位Ｖ１が出力され、ソース線Ｙ２に負極性（正極性）の画素電位Ｖ２が出力される。すなわち、隣接するソース線Ｙ１、Ｙ２に反対極性の画素電位が出力され、ドット反転駆動が実現される。

図４は、図３で示された反転駆動方式のソースドライバ７の回路構成の一例を示している（例えば、特許文献１参照）。簡単のため、１つの表示データＤＡＴＡが２ビットデータ［Ｄ２，Ｄ１］である場合を考える。ビットＤ１ＢはビットＤ１の反転ビットであり、ビットＤ２ＢはビットＤ２の反転ビットである。尚、ラッチ回路１１１、１１２、クロススイッチ１２０、レベルシフタ１３１、１３２の図示は省略されている。また、図４中の出力回路１７０は、図３中のクロススイッチ１６０、出力バッファ１７１、１７２に相当する。

階調電位生成回路１４１は、直列に接続された抵抗素子を有しており、抵抗分圧により複数の階調電位ＶＰ１〜ＶＰ４を生成する。具体的には、階調電位生成回路１４１は、電位ＶＤＤ、０．５ＶＤＤなどに基づいて、正極性側の電位範囲の階調電位ＶＰ１〜ＶＰ４を生成する（ＶＰ１＞ＶＰ２＞ＶＰ３＞ＶＰ４）。それら複数の階調電位ＶＰ１〜ＶＰ４は、正極性側のＤＡ変換回路１５１に出力される。ＤＡ変換回路１５１は、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ８から構成されている。それらＰＭＯＳトランジスタＭｐ１〜Ｍｐ８のバックゲートには電位ＶＤＤが印加される。このＤＡ変換回路１５１は、複数の階調電位ＶＰ１〜ＶＰ４から表示データ［Ｄ２，Ｄ１］に対応する１つの階調電位ＶＰを選択し、その１つの階調電位ＶＰを出力回路１７０に出力する。

正極性側のＤＡ変換回路１５１から出力される階調電位ＶＰは、正極性側の電位範囲ＶＤＤ〜０．５ＶＤＤを取り得る。バックゲートには電位ＶＤＤが印加されるため、出力段のＰＭＯＳトランジスタＭｐ５〜Ｍｐ８のドレイン−バックゲート間にかかる電圧は、最大でも０．５ＶＤＤである。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

同様に、階調電位生成回路１４２は、直列に接続された抵抗素子を有しており、抵抗分圧により複数の階調電位ＶＮ１〜ＶＮ４を生成する。具体的には、階調電位生成回路１４２は、電位０．５ＶＤＤ、ＶＳＳなどに基づいて、負極性側の電位範囲の階調電位ＶＮ１〜ＶＮ４を生成する（ＶＮ４＞ＶＮ３＞ＶＮ２＞ＶＮ１）。それら複数の階調電位ＶＮ１〜ＶＮ４は、負極性側のＤＡ変換回路１５２に出力される。ＤＡ変換回路１５２は、ＮＭＯＳトランジスタＭｎ１〜Ｍｎ８から構成されている。それらＮＭＯＳトランジスタＭｎ１〜Ｍｎ８のバックゲートには電位ＶＳＳが印加される。このＤＡ変換回路１５２は、複数の階調電位ＶＮ１〜ＶＮ４から表示データ［Ｄ２，Ｄ１］に対応する１つの階調電位ＶＮを選択し、その１つの階調電位ＶＮを出力回路１７０に出力する。

負極性側のＤＡ変換回路１５２から出力される階調電位ＶＮは、負極性側の電位範囲０．５ＶＤＤ〜ＶＳＳを取り得る。バックゲートには電位ＶＳＳが印加されるため、出力段のＮＭＯＳトランジスタＭｎ５〜Ｍｎ８のドレイン−バックゲート間にかかる電圧は、最大でも０．５ＶＤＤである。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

以上に説明された回路構成は、図２で示された正極性側及び負極性側の電位範囲の場合に適用され得る。しかしながら、近年、液晶表示装置の用途の多様化に伴い、正極性側の電位範囲と負極性側の電位範囲とを一部オーバーラップさせることが要求される場合がでてきた。例えば、正極性側のＤＡ変換回路は電位範囲ＶＤＤ〜０．４ＶＤＤの階調電位ＶＰを出力することが求められ、負極性側のＤＡ変換回路は電位範囲０．６ＶＤＤ〜ＶＳＳの階調電位ＶＮを出力することが求められる。

図５は、そのような電位範囲を概念的に示している。正極性側のＤＡ変換回路は、第１電位範囲ＲＰ（ＶＤＤ〜０．４ＶＤＤ）の階調電位ＶＰを出力することが求められる。一方、負極性側のＤＡ変換回路は、第２電位範囲ＲＮ（０．６ＶＤＤ〜ＶＳＳ）の階調電位ＶＮを出力することが求められる。第１電位範囲ＲＰと第２電位範囲ＲＮは一部オーバーラップしている。この場合、もはや、正極性と負極性をコモン電位ＶＣＯＭに基づいて区別することはできない。正極性側の第１電位範囲ＲＰは、正極性側のＤＡ変換回路が扱う電位範囲として定義され、負極性側の第２電位範囲ＲＮは、負極性側のＤＡ変換回路が扱う電位範囲として定義される。

図５で示された電位範囲を、図４で示された従来のＤＡ変換回路１５１、１５２が扱う場合を考える。例えば、正極性側のＤＡ変換回路１５１中のＰＭＯＳトランジスタＭｐ４、Ｍｐ８が扱う階調電位ＶＰ４が、コモン電位ＶＣＯＭより低い階調電位０．４ＶＤＤであるとする。この場合、ゲート−ソース電圧の不足や基板バイアス効果のため、ＰＭＯＳトランジスタＭｐ８は、所定の駆動時間内に所望の階調電位０．４ＶＤＤを出力できない可能性がある。また例えば、負極性側のＤＡ変換回路１５２中のＮＭＯＳトランジスタＭｎ１、Ｍｎ５が扱う階調電位ＶＮ４が、コモン電位ＶＣＯＭより高い階調電位０．６ＶＤＤであるとする。この場合、ゲート−ソース電圧の不足や基板バイアス効果のため、所定の駆動時間内に所望の階調電位０．６ＶＤＤを出力できない可能性がある。

このように、図５で示されたような電位範囲を扱う場合、図４で示された回路構成では駆動能力が不足し、十分な出力特性が得られない可能性がある。そのため、駆動能力が不足する部分のＭＯＳトランジスタを、ＣＭＯＳトランスファゲートに置き換えることが考えられる（例えば、特許文献２参照）。

図６は、例として、ＣＭＯＳトランスファゲートを有する負極性側のＤＡ変換回路１５２’の構成を示している。このＤＡ変換回路１５２’は、図４中のＤＡ変換回路１５２の構成に加えて、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０を備えている。ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０のバックゲートには、電位ＶＤＤが印加される。ＰＭＯＳトランジスタＭｐ９とＮＭＯＳトランジスタＭｎ１は１つのＣＭＯＳトランスファゲートを構成しており、ＰＭＯＳトランジスタＭｐ１０とＮＭＯＳトランジスタＭｎ５は他のＣＭＯＳトランスファゲートを構成している。これらＣＭＯＳトランスファゲートが、上述のコモン電位ＶＣＯＭより高い階調電位Ｖｎ４を扱う。図４中のＤＡ変換回路１５２を図６で示されたＤＡ変換回路１５２’で置換することにより、十分な駆動能力が得られると考えられる。

特許第３２０６５９０号公報 特開平４−２０４６８９号公報

本願発明者は、次の点に着目した。図６において、負極性側のＤＡ変換回路１５２’から出力される階調電位ＶＮは、電位範囲０．６ＶＤＤ〜ＶＳＳを取り得る。出力段のＰＭＯＳトランジスタＭｐ１０のバックゲートには電位ＶＤＤが印加されるため、そのＰＭＯＳトランジスタＭｐ１０のドレイン−バックゲート間にかかる電圧の最大値は“ＶＤＤ−ＶＳＳ”となる。この場合、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタでは不十分である。

従って、出力段のＣＭＯＳトランスファゲートを構成するＰＭＯＳトランジスタＭｐ１０としては、中耐圧ＭＯＳトランジスタではなく高耐圧ＭＯＳトランジスタを用いる必要がある。負極性側のＤＡ変換回路だけでなく、正極性側のＤＡ変換回路に関しても同じことが言える。

以上に説明されたように、図５で示された電位範囲を扱うためには、従来のＤＡ変換回路の一部のＭＯＳトランジスタをＣＭＯＳトランスファゲートで置換し、更に、そのＣＭＯＳトランスファゲートの一部を高耐圧素子に変更する必要がある。これは、ＤＡ変換回路全体のレイアウトサイズの増加を招く。このようなレイアウトサイズの増加率は、階調レベル数の増加に伴い更に増大してしまう。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、表示装置（１）の表示ドライバ回路（１０）が提供される。その表示ドライバ回路（１０）は、デジタルデータを第１電位範囲（ＲＰ）中のいずれかの階調電位（ＶＰ）に変換する第１ＤＡ変換回路（３１）と、デジタルデータを第２電位範囲（ＲＮ）中のいずれかの階調電位（ＶＮ）に変換する第２ＤＡ変換回路（３２）と、を備える。表示装置（１）の画素（３）には、第１ＤＡ変換回路（３１）あるいは第２ＤＡ変換回路（３２）が出力する階調電位（ＶＰ，ＶＮ）と所定のコモン電位（ＶＣＯＭ）とが印加される。

第１電位範囲（ＲＰ）の最大値（ＶＤＤ）及び最小値（０．４ＶＤＤ）は、第２電位範囲（ＲＮ）の最大値（０．６ＶＤＤ）及び最小値（ＶＳＳ）のそれぞれより高い。また、第２電位範囲（ＲＮ）の最大値（０．６ＶＤＤ）はコモン電位（ＶＣＯＭ）より高く、第２電位範囲（ＲＮ）の最小値（ＶＳＳ）はコモン電位（ＶＣＯＭ）より低い。つまり、第２ＤＡ変換回路（３２）が扱う第２電位範囲（ＲＮ）は、通常に比べ拡張されている。

第１ＤＡ変換回路（３１）は、デジタルデータに応じて、コモン電位（ＶＣＯＭ）以上の階調電位（ＶＰ１〜ＶＰ３）を第１ＤＡ変換回路（３１）の出力端子（４１）に出力する第１ＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７）を有する。一方、第２ＤＡ変換回路（３２）は、デジタルデータに応じて、コモン電位（ＶＣＯＭ）以上の階調電位（ＶＮ４）を第２ＤＡ変換回路（３２）の出力端子（４２）に出力する第２ＰＭＯＳトランジスタ（Ｍｐ１０）と、コモン電位（ＶＣＯＭ）以下の階調電位（ＶＮ１〜ＶＮ３）を第２ＤＡ変換回路（３２）の出力端子（４２）に出力するＮＭＯＳトランジスタ（Ｍｎ６〜Ｍｎ８）と、を有する。本発明によれば、第２ＰＭＯＳトランジスタ（Ｍｐ１０）のバックゲートに印加される第２基板電位（０．６ＶＤＤ）は、第１ＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７）のバックゲートに印加される第１基板電位（ＶＤＤ）より低く設定される。

第２ＤＡ変換回路（３２）の出力端子（４２）には、上述の第２電位範囲（ＲＮ）の階調電位（０．６ＶＤＤ〜ＶＳＳ）が現れる。従って、第２ＰＭＯＳトランジスタ（Ｍｐ１０）の耐圧は、上記第２基板電位（０．６ＶＤＤ）から第２電位範囲（ＲＮ）の最小値（ＶＳＳ）を引いた値より大きくなるように設計される。本発明によれば、その第２基板電位（０．６ＶＤＤ）が比較的低く設定されるため、第２ＰＭＯＳトランジスタ（Ｍｐ１０）の耐圧も小さくすることができる。言い換えれば、第２ＰＭＯＳトランジスタ（Ｍｐ１０）として高耐圧素子を適用する必要がない。

このように、本発明によれば、図６においてＣＭＯＳトランスファゲートが適用されていた部分が、第２ＰＭＯＳトランジスタ（Ｍｐ１０）で構成される。更に、その第２ＰＭＯＳトランジスタ（Ｍｐ１０）として、高耐圧ＭＯＳトランジスタではなく中耐圧ＭＯＳトランジスタを使用することができる。従って、図６に示された回路構成と比較して、第２ＤＡ変換回路（３２）のレイアウトサイズが格段に縮小される。言い換えれば、第２ＤＡ変換回路（３２）が扱う第２電位範囲（ＲＮ）を拡張するにあたり、その第２ＤＡ変換回路（３２）のレイアウトサイズの増大を抑制することが可能となる。

同じような工夫は、第１ＤＡ変換回路（３１）に適用することも可能である。本発明の第２の観点において、第１電位範囲（ＲＰ）の最大値（ＶＤＤ）はコモン電位（ＶＣＯＭ）より高く、第１電位範囲（ＲＰ）の最小値（０．４ＶＤＤ）はコモン電位（ＶＣＯＭ）より低い。つまり、第１ＤＡ変換回路（３１）が扱う第１電位範囲（ＲＰ）は、通常に比べ拡張されている。

この場合、第１ＤＡ変換回路（３１）は、デジタルデータに応じて、コモン電位（ＶＣＯＭ）以上の階調電位（ＶＰ１〜ＶＰ３）を第１ＤＡ変換回路（３１）の出力端子（４１）に出力するＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７）と、コモン電位（ＶＣＯＭ）以下の第２階調電位（ＶＰ４）を第１ＤＡ変換回路（３１）の出力端子（４１）に出力する第１ＮＭＯＳトランジスタ（Ｍｎ１０）と、を有する。一方、第２ＤＡ変換回路（３２）は、デジタルデータに応じて、コモン電位（ＶＣＯＭ）以下の階調電位（ＶＮ１〜ＶＮ３）を第２ＤＡ変換回路（３２）の出力端子（４２）に出力する第２ＮＭＯＳトランジスタ（Ｍｎ６〜Ｍｎ８）を有する。本発明によれば、第１ＮＭＯＳトランジスタ（Ｍｎ１０）のバックゲートに印加される第１基板電位（０．４ＶＤＤ）は、第２ＮＭＯＳトランジスタ（Ｍｎ６〜Ｍｎ８）のバックゲートに印加される第２基板電位（ＶＳＳ）より高く設定される。

第１ＤＡ変換回路（３１）の出力端子（４１）には、上述の第１電位範囲（ＲＰ）の階調電位（ＶＤＤ〜０．４ＶＤＤ）が現れる。従って、第１ＮＭＯＳトランジスタ（Ｍｎ１０）の耐圧は、第１電位範囲（ＲＰ）の最大値（ＶＤＤ）から上記第１基板電位（０．４ＶＤＤ）を引いた値より大きくなるように設計される。本発明によれば、その第１基板電位（０．４ＶＤＤ）が比較的高く設定されるため、第１ＮＭＯＳトランジスタ（Ｍｎ１０）の耐圧を小さくすることができる。言い換えれば、第１ＮＭＯＳトランジスタ（Ｍｎ１０）として高耐圧素子を適用する必要がない。従って、第１ＤＡ変換回路（３１）が扱う第１電位範囲（ＲＰ）を拡張するにあたり、その第１ＤＡ変換回路（３１）のレイアウトサイズの増大を抑制することが可能となる。

本発明の第３の観点において、表示装置（１）の表示ドライバ回路（１０）が提供される。その表示ドライバ回路（１０）は、最大値と最小値で規定される電位範囲（ＲＰ／ＲＮ）の階調電位を生成する階調電位生成回路（２１／２２）と、デジタルデータを上記電位範囲（ＲＰ／ＲＮ）中のいずれかの階調電位（ＶＰ／ＶＮ）に変換するＤＡ変換回路（３１／３２）と、を備える。表示装置（１）の画素（３）には、ＤＡ変換回路（３１／３２）が出力する上記いずれかの階調電位（ＶＰ／ＶＮ）と所定のコモン電位（ＶＣＯＭ）とが印加される。

ＤＡ変換回路（３１／３２）は、デジタルデータに応じて、コモン電位（ＶＣＯＭ）以上の第１階調電位（ＶＰ１〜ＶＰ３／ＶＮ４）をＤＡ変換回路（３１／３２）の出力端子（４１／４２）に出力するＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７／Ｍｐ１０）と、コモン電位（ＶＣＯＭ）以下の第２階調電位（ＶＰ４／ＶＮ１〜ＶＮ３）を出力端子（４１／４２）に出力するＮＭＯＳトランジスタ（Ｍｎ１０／Ｍｎ６〜Ｍｎ８）と、を有する。それらＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７／Ｍｐ１０）とＮＭＯＳトランジスタ（Ｍｎ１０／Ｍｎ６〜Ｍｎ８）のソース又はドレインには、出力端子（４１／４２）に現れる電位（ＶＤＤ〜０．４ＶＤＤ／０．６ＶＤＤ〜ＶＳＳ）が共通に印加される。

ＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７／Ｍｐ１０）のバックゲートに印加される基板電位（ＶＤＤ／０．６ＶＤＤ）は、上記電位範囲（ＲＰ／ＲＮ）の最小値（０．４ＶＤＤ／ＶＳＳ）にＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７／Ｍｐ１０）の耐圧を加えた電位より低い。一方、ＮＭＯＳトランジスタ（Ｍｎ１０／Ｍｎ６〜Ｍｎ８）のバックゲートに印加される第２基板電位（０．４ＶＤＤ／ＶＳＳ）は、上記電位範囲（ＲＰ／ＲＮ）の最大値（ＶＤＤ／０．６ＶＤＤ）からＮＭＯＳトランジスタ（Ｍｎ１０／Ｍｎ６〜Ｍｎ８）の耐圧を引いた電位より高い。更に、ＰＭＯＳトランジスタ（Ｍｐ５〜Ｍｐ７／Ｍｐ１０）の耐圧とＮＭＯＳトランジスタ（Ｍｎ１０／Ｍｎ６〜Ｍｎ８）の耐圧は同じである。

本発明に係る表示装置の表示ドライバ回路によれば、ＤＡ変換回路のレイアウトサイズの増大を抑制しつつ、そのＤＡ変換回路が扱い得る電位範囲を拡張することが可能となる。

１．全体構成
本発明の実施の形態に係る表示装置は、例えば、アクティブマトリックス型の液晶表示装置である。その液晶表示装置は、ドット反転駆動方式などの「反転駆動方式」で表示パネルの駆動を行う。従って、正極性側の電位範囲と負極性側の電位範囲とが使用される。

例として、本実施の形態で使用される電位範囲は、図５で示されたものと同じであるとする。すなわち、正極性側のＤＡ変換回路は、最大値ＶＤＤと最小値０．４ＶＤＤとで規定される第１電位範囲ＲＰ（ＶＤＤ〜０．４ＶＤＤ）を扱う。一方、負極性側のＤＡ変換回路は、最大値０．６ＶＤＤと最小値ＶＳＳとで規定される第２電位範囲ＲＮ（０．６ＶＤＤ〜ＶＳＳ）を扱う。第１電位範囲ＲＰの最大値ＶＤＤは第２電位範囲ＲＮの最大値０．６ＶＤＤより高く、第１電位範囲ＲＰの最小値０．４ＶＤＤは第２電位範囲ＲＮの最小値ＶＳＳより高い。また、第１電位範囲ＲＰの最小値０．４ＶＤＤは、第２電位範囲ＲＮの最大値０．６ＶＤＤより低い。すなわち、第１電位範囲ＲＰと第２電位範囲ＲＮは一部オーバーラップしている。また、複数の画素のコモン電極に共通に印加されるコモン電位ＶＣＯＭは、０．５ＶＤＤであるとする。従って、第１電位範囲ＲＰの最大値ＶＤＤはコモン電位ＶＣＯＭより高く、その最小値０．４ＶＤＤはコモン電位ＶＣＯＭより低い。また、第２電位範囲ＲＮの最大値０．６ＶＤＤはコモン電位ＶＣＯＭより高く、その最小値ＶＳＳはコモン電位ＶＣＯＭより低い。このように、第１電位範囲ＲＰ及び第２電位範囲ＲＮは共に、コモン電位ＶＣＯＭより高い電位と低い電位の両方を含んでいる。

本実施の形態に係る液晶表示装置は、ソースドライバ（表示ドライバ回路）の構成以外、図１と同じ構成を有する。本実施の形態に係る液晶表示装置には、図４や図６で示されたソースドライバの代わりに、以下に説明されるソースドライバ１０が搭載される。

図７は、本実施の形態に係るソースドライバ１０の構成を示す回路図である。図７に示されるように、ソースドライバ１０は、第１階調電位生成回路２１、第２階調電位生成回路２２、第１ＤＡ変換回路３１、第２ＤＡ変換回路３２、及び出力回路５０を備えている。尚、ラッチ回路やレベルシフタなどは、図３と同様であり、図７には示されていない。

第１階調電位生成回路２１及び第１ＤＡ変換回路３１は、正極性側の第１電位範囲ＲＰ（ＶＤＤ〜０．４ＶＤＤ）を扱う。一方、第２階調電位生成回路２２及び第２ＤＡ変換回路３２は、負極性側の第２電位範囲ＲＮ（０．６ＶＤＤ〜ＶＳＳ）を扱う。ここで、“正極性”及び“負極性”は、必ずしもコモン電位ＶＣＯＭを基準とした正負を意味しない。図５で示される第１電位範囲ＲＰが正極性側の電位範囲であり、第２電位範囲ＲＮが負極性側の電位範囲である。

簡単のため、２ビットの表示データ［Ｄ２，Ｄ１］が４種類の階調電位のいずれかに変換される場合を説明する。ビットＤ１ＢはビットＤ１の反転ビットであり、ビットＤ２ＢはビットＤ２の反転ビットである。

第１階調電位生成回路２１は、直列に接続された抵抗素子を有しており、抵抗分圧により４種類の階調電位ＶＰ１〜ＶＰ４を生成する。具体的には、第１階調電位生成回路２１は、電位ＶＤＤ、０．４ＶＤＤなどに基づいて、第１電位範囲ＲＰの階調電位ＶＰ１〜ＶＰ４を生成する（ＶＰ１＞ＶＰ２＞ＶＰ３＞ＶＰ４）。生成された複数の階調電位ＶＰ１〜ＶＰ４は、第１ＤＡ変換回路３１に出力される。

第１ＤＡ変換回路３１は、表示データ［Ｄ２，Ｄ１］と階調電位ＶＰ１〜ＶＰ４を受け取る。そして、第１ＤＡ変換回路３１は、その表示データに応じた１つの階調電位ＶＰを階調電位ＶＰ１〜ＶＰ４から選択し、選択された階調電位ＶＰを出力端子４１に出力する。言い換えれば、第１ＤＡ変換回路３１は、階調電位ＶＰ１〜ＶＰ４に基づいて、受け取った表示データを第１電位範囲ＲＰ中のいずれかの階調電位ＶＰに変換する。得られた階調電位ＶＰは、第１ＤＡ変換回路３１の出力端子４１から出力回路５０に出力される。

第２階調電位生成回路２２は、直列に接続された抵抗素子を有しており、抵抗分圧により複数の階調電位ＶＮ１〜ＶＮ４を生成する。具体的には、第２階調電位生成回路２２は、電位０．６ＶＤＤ、ＶＳＳなどに基づいて、第２電位範囲ＲＮの階調電位ＶＮ１〜ＶＮ４を生成する（ＶＮ４＞ＶＮ３＞ＶＮ２＞ＶＮ１）。生成された複数の階調電位ＶＮ１〜ＶＮ４は、第２ＤＡ変換回路３２に出力される。

第２ＤＡ変換回路３２は、表示データ［Ｄ１，Ｄ２］と階調電位ＶＮ１〜ＶＮ４を受け取る。そして、第２ＤＡ変換回路３２は、その表示データに応じた１つの階調電位ＶＮを階調電位ＶＮ１〜ＶＮ４から選択し、選択された階調電位ＶＮを出力端子４２に出力する。言い換えれば、第２ＤＡ変換回路３２は、階調電位ＶＮ１〜ＶＮ４に基づいて、受け取った表示データを第２電位範囲ＲＮ中のいずれかの階調電位ＶＮに変換する。得られた階調電位ＶＮは、第２ＤＡ変換回路３２の出力端子４２から出力回路５０に出力される。

出力回路５０は、第１ＤＡ変換回路３１の出力端子４１や第２ＤＡ変換回路３２の出力端子４２とソース線Ｙ１、Ｙ２との間に介在している。この出力回路５０は、図４中の出力回路１７０と同じであり、クロススイッチやボルテージフォロア等を有している。第１ＤＡ変換回路３１から出力される階調電位ＶＰは、隣接するソース線Ｙ１、Ｙ２の一方に画素電位として出力される。また、第２ＤＡ変換回路３２から出力される階調電位ＶＮは、隣接するソース線Ｙ１、Ｙ２の他方に画素電位として出力される。ソース線Ｙ１、Ｙ２のそれぞれにつながる画素３の液晶素子５の両端には、画素電位ＶＰあるいはＶＮとコモン電位ＶＣＯＭが印加される。これによりドット反転駆動が実現される。また、ソース線Ｙ１、Ｙ２に印加される画素電位をＶＰとＶＮとの間で所定の期間毎に切り替えることにより、ライン反転駆動やフレーム反転駆動が実現される。

以下、本実施の形態に係るＤＡ変換回路３１、３２を更に詳しく説明する。

２．正極性側の第１ＤＡ変換回路
図７に示されるように、第１ＤＡ変換回路３１は、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ３、Ｍｐ５〜Ｍｐ７に加えて、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０を備えている。ＰＭＯＳトランジスタＭｐ１とＭｐ５は、１つの組を構成している。ＰＭＯＳトランジスタＭｐ２とＭｐ６は、他の組を構成している。ＰＭＯＳトランジスタＭｐ３とＭｐ７は、更に他の組を構成している。ＮＭＯＳトランジスタＭｎ９とＭｎ１０は、更に他の組を構成している。これら４つの組は、第１階調電位生成回路２１と出力端子４１との間に並列に設けられており、それぞれ異なる階調電位を扱う。

ＰＭＯＳトランジスタＭｐ１とＭｐ５のゲート端子にはそれぞれビットＤ２とＤ１が印加される。従って、ビットＤ２とＤ１が共にＬレベルのときに、ＰＭＯＳトランジスタＭｐ１とＭｐ５の組は、階調電位ＶＰ１を出力端子４１に出力する。ＰＭＯＳトランジスタＭｐ２とＭｐ６のゲート端子にはそれぞれビットＤ２ＢとＤ１が印加される。従って、ビットＤ２がＨレベルであり且つビットＤ１がＬレベルのときに、ＰＭＯＳトランジスタＭｐ２とＭｐ６の組は、階調電位ＶＰ２を出力端子４１に出力する。ＰＭＯＳトランジスタＭｐ３とＭｐ７のゲート端子にはそれぞれビットＤ２とＤ１Ｂが印加される。従って、ビットＤ２がＬレベルであり且つビットＤ１がＨレベルのときに、ＰＭＯＳトランジスタＭｐ３とＭｐ７の組は、階調電位ＶＰ３を出力端子４１に出力する。ＮＭＯＳトランジスタＭｎ９とＭｎ１０のゲート端子にはそれぞれビットＤ２とＤ１が印加される。従って、ビットＤ２とＤ１が共にＨレベルのときに、ＮＭＯＳトランジスタＭｎ９とＭｎ１０の組は、階調電位ＶＰ４を出力端子４１に出力する。

このように、第１ＤＡ変換回路３１は、デジタルデータ［Ｄ２，Ｄ１］に応じて、４種類の階調電位ＶＰ１〜ＶＰ４のうちいずれかの階調電位ＶＰを出力端子４１に出力する。ここで、階調電位ＶＰ１〜ＶＰ３はコモン電位ＶＣＯＭ以上であり、階調電位ＶＰ４はコモン電位ＶＣＯＭ以下（０．４ＶＤＤ〜０．５ＶＤＤ）であるとする。例えば、階調電位ＶＰ４は、コモン電位ＶＣＯＭより低い０．４ＶＤＤであるとする。つまり、ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のそれぞれは、コモン電位ＶＣＯＭ以上の階調電位ＶＰ１〜ＶＰ３を出力端子４１に出力する。一方、ＮＭＯＳトランジスタＭｎ１０は、コモン電位ＶＣＯＭ以下の階調電位ＶＰ４を出力端子４１に出力する。

以上に説明されたように、第１ＤＡ変換回路３１の出力端子４１には、階調電位ＶＰとして４種類の階調電位ＶＰ１〜ＶＰ４が現れ得る。言い換えれば、出力端子４１には、第１電位範囲ＲＰ（ＶＤＤ〜０．４ＶＤＤ）の階調電位ＶＰが現れる。その階調電位ＶＰは、ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のソース又はドレイン、及びＮＭＯＳトランジスタＭｎ１０のソース又はドレインに共通に印加される。これらＭＯＳトランジスタを「中耐圧素子」で形成するために、本実施の形態によれば、それらＭＯＳトランジスタのバックゲートに印加される基板電位は次のように設定される。

まず、ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のバックゲートに印加される基板電位をＢＧＰとする。出力端子４１に現れる階調電位ＶＰの最小値は０．４ＶＤＤであるため、ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７のソース／ドレイン−バックゲート間にかかる電圧の最大値は“ＢＧＰ−０．４ＶＤＤ”となる。従って、ＰＭＯＳトランジスタＭｐ５〜Ｍｐ７の耐圧がＶＢＰである場合、その耐圧ＶＢＰは、次の関係式（１）を満たす必要がある。

（１）：耐圧ＶＢＰ＞基板電位ＢＧＰ−０．４ＶＤＤ

つまり、耐圧ＶＢＰは、基板電位ＢＧＰから第１電位範囲ＲＰの最小値０．４ＶＤＤを引いた値より大きい。言い換えれば、基板電位ＢＧＰは、第１電位範囲ＲＰの最小値０．４ＶＤＤに耐圧ＶＢＰを加えた値より低く設定される。本実施の形態によれば、基板電位ＢＧＰは、第１電位範囲ＲＰの最大値である電位ＶＤＤに設定される。つまり、図７に示されるように、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ３、Ｍｐ５〜Ｍｐ７のバックゲートには、基板電位ＢＧＰとして電位ＶＤＤが印加される。この場合、耐圧ＶＢＰは、０．６ＶＤＤより大きければよい。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

次に、ＮＭＯＳトランジスタＭｎ１０のバックゲートに印加される基板電位をＢＧＮとする。出力端子４１に現れる階調電位ＶＰの最大値はＶＤＤであるため、ＮＭＯＳトランジスタＭｎ１０のソース／ドレイン−バックゲート間にかかる電圧の最大値は“ＶＤＤ−ＢＧＮ”となる。従って、ＮＭＯＳトランジスタＭｎ１０の耐圧がＶＢＮである場合、その耐圧ＶＢＮは、次の関係式（２）を満たす必要がある。

（２）：耐圧ＶＢＮ＞ＶＤＤ−基板電位ＢＧＮ

つまり、耐圧ＶＢＮは、第１電位範囲ＲＰの最大値ＶＤＤから基板電位ＢＧＮを引いた値より大きい。言い換えれば、基板電位ＢＧＮは、第１電位範囲ＲＰの最大値ＶＤＤから耐圧ＶＢＮを引いた値より高く設定される。本実施の形態によれば、基板電位ＢＧＮは、第１電位範囲ＲＰの最小値である電位０．４ＶＤＤに設定される。つまり、図７に示されるように、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０のバックゲートには、基板電位ＢＧＮとして電位０．４ＶＤＤが印加される。この場合、耐圧ＶＢＮは、０．６ＶＤＤより大きければよい。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

以上に説明されたように、本実施の形態によれば、ＮＭＯＳトランジスタＭｎ１０のバックゲートに印加される基板電位ＢＧＮは、一般的な電位ＶＳＳ（第２ＤＡ変換回路３２中のＮＭＯＳトランジスタ参照）ではなく、その電位ＶＳＳより高い電位に設定される。上述の関係式（２）から明らかなように、基板電位ＢＧＮが比較的高く設定されるため、ＮＭＯＳトランジスタＭｎ１０の耐圧ＶＢＮを比較的小さくすることができる。言い換えれば、ＮＭＯＳトランジスタＭｎ１０として、高耐圧ＭＯＳトランジスタではなく中耐圧ＭＯＳトランジスタを適用することが可能となる。本実施の形態によれば、第１ＤＡ変換回路３１を、全て中耐圧ＭＯＳトランジスタで構成することが可能である。

尚、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０が受け持つ階調電位ＶＰ４は、電位範囲０．４ＶＤＤ〜０．５ＶＤＤにある。この電位範囲０．４ＶＤＤ〜０．５ＶＤＤは、バックゲートに印加される基板電位０．４ＶＤＤに近い範囲である。従って、オン抵抗が大きくなり過ぎることはなく、出力特性の面で問題はない。ＣＭＯＳトランスファゲートを使用しなくても、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０で階調電位ＶＰ４を十分に出力することが可能である。

３．負極性側の第２ＤＡ変換回路
図７に示されるように、第２ＤＡ変換回路３２は、ＮＭＯＳトランジスタＭｎ２〜Ｍｎ４、Ｍｎ６〜Ｍｎ８に加えて、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０を備えている。ＮＭＯＳトランジスタＭｎ４とＭｎ８は、１つの組を構成している。ＮＭＯＳトランジスタＭｎ３とＭｎ７は、他の組を構成している。ＮＭＯＳトランジスタＭｎ２とＭｎ６は、更に他の組を構成している。ＰＭＯＳトランジスタＭｐ９とＭｐ１０は、更に他の組を構成している。これら４つの組は、第２階調電位生成回路２２と出力端子４２との間に並列に設けられており、それぞれ異なる階調電位を扱う。

ＮＭＯＳトランジスタＭｎ４とＭｎ８のゲート端子にはそれぞれビットＤ２ＢとＤ１Ｂが印加される。従って、ビットＤ２とＤ１が共にＬレベルのときに、ＮＭＯＳトランジスタＭｎ４とＭｎ８の組は、階調電位ＶＮ１を出力端子４２に出力する。ＮＭＯＳトランジスタＭｎ３とＭｎ７のゲート端子にはそれぞれビットＤ２とＤ１Ｂが印加される。従って、ビットＤ２がＨレベルであり且つビットＤ１がＬレベルのときに、ＮＭＯＳトランジスタＭｎ３とＭｎ７の組は、階調電位ＶＮ２を出力端子４２に出力する。ＮＭＯＳトランジスタＭｎ２とＭｎ６のゲート端子にはそれぞれビットＤ２ＢとＤ１が印加される。従って、ビットＤ２がＬレベルであり且つビットＤ１がＨレベルのときに、ＮＭＯＳトランジスタＭｎ２とＭｎ６の組は、階調電位ＶＮ３を出力端子４２に出力する。ＰＭＯＳトランジスタＭｐ９とＭｐ１０のゲート端子にはそれぞれビットＤ２ＢとＤ１Ｂが印加される。従って、ビットＤ２とＤ１が共にＨレベルのときに、ＰＭＯＳトランジスタＭｐ９とＭｐ１０の組は、階調電位ＶＮ４を出力端子４２に出力する。

このように、第２ＤＡ変換回路３２は、デジタルデータ［Ｄ２，Ｄ１］に応じて、４種類の階調電位ＶＮ１〜ＶＮ４のうちいずれかの階調電位ＶＮを出力端子４２に出力する。ここで、階調電位ＶＮ１〜ＶＮ３はコモン電位ＶＣＯＭ以下であり、階調電位ＶＮ４はコモン電位ＶＣＯＭ以上（０．５ＶＤＤ〜０．６ＶＤＤ）であるとする。例えば、階調電位ＶＮ４は、コモン電位ＶＣＯＭより高い０．６ＶＤＤであるとする。つまり、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８のそれぞれは、コモン電位ＶＣＯＭ以下の階調電位ＶＮ１〜ＶＮ３を出力端子４２に出力する。一方、ＰＭＯＳトランジスタＭｐ１０は、コモン電位ＶＣＯＭ以上の階調電位ＶＮ４を出力端子４２に出力する。

以上に説明されたように、第２ＤＡ変換回路３２の出力端子４２には、階調電位ＶＮとして４種類の階調電位ＶＮ１〜ＶＮ４が現れ得る。言い換えれば、出力端子４２には、第２電位範囲ＲＮ（０．６ＶＤＤ〜ＶＳＳ）の階調電位ＶＮが現れる。その階調電位ＶＮは、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８のソース又はドレイン、及びＰＭＯＳトランジスタＭｐ１０のソース又はドレインに共通に印加される。これらＭＯＳトランジスタを「中耐圧素子」で形成するために、本実施の形態によれば、それらＭＯＳトランジスタのバックゲートに印加される基板電位は次のように設定される。

まず、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８のバックゲートに印加される基板電位をＢＧＮとする。出力端子４２に現れる階調電位ＶＮの最大値は０．６ＶＤＤであるため、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８のソース／ドレイン−バックゲート間にかかる電圧の最大値は“０．６ＶＤＤ−ＢＧＮ”となる。従って、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８の耐圧がＶＢＮである場合、その耐圧ＶＢＮは、次の関係式（３）を満たす必要がある。

（３）：耐圧ＶＢＮ＞０．６ＶＤＤ−基板電位ＢＧＮ

つまり、耐圧ＶＢＮは、第２電位範囲ＲＮの最大値０．６ＶＤＤから基板電位ＢＧＮを引いた値より大きい。言い換えれば、基板電位ＢＧＮは、第２電位範囲ＲＮの最大値０．６ＶＤＤから耐圧ＶＢＮを引いた値より高く設定される。本実施の形態によれば、基板電位ＢＧＮは、第２電位範囲ＲＮの最小値である電位ＶＳＳ（グランド電位）に設定される。つまり、図７に示されるように、ＮＭＯＳトランジスタＭｎ６〜Ｍｎ８のバックゲートには、基板電位ＢＧＮとして電位ＶＳＳが印加される。この場合、耐圧ＶＢＮは、０．６ＶＤＤより大きければよい。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

次に、ＰＭＯＳトランジスタＭｐ１０のバックゲートに印加される基板電位をＢＧＰとする。出力端子４２に現れる階調電位ＶＮの最小値はＶＳＳであるため、ＰＭＯＳトランジスタＭｐ１０のソース／ドレイン−バックゲート間にかかる電圧の最大値は“ＢＧＰ−ＶＳＳ”となる。従って、ＰＭＯＳトランジスタＭｐ１０の耐圧がＶＢＰである場合、その耐圧ＶＢＰは、次の関係式（４）を満たす必要がある。

（４）：耐圧ＶＢＰ＞基板電位ＢＧＰ−ＶＳＳ

つまり、耐圧ＶＢＰは、基板電位ＢＧＰから第２電位範囲ＲＮの最小値ＶＳＳを引いた値より大きい。言い換えれば、基板電位ＢＧＰは、第２電位範囲ＲＮの最小値ＶＳＳに耐圧ＶＢＰを加えた値より低く設定される。本実施の形態によれば、基板電位ＢＧＰは、第２電位範囲ＲＮの最大値である電位０．６ＶＤＤに設定される。つまり、図７に示されるように、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０のバックゲートには、基板電位ＢＧＰとして電位０．６ＶＤＤが印加される。この場合、耐圧ＶＢＰは、０．６ＶＤＤより大きければよい。従って、０．７〜０．８ＶＤＤ程度の耐圧を有する中耐圧ＭＯＳトランジスタで十分である。

以上に説明されたように、本実施の形態によれば、ＰＭＯＳトランジスタＭｐ１０のバックゲートに印加される基板電位ＢＧＰは、一般的な電位ＶＤＤ（第１ＤＡ変換回路３１中のＰＭＯＳトランジスタ参照）ではなく、その電位ＶＤＤより低い電位に設定される。上述の関係式（４）から明らかなように、基板電位ＢＧＰが比較的低く設定されるため、ＰＭＯＳトランジスタＭｐ１０の耐圧ＶＢＰも比較的小さくすることができる。言い換えれば、ＰＭＯＳトランジスタＭｐ１０として、高耐圧ＭＯＳトランジスタではなく中耐圧ＭＯＳトランジスタを適用することが可能となる。本実施の形態によれば、第２ＤＡ変換回路３２を、全て中耐圧ＭＯＳトランジスタで構成することが可能である。

尚、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０が受け持つ階調電位ＶＮ４は、電位範囲０．５ＶＤＤ〜０．６ＶＤＤにある。この電位範囲０．５ＶＤＤ〜０．６ＶＤＤは、バックゲートに印加される基板電位０．６ＶＤＤに近い範囲である。従って、オン抵抗が大きくなり過ぎることはなく、出力特性の面で問題はない。ＣＭＯＳトランスファゲートを使用しなくても、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０で階調電位ＶＮ４を十分に出力することが可能である。

４．効果
以上に説明されたように、本実施の形態によれば、図６においてＣＭＯＳトランスファゲートが適用されていた部分が、ＰＭＯＳトランジスタだけ、あるいは、ＮＭＯＳトランジスタだけで構成される。つまり、拡張された電位範囲を扱うために、ＣＭＯＳトランスファゲートを必要としない。

正極側の第１ＤＡ変換回路３１では、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０が、拡張された電位範囲０．４ＶＤＤ〜０．５ＶＤＤを扱う。電位範囲０．４ＶＤＤ〜０．５ＶＤＤに関して言えば、それらＮＭＯＳトランジスタＭｎ９、Ｍｎ１０だけで十分な出力特性が得られる。更に、本実施の形態によれば、それらＮＭＯＳトランジスタＭｎ９、Ｍｎ１０として、高耐圧ＭＯＳトランジスタではなく中耐圧ＭＯＳトランジスタを使用することができる。従って、図６に示された回路構成と比較して、第１ＤＡ変換回路３１のレイアウトサイズが格段に縮小される。言い換えれば、第１ＤＡ変換回路３１が扱う第１電位範囲ＲＰを拡張するにあたり、その第１ＤＡ変換回路３１のレイアウトサイズの増大を抑制することが可能となる。

負極側の第２ＤＡ変換回路３２では、ＰＭＯＳトランジスタＭｐ９、Ｍｐ１０が、拡張された電位範囲０．５ＶＤＤ〜０．６ＶＤＤを扱う。電位範囲０．５ＶＤＤ〜０．６ＶＤＤに関して言えば、それらＰＭＯＳトランジスタＭｐ９、Ｍｐ１０だけで十分な出力特性が得られる。更に、本実施の形態によれば、それらＰＭＯＳトランジスタＭｐ９、Ｍｐ１０として、高耐圧ＭＯＳトランジスタではなく中耐圧ＭＯＳトランジスタを使用することができる。従って、図６に示された回路構成と比較して、第２ＤＡ変換回路３２のレイアウトサイズが格段に縮小される。言い換えれば、第２ＤＡ変換回路３２が扱う第２電位範囲ＲＮを拡張するにあたり、その第２ＤＡ変換回路３２のレイアウトサイズの増大を抑制することが可能となる。

尚、本発明に係る工夫は、正極側のＤＡ変換回路と負極側のＤＡ変換回路の一方だけに適用されてもよい。それにより、レイアウトサイズの縮小効果が少なくとも得られる。好適には、本発明に係る工夫は、図７で示されたように、正極側と負極側の両方に適用される。これにより、レイアウトサイズが顕著に縮小される。

また、正極側の第１電位範囲ＲＰだけが拡張される場合には、正極側のＤＡ変換回路として、本実施の形態に係る第１ＤＡ変換回路３１が用いられるとよい。一方、負極側の第２電位範囲ＲＮだけが拡張される場合には、負極側のＤＡ変換回路として、本実施の形態に係る第２ＤＡ変換回路３２が用いられるとよい。これにより、同様の効果が得られる。

図１は、液晶表示装置の構成を概略的に示すブロック図である。 図２は、階調と画素電位との対応関係の一例を示すグラフである。 図３は、一般的なソースドライバの構成を概略的に示すブロック図である。 図４は、従来のソースドライバの構成を示す回路図である。 図５は、オーバーラップ出力の場合の正極性側の電位範囲と負極性側の電位範囲を示す概念図である。 図６は、従来のＤＡ変換回路の構成を示す回路図である。 図７は、本発明に係るソースドライバの構成を示す回路図である。

符号の説明

１ 液晶表示装置
２ 表示パネル
３ 画素
４ ＴＦＴ
５ 液晶素子
６ ゲートドライバ
７ ソースドライバ
８ 電源回路
９ 制御回路
１０ ソースドライバ
２１ 第１階調電位生成回路（正極性側）
２２ 第２階調電位生成回路（負極性側）
３１ 第１ＤＡ変換回路（正極性側）
３２ 第２ＤＡ変換回路（負極性側）
４１ 出力端子
４２ 出力端子
ＶＣＯＭ コモン電位
ＲＰ 第１電位範囲（正極性側）
ＲＮ 第２電位範囲（負極性側）
Ｘ１〜Ｘｍ ゲート線
Ｙ１〜Ｙｎ ソース線

Claims (11)

1. 表示装置の表示ドライバ回路であって、
   デジタルデータを第１電位範囲中のいずれかの階調電位に変換する第１ＤＡ変換回路と、
   前記デジタルデータを第２電位範囲中のいずれかの階調電位に変換する第２ＤＡ変換回路と
   を備え、
   前記表示装置の画素には、前記いずれかの階調電位と所定のコモン電位とが印加され、
   前記第１電位範囲の最大値及び最小値は、前記第２電位範囲の最大値及び最小値のそれぞれより高く、
   前記第２電位範囲の最大値は前記コモン電位より高く、前記第２電位範囲の最小値は前記コモン電位より低く、
   前記第１ＤＡ変換回路は、
   前記デジタルデータに応じて、前記コモン電位以上の第１階調電位を前記第１ＤＡ変換回路の出力端子に出力する第１ＰＭＯＳトランジスタを有し、
   前記第２ＤＡ変換回路は、
   前記デジタルデータに応じて、前記コモン電位以上の第２階調電位を前記第２ＤＡ変換回路の出力端子に出力する第２ＰＭＯＳトランジスタと、
   前記デジタルデータに応じて、前記コモン電位以下の第３階調電位を前記第２ＤＡ変換回路の出力端子に出力するＮＭＯＳトランジスタと
   を有し、
   前記第２ＰＭＯＳトランジスタのバックゲートに印加される第２基板電位は、前記第１ＰＭＯＳトランジスタのバックゲートに印加される第１基板電位より低い
   表示ドライバ回路。
2. 請求項１に記載の表示ドライバ回路であって、
   前記第２ＰＭＯＳトランジスタの耐圧は、前記第２基板電位から前記第２電位範囲の最小値を引いた値より大きい
   表示ドライバ回路。
3. 請求項１又は２に記載の表示ドライバ回路であって、
   前記第１基板電位は、前記第１電位範囲の最大値であり、
   前記第２基板電位は、前記第２電位範囲の最大値である
   表示ドライバ回路。
4. 請求項１乃至３のいずれかに記載の表示ドライバ回路であって、
   前記第１電位範囲の最小値は前記コモン電位より低く、
   前記第１ＤＡ変換回路は、更に、
   前記デジタルデータに応じて、前記コモン電位以下の第４階調電位を前記第１ＤＡ変換回路の出力端子に出力する第１ＮＭＯＳトランジスタを有し、
   前記第１ＮＭＯＳトランジスタのバックゲートに印加される第３基板電位は、前記第２ＤＡ変換回路の前記ＮＭＯＳトランジスタのバックゲートに印加される第４基板電位より高い
   表示ドライバ回路。
5. 請求項４に記載の表示ドライバ回路であって、
   前記第１ＮＭＯＳトランジスタの耐圧は、前記第１電位範囲の最大値から前記第３基板電位を引いた値より大きい
   表示ドライバ回路。
6. 請求項４又は５に記載の表示ドライバ回路であって、
   前記第３基板電位は、前記第１電位範囲の最小値であり、
   前記第４基板電位は、前記第２電位範囲の最小値である
   表示ドライバ回路。
7. 表示装置の表示ドライバ回路であって、
   デジタルデータを第１電位範囲中のいずれかの階調電位に変換する第１ＤＡ変換回路と、
   前記デジタルデータを第２電位範囲中のいずれかの階調電位に変換する第２ＤＡ変換回路と
   を備え、
   前記表示装置の画素には、前記いずれかの階調電位と所定のコモン電位とが印加され、
   前記第１電位範囲の最大値及び最小値は、前記第２電位範囲の最大値及び最小値のそれぞれより高く、
   前記第１電位範囲の最大値は前記コモン電位より高く、前記第１電位範囲の最小値は前記コモン電位より低く、
   前記第１ＤＡ変換回路は、
   前記デジタルデータに応じて、前記コモン電位以上の第１階調電位を前記第１ＤＡ変換回路の出力端子に出力するＰＭＯＳトランジスタと、
   前記デジタルデータに応じて、前記コモン電位以下の第２階調電位を前記第１ＤＡ変換回路の出力端子に出力する第１ＮＭＯＳトランジスタと
   を有し、
   前記第２ＤＡ変換回路は、
   前記デジタルデータに応じて、前記コモン電位以下の第３階調電位を前記第２ＤＡ変換回路の出力端子に出力する第２ＮＭＯＳトランジスタを有し、
   前記第１ＮＭＯＳトランジスタのバックゲートに印加される第１基板電位は、前記第２ＮＭＯＳトランジスタのバックゲートに印加される第２基板電位より高い
   表示ドライバ回路。
8. 請求項７に記載の表示ドライバ回路であって、
   前記第１ＮＭＯＳトランジスタの耐圧は、前記第１電位範囲の最大値から前記第１基板電位を引いた値より大きい
   表示ドライバ回路。
9. 請求項７又は８に記載の表示ドライバ回路であって、
   前記第１基板電位は、前記第１電位範囲の最小値であり、
   前記第２基板電位は、前記第２電位範囲の最小値である
   表示ドライバ回路。
10. 表示装置の表示ドライバ回路であって、
    最大値と最小値で規定される電位範囲の階調電位を生成する階調電位生成回路と、
    デジタルデータを前記電位範囲中のいずれかの階調電位に変換するＤＡ変換回路と
    を備え、
    前記表示装置の画素には、前記ＤＡ変換回路が出力する前記いずれかの階調電位と所定のコモン電位とが印加され、
    前記ＤＡ変換回路は、
    前記デジタルデータに応じて、前記コモン電位以上の第１階調電位を前記ＤＡ変換回路の出力端子に出力するＰＭＯＳトランジスタと、
    前記デジタルデータに応じて、前記コモン電位以下の第２階調電位を前記出力端子に出力するＮＭＯＳトランジスタと
    を有し、
    前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのソース又はドレインには、前記出力端子に現れる電位が共通に印加され、
    前記ＰＭＯＳトランジスタのバックゲートに印加される第１基板電位は、前記最小値に前記ＰＭＯＳトランジスタの耐圧を加えた電位より低く、
    前記ＮＭＯＳトランジスタのバックゲートに印加される第２基板電位は、前記最大値から前記ＮＭＯＳトランジスタの耐圧を引いた電位より高く、
    前記ＰＭＯＳトランジスタの耐圧と前記ＮＭＯＳトランジスタの耐圧は同じである
    表示ドライバ回路。
11. 請求項１０に記載の表示ドライバ回路であって、
    前記第１基板電位は、前記最大値であり、
    前記第２基板電位は、前記最小値である
    表示ドライバ回路。

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