JP4635020B2 - 階調電圧選択回路および表示制御回路 - Google Patents
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Description
前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に1つの階調電圧をそれぞれ選択する複数のトーナメント回路と、
前記複数のトーナメント回路が選択した複数の階調電圧の中から1つを選択して出力配線に供給するデコーダ回路と、を備え、
前記複数の階調選択部のそれぞれは、
階調選択信号の最下位ビットの論理により、2種類の階調電圧の中から1つを選択する2つの第1スイッチ回路と、
前記階調選択信号の最上位ビットまたは下位2ビット目の論理により、前記2つの第1スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第2スイッチ回路と、を有し、
前記トーナメント回路は、前記第1スイッチ回路および前記第2スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、
前記デコーダ回路は、前記第1スイッチ回路、前記第2スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットの論理により、前記トーナメント回路から出力された複数の階調電圧の中から1つを選択して前記出力配線に供給し、
前記複数の階調選択部は第1方向に隣接配置され、
前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路は、前記第1方向と交差する第2方向に隣接配置され、
前記2つの第1スイッチ回路は、隣接配置された前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路の前記第2方向の両側に配置されることを特徴とする階調電圧選択回路が提供される。
図1は本発明の第1の実施形態による階調電圧選択回路の回路図である。図1の階調電圧選択回路は、例えばLCDドライバに内蔵される。まず、図1の階調電圧選択回路について詳述する前に、LCDドライバの内部構成について説明する。
第1の実施形態では、第2スイッチ回路15が階調選択信号の下位2ビット目D1の論理に基づいて、2つの第1スイッチ回路14の出力のいずれかを選択する例を説明した。以下に説明する第2の実施形態は、第2スイッチ回路15が階調選択信号の最上位ビットD5の論理に基づいて、2つの第1スイッチ回路14の出力のいずれかを選択するものである。
第1および第2の実施形態では、6ビットの階調選択信号を用いて64階調の階調電圧を出力する例を説明したが、以下に説明する第3の実施形態は、8ビットの階調選択信号を用いて256階調の階調電圧を出力するものである。
2 正極階調電圧選択回路
3 負極側階調電圧発生回路
4 負極階調電圧選択回路
5 データレジスタ
6 ロードレジスタ
7a,7b 極性切替回路
8a,8b レベルシフタ回路
9 出力バッファ
10 信号線駆動回路
11 階調選択部
12 トーナメント回路
13 デコーダ回路
14 第1スイッチ回路
15 第2スイッチ回路
Claims (4)
- それぞれが4階調電圧の中から1つを選択する複数の階調選択部と、
前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に1つの階調電圧をそれぞれ選択する複数のトーナメント回路と、
前記複数のトーナメント回路が選択した複数の階調電圧の中から1つを選択して出力配線に供給するデコーダ回路と、を備え、
前記複数の階調選択部のそれぞれは、
階調選択信号の最下位ビットの論理により、2種類の階調電圧の中から1つを選択する2つの第1スイッチ回路と、
前記階調選択信号の最上位ビットまたは下位2ビット目の論理により、前記2つの第1スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第2スイッチ回路と、を有し、
前記トーナメント回路は、前記第1スイッチ回路および前記第2スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、
前記デコーダ回路は、前記第1スイッチ回路、前記第2スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットの論理により、前記トーナメント回路から出力された複数の階調電圧の中から1つを選択して前記出力配線に供給し、
前記複数の階調選択部は第1方向に隣接配置され、
前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路は、前記第1方向と交差する第2方向に隣接配置され、
前記2つの第1スイッチ回路は、隣接配置された前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路の前記第2方向の両側に配置されることを特徴とする階調電圧選択回路。 - 前記2つの第1スイッチ回路は、前記階調選択信号の最下位ビット線の下方に配置される拡散層を有するMOSトランジスタで構成され、
前記複数の階調選択部を組として、複数組の前記複数の階調選択部が前記第2方向に隣接配置され、
隣接する組同士内の隣接する2つの前記第1スイッチ回路は、前記拡散層を共有することを特徴とする請求項1に記載の階調電圧選択回路。 - 前記第2スイッチ回路は、前記階調選択信号の最上位ビット線または下位2ビット目のビット線の下方に配置される第1拡散層を有するMOSトランジスタで構成され、
前記トーナメント回路は、前記階調選択信号の前記一部ビットに対応するビット線の下方に配置される第2拡散層を有するMOSトランジスタで構成され、
前記デコーダ回路は、デコード動作に用いる前記階調選択信号のビット線の下方に配置される第3拡散層を有するMOSトランジスタで構成され、
前記第1、第2および第3拡散層は、前記第2方向に延在され、
前記第2および第3拡散層は、互いに接続されていることを特徴とする請求項1または2に記載の階調電圧選択回路。 - 正極性の階調電圧を生成する正極性階調電圧選択回路と、
負極性の階調電圧を生成する負極性階調電圧選択回路と、
前記正極性の階調電圧と前記負極性の階調電圧とのいずれかを選択する極性切替回路と、
前記極性切替回路にて選択した階調電圧をゲイン調整した後に、対応する信号線に供給する出力回路と、を備え、
前記正極性階調電圧選択回路および前記負極性階調電圧選択回路のそれぞれは、
それぞれが4階調電圧の中から1つを選択する複数の階調選択部と、
前記複数の階調選択部のそれぞれが選択した階調電圧を、二者択一で選択する動作を繰り返して、最終的に1つの階調電圧をそれぞれ選択する複数のトーナメント回路と、
前記トーナメント回路が選択した複数の階調電圧の中から1つを選択して出力配線に供給するデコーダ回路と、を備え、
前記複数の階調選択部のそれぞれは、
階調選択信号の最下位ビットの論理により、2種類の階調電圧の中から1つを選択する2つの第1スイッチ回路と、
前記階調選択信号の最上位ビットまたは下位2ビット目の論理により、前記2つの第1スイッチ回路の出力のうちいずれかを選択して前記トーナメント回路に供給する第2スイッチ回路と、を有し、
前記トーナメント回路は、前記第1スイッチ回路および前記第2スイッチ回路の選択動作に用いた前記階調選択信号のビット以外のビットのうちの一部ビットの論理に基づいて、二者択一で階調電圧を選択する動作を繰り返し、
前記デコーダ回路は、前記第1スイッチ回路、前記第2スイッチ回路および前記トーナメント回路の選択動作に用いた前記階調選択信号のビット以外のビットの論理により、前記トーナメント回路から出力された複数の階調電圧の中から1つを選択して前記出力配線に供給し、
前記複数の階調選択部は第1方向に隣接配置され、
前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路は、前記第1方向と交差する第2方向に隣接配置され、
前記2つの第1スイッチ回路は、隣接配置された前記第2スイッチ回路、前記トーナメント回路および前記デコーダ回路の前記第2方向の両側に配置され、
前記出力配線上の階調電圧は、前記極性切替回路に供給されることを特徴とする表示制御回路。
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