JP2000156639A - 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置 - Google Patents
選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置Info
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Abstract
(57)【要約】
【課題】トランジスタ専有面積を低減する。
【解決手段】３ビット選択信号のうちの相補的な上位１
ビット選択信号Ｄ２及び＊Ｄ２に応答して、２入力の一
方を選択する２入力選択回路５０〜５３と、相補的な下
位２ビット選択信号Ｄ１、＊Ｄ１、Ｄ０及び＊Ｄ０に応
答して選択する４入力選択回路２４Ａとを備える。２入
力選択回路５０〜５３の各々は、２個のトランジスタの
一端が共通に接続され、両トランジスタが同一行かつ隣
り合うように配置され、４入力選択回路２４Ｘは、同一
行に配置された２個のトランジスタが直列接続されたア
ナログスイッチ回路を４個有し、該アナログスイッチ回
路が並置され、かつ、対応する２入力選択回路と同一行
に配置されている。４入力選択回路は、ツリー状配置さ
れた３個の２入力選択回路を備えてもよい。
ビット選択信号Ｄ２及び＊Ｄ２に応答して、２入力の一
方を選択する２入力選択回路５０〜５３と、相補的な下
位２ビット選択信号Ｄ１、＊Ｄ１、Ｄ０及び＊Ｄ０に応
答して選択する４入力選択回路２４Ａとを備える。２入
力選択回路５０〜５３の各々は、２個のトランジスタの
一端が共通に接続され、両トランジスタが同一行かつ隣
り合うように配置され、４入力選択回路２４Ｘは、同一
行に配置された２個のトランジスタが直列接続されたア
ナログスイッチ回路を４個有し、該アナログスイッチ回
路が並置され、かつ、対応する２入力選択回路と同一行
に配置されている。４入力選択回路は、ツリー状配置さ
れた３個の２入力選択回路を備えてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、選択回路並びにこ
れを備えた半導体装置、Ｄ／Ａ変換回路及び液晶表示装
置に関する。
れを備えた半導体装置、Ｄ／Ａ変換回路及び液晶表示装
置に関する。
【０００２】
【従来の技術】図７は、従来の多階調活性マトリックス
液晶表示装置の概略構成を示す。説明の簡単化のため
に、図７では液晶表示パネル１０が４×４画素のモノク
ロ表示の場合を示している。
液晶表示装置の概略構成を示す。説明の簡単化のため
に、図７では液晶表示パネル１０が４×４画素のモノク
ロ表示の場合を示している。
【０００３】液晶表示パネル１０のデータラインＸ１〜
Ｘ４には、データドライバ２０の出力端から１行分の表
示電位が同時に供給される。液晶表示パネル１０の走査
ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から
走査パルスが線順次に供給される。データドライバ２０
は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表
示電位を更新する。データドライバ２０及び走査ドライ
バ３０は制御回路４０により制御され、制御回路４０
は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及
びクロックＣＫに基づいて、各種制御信号を生成する。
Ｘ４には、データドライバ２０の出力端から１行分の表
示電位が同時に供給される。液晶表示パネル１０の走査
ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から
走査パルスが線順次に供給される。データドライバ２０
は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表
示電位を更新する。データドライバ２０及び走査ドライ
バ３０は制御回路４０により制御され、制御回路４０
は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及
びクロックＣＫに基づいて、各種制御信号を生成する。
【０００４】データドライバ２０は、点順次にラッチパ
ルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１
と、２段のバッファ用レジスタ２２１〜２２４及び２３
１〜２３４と、レジスタ２３１〜２３４の内容をアナロ
グ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ
変換回路は、選択回路２４１〜２４４と、出力バッファ
回路２５１〜２５４と、階調電位生成回路２６とを備え
ている。
ルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１
と、２段のバッファ用レジスタ２２１〜２２４及び２３
１〜２３４と、レジスタ２３１〜２３４の内容をアナロ
グ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ
変換回路は、選択回路２４１〜２４４と、出力バッファ
回路２５１〜２５４と、階調電位生成回路２６とを備え
ている。
【０００５】シフトレジスタ２１は、水平同期信号ＨＳ
と同一周期のスタートパルスＳＰ１を、シリアルデータ
入力端で受け取り、これを、クロックＣＫをバッファゲ
ートに通したクロックＣＫ１でシフトさせ、並列出力端
からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。
と同一周期のスタートパルスＳＰ１を、シリアルデータ
入力端で受け取り、これを、クロックＣＫをバッファゲ
ートに通したクロックＣＫ１でシフトさせ、並列出力端
からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。
【０００６】並列Ｎビットのデジタル映像信号Ｄは、レ
ジスタ２２１〜２２４に共通に供給され、ラッチパルス
ＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２
２１〜２２４に保持される。レジスタ２２１〜２２４に
１ライン分の表示データが保持された後に、水平同期信
号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミング
で、レジスタ２２１〜２２４の内容がそれぞれレジスタ
２３１〜２３４に書き込まれ、１水平周期（水平同期信
号ＨＳの１周期）の間保持される。この間、レジスタ２
２１〜２２４に次の表示ライン用のデータが上記同様に
して保持される。
ジスタ２２１〜２２４に共通に供給され、ラッチパルス
ＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２
２１〜２２４に保持される。レジスタ２２１〜２２４に
１ライン分の表示データが保持された後に、水平同期信
号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミング
で、レジスタ２２１〜２２４の内容がそれぞれレジスタ
２３１〜２３４に書き込まれ、１水平周期（水平同期信
号ＨＳの１周期）の間保持される。この間、レジスタ２
２１〜２２４に次の表示ライン用のデータが上記同様に
して保持される。
【０００７】走査ドライバ３０は、バッファゲート３１
〜３４とシフトレジスタ３５とを備えており、シフトレ
ジスタ３５の各ビットの出力端にバッファゲート３１〜
３４の入力端が接続されている。バッファゲート３１〜
３４の出力端はそれぞれ、液晶表示パネル１０の走査ラ
インＹ１〜Ｙ４に接続されている。シフトレジスタ３５
は、そのシリアルデータ入力端に供給される、垂直同期
信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同
期信号ＨＳと同一周期のクロックＣＫ２でシフトさせ
る。
〜３４とシフトレジスタ３５とを備えており、シフトレ
ジスタ３５の各ビットの出力端にバッファゲート３１〜
３４の入力端が接続されている。バッファゲート３１〜
３４の出力端はそれぞれ、液晶表示パネル１０の走査ラ
インＹ１〜Ｙ４に接続されている。シフトレジスタ３５
は、そのシリアルデータ入力端に供給される、垂直同期
信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同
期信号ＨＳと同一周期のクロックＣＫ２でシフトさせ
る。
【０００８】図８は、上記Ｄ／Ａ変換回路の構成例を示
す。図８では説明の簡単化のために、入力が３ビットで
ある場合を示している。
す。図８では説明の簡単化のために、入力が３ビットで
ある場合を示している。
【０００９】階調電位生成回路２６は、電源電位Ｖ７と
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入
力データに応答してこれらの１つを選択し出力する。入
力データの各ビットは、１対の相補信号からなり、一般
にビットＤの相補信号を＊Ｄで表す。選択回路２４１
は、ｉ＝０〜７の各々について、スイッチングトランジ
スタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ
回路を備え、その一端に階調電位生成回路２６からの階
調電位Ｖｉが供給され、他端が共通に接続されて出力バ
ッファ回路２５１の入力端に接続されている。ｊ＝０〜
２の各々について、スイッチングトランジスタＱｉｊの
ゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供
給される。
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入
力データに応答してこれらの１つを選択し出力する。入
力データの各ビットは、１対の相補信号からなり、一般
にビットＤの相補信号を＊Ｄで表す。選択回路２４１
は、ｉ＝０〜７の各々について、スイッチングトランジ
スタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ
回路を備え、その一端に階調電位生成回路２６からの階
調電位Ｖｉが供給され、他端が共通に接続されて出力バ
ッファ回路２５１の入力端に接続されている。ｊ＝０〜
２の各々について、スイッチングトランジスタＱｉｊの
ゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供
給される。
【００１０】例えば入力データが‘１０１’の場合に
は、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６
２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１
０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他の
スイッチングトランジスタがオフになる。これにより、
スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０の
アナログスイッチ回路のみがオンになって、階調電位Ｖ
５が選択され出力バッファ回路２５１に供給される。
は、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６
２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１
０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他の
スイッチングトランジスタがオフになる。これにより、
スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０の
アナログスイッチ回路のみがオンになって、階調電位Ｖ
５が選択され出力バッファ回路２５１に供給される。
【００１１】図９（Ａ）は、選択回路２４１のレイアウ
トパターンを示しており、ハッチングを施した部分はＮ
型領域、一点鎖線はゲートラインである。図９（Ｂ）
は、図９（Ａ）中の９Ｂ−９Ｂ線に沿った、絶縁膜を図
示省略した断面図である。
トパターンを示しており、ハッチングを施した部分はＮ
型領域、一点鎖線はゲートラインである。図９（Ｂ）
は、図９（Ａ）中の９Ｂ−９Ｂ線に沿った、絶縁膜を図
示省略した断面図である。
【００１２】
【発明が解決しようとする課題】図７の液晶表示パネル
１０は、実際には例えば、１０２４×７６８カラー画素
であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ
（青）の３画素からなる。各画素の階調数を６４（６ビ
ット）とすると、１つのセレクタで６４×６個のスイッ
チングトランジスタを必要とするので、Ｄ／Ａ変換回路
の全セレクタのスイッチングトランジスタ数は１０２４
×３×６４×６＝ １，１７９，６４８個となり、チッ
プ面積又はＬＣＤパネル周辺部面積増大の原因となる。
この問題は、この種のセレクタを用いた他用途の半導体
装置においても生ずる。
１０は、実際には例えば、１０２４×７６８カラー画素
であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ
（青）の３画素からなる。各画素の階調数を６４（６ビ
ット）とすると、１つのセレクタで６４×６個のスイッ
チングトランジスタを必要とするので、Ｄ／Ａ変換回路
の全セレクタのスイッチングトランジスタ数は１０２４
×３×６４×６＝ １，１７９，６４８個となり、チッ
プ面積又はＬＣＤパネル周辺部面積増大の原因となる。
この問題は、この種のセレクタを用いた他用途の半導体
装置においても生ずる。
【００１３】本発明の目的は、このような問題点に鑑
み、トランジスタ専有面積を低減することができる選択
回路並びにこれを備えた半導体装置、Ｄ／Ａ変換回路及
び液晶表示装置を提供することにある。
み、トランジスタ専有面積を低減することができる選択
回路並びにこれを備えた半導体装置、Ｄ／Ａ変換回路及
び液晶表示装置を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】請求項
１では、ｎビット選択信号に応答して、２n個の入力信
号の１つを選択し出力する選択回路において、該ｎビッ
ト選択信号のうちの１ビット選択信号に応答して、２入
力の一方を選択する２n-1個の２入力選択回路と、該ｎ
ビット選択信号のうちの該１ビット選択信号を除く（ｎ
−１）ビット選択信号応答して、該２n-1個の２入力選
択回路の各々で選択された信号の１つを選択する２n-1
入力選択回路とを有し、該２n-1個の２入力選択回路の
各々は、該１ビット選択信号によりオン／オフ制御さ
れ、一端に該２入力の一方が供給されるスイッチングト
ランジスタと、該１ビット選択信号により、該第１スイ
ッチングトランジスタとオン／オフ状態が逆になるよう
に制御され、一端に該２入力の他方が供給され、他端が
該第１スイッチングトランジスタの他端に接続された相
補スイッチングトランジスタとを有し、該２n-1個の２
入力選択回路の各々について、該スイッチングトランジ
スタと該相補スイッチングトランジスタとが同一行に配
置され、該２n-1個の２入力選択回路が並列して配置さ
れている。
１では、ｎビット選択信号に応答して、２n個の入力信
号の１つを選択し出力する選択回路において、該ｎビッ
ト選択信号のうちの１ビット選択信号に応答して、２入
力の一方を選択する２n-1個の２入力選択回路と、該ｎ
ビット選択信号のうちの該１ビット選択信号を除く（ｎ
−１）ビット選択信号応答して、該２n-1個の２入力選
択回路の各々で選択された信号の１つを選択する２n-1
入力選択回路とを有し、該２n-1個の２入力選択回路の
各々は、該１ビット選択信号によりオン／オフ制御さ
れ、一端に該２入力の一方が供給されるスイッチングト
ランジスタと、該１ビット選択信号により、該第１スイ
ッチングトランジスタとオン／オフ状態が逆になるよう
に制御され、一端に該２入力の他方が供給され、他端が
該第１スイッチングトランジスタの他端に接続された相
補スイッチングトランジスタとを有し、該２n-1個の２
入力選択回路の各々について、該スイッチングトランジ
スタと該相補スイッチングトランジスタとが同一行に配
置され、該２n-1個の２入力選択回路が並列して配置さ
れている。
【００１５】この選択回路によれば、２n-1個の２入力
選択回路により選択すべき信号数が半減するので、半減
したその信号の１つを２n-1入力選択回路で選択すれば
よく、選択回路のスイッチングトランジスタ数及びその
占有面積を従来よりも低減することができる。また、該
同一行配置と、スイッチングトランジスタアレイの行数
を半減可能な２n-1入力選択回路を用いていることとか
ら、選択回路のトランジスタ専有面積をさらに低減する
ことができる。
選択回路により選択すべき信号数が半減するので、半減
したその信号の１つを２n-1入力選択回路で選択すれば
よく、選択回路のスイッチングトランジスタ数及びその
占有面積を従来よりも低減することができる。また、該
同一行配置と、スイッチングトランジスタアレイの行数
を半減可能な２n-1入力選択回路を用いていることとか
ら、選択回路のトランジスタ専有面積をさらに低減する
ことができる。
【００１６】請求項２の選択回路では、請求項１におい
て、上記１ビット選択信号は非反転２値信号と反転２値
信号とからなり、上記第１スイッチングトランジスタ及
び上記相補スイッチングトランジスタはＰ型とＮ型とか
らなる構成が同一型でそれぞれこの非反転２値信号及び
反転２値信号により制御される。
て、上記１ビット選択信号は非反転２値信号と反転２値
信号とからなり、上記第１スイッチングトランジスタ及
び上記相補スイッチングトランジスタはＰ型とＮ型とか
らなる構成が同一型でそれぞれこの非反転２値信号及び
反転２値信号により制御される。
【００１７】この選択回路によれば、同一型のスイッチ
ングトランジスタアレイで構成されているので、異なる
型のものを用いた場合よりも該アレイの専有面積が低減
される。
ングトランジスタアレイで構成されているので、異なる
型のものを用いた場合よりも該アレイの専有面積が低減
される。
【００１８】請求項３の選択回路では、請求項２におい
て、上記２n-1入力選択回路は、同一行に配置された
（ｎ−１）個のスイッチングトランジスタが直列接続さ
れたアナログスイッチ回路を２n-1個有し、該２n-1個の
アナログスイッチ回路が並置され、該２n-1個のアナロ
グスイッチ回路がそれぞれ上記２n-1個の２入力選択回
路のそれぞれと同一行に配置され、各行について、該ア
ナログスイッチ回路の一端に該２入力選択回路の出力端
が接続され、該２n-1個のアナログスイッチ回路の他端
が共通に接続されて出力端となっており、上記（ｎ−
１）ビット選択信号に応答して該２n-1個のアナログス
イッチ回路の１つのみがオンになるように各該アナログ
スイッチ回路の該（ｎ−１）個のスイッチングトランジ
スタがオン／オフ制御される。
て、上記２n-1入力選択回路は、同一行に配置された
（ｎ−１）個のスイッチングトランジスタが直列接続さ
れたアナログスイッチ回路を２n-1個有し、該２n-1個の
アナログスイッチ回路が並置され、該２n-1個のアナロ
グスイッチ回路がそれぞれ上記２n-1個の２入力選択回
路のそれぞれと同一行に配置され、各行について、該ア
ナログスイッチ回路の一端に該２入力選択回路の出力端
が接続され、該２n-1個のアナログスイッチ回路の他端
が共通に接続されて出力端となっており、上記（ｎ−
１）ビット選択信号に応答して該２n-1個のアナログス
イッチ回路の１つのみがオンになるように各該アナログ
スイッチ回路の該（ｎ−１）個のスイッチングトランジ
スタがオン／オフ制御される。
【００１９】請求項４の選択回路では、請求項３におい
て、上記（ｎ−１）ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されている。
て、上記（ｎ−１）ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されている。
【００２０】請求項５の選択回路では、請求項２におい
て、上記２n-1入力選択回路は、ツリー状に配置された
複数の２入力選択回路を備えてトーナメント方式により
入力を選択する。
て、上記２n-1入力選択回路は、ツリー状に配置された
複数の２入力選択回路を備えてトーナメント方式により
入力を選択する。
【００２１】この選択回路によれば、スイッチングトラ
ンジスタ数がさらに低減される。
ンジスタ数がさらに低減される。
【００２２】請求項６の選択回路では、請求項５におい
て、上記（ｎ−１）ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されている。
て、上記（ｎ−１）ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されている。
【００２３】請求項７の選択回路では、請求項１乃至６
のいずれか１つにおいて、上記スイッチングトランジス
タはいずれも、同一導電型のチャンネルを有するＦＥＴ
である。
のいずれか１つにおいて、上記スイッチングトランジス
タはいずれも、同一導電型のチャンネルを有するＦＥＴ
である。
【００２４】請求項８の半導体装置では、請求項７記載
の選択回路が半導体チップに形成されている。
の選択回路が半導体チップに形成されている。
【００２５】請求項９のＤ／Ａ変換回路では、変換対象
のｎビット選択信号に応答して、２n個の入力信号の１
つを選択し出力する請求項１乃至６のいずれか１つに記
載の選択回路と、該２n個の入力信号として２n個の互い
に異なる基準電位を出力する基準電位供給回路と、該選
択回路の出力電位が供給される出力バッファ回路とを有
する。
のｎビット選択信号に応答して、２n個の入力信号の１
つを選択し出力する請求項１乃至６のいずれか１つに記
載の選択回路と、該２n個の入力信号として２n個の互い
に異なる基準電位を出力する基準電位供給回路と、該選
択回路の出力電位が供給される出力バッファ回路とを有
する。
【００２６】請求項１０では、複数の走査ラインのうち
選択されたものでスイッチングトランジスタがオンにな
ってデータラインの電位が該スイッチングトランジスタ
を介し液晶表示画素の選択行の表示電極に印加されるア
クティブマトリックス型液晶表示パネルと、該データラ
インに該電位を印加し、表示しようとする画像の１水平
期間毎に該電位を更新するデータドライバと、該複数の
走査ラインに対し線順次に走査パルスを供給する走査ド
ライバと、を有する液晶表示装置において、該データド
ライバの出力段に請求項９記載のＤ／Ａ変換回路を有す
る。
選択されたものでスイッチングトランジスタがオンにな
ってデータラインの電位が該スイッチングトランジスタ
を介し液晶表示画素の選択行の表示電極に印加されるア
クティブマトリックス型液晶表示パネルと、該データラ
インに該電位を印加し、表示しようとする画像の１水平
期間毎に該電位を更新するデータドライバと、該複数の
走査ラインに対し線順次に走査パルスを供給する走査ド
ライバと、を有する液晶表示装置において、該データド
ライバの出力段に請求項９記載のＤ／Ａ変換回路を有す
る。
【００２７】請求項１１の液晶表示装置では、請求項１
０において、上記Ｄ／Ａ変換回路の上記選択回路が複数
並設され、隣り合う該Ｄ／Ａ変換回路が両Ｄ／Ａ変換回
路の境界線に関し互いに対称的に配置され、該境界線の
部分が該両Ｄ／Ａ変換回路に対する共通の基準電位供給
部である。
０において、上記Ｄ／Ａ変換回路の上記選択回路が複数
並設され、隣り合う該Ｄ／Ａ変換回路が両Ｄ／Ａ変換回
路の境界線に関し互いに対称的に配置され、該境界線の
部分が該両Ｄ／Ａ変換回路に対する共通の基準電位供給
部である。
【００２８】この液晶表示装置によれば、スイッチング
トランジスタ占有面積が、選択回路を単に２つ並設した
場合よりも低減される。
トランジスタ占有面積が、選択回路を単に２つ並設した
場合よりも低減される。
【００２９】請求項１２の液晶表示装置では、請求項１
０又は１１において、上記２n-1個の２入力選択回路の
各々に供給される２入力はそれぞれ、メタル第２層とメ
タル第３層に形成された基準電位供給線から供給され
る。
０又は１１において、上記２n-1個の２入力選択回路の
各々に供給される２入力はそれぞれ、メタル第２層とメ
タル第３層に形成された基準電位供給線から供給され
る。
【００３０】この液晶表示装置によれば、配線の専有面
積も低減することができる。
積も低減することができる。
【００３１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図面において、同一又は類似の要素
には、同一又は類似の符号を付している。
施形態を説明する。図面において、同一又は類似の要素
には、同一又は類似の符号を付している。
【００３２】［第１実施形態］図１は、図８に対応した
本発明の第１実施形態のＤ／Ａ変換回路を示す。
本発明の第１実施形態のＤ／Ａ変換回路を示す。
【００３３】階調電位生成回路２６は、階調電位Ｖ７と
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ
（３ビット選択信号）に応答してこれらの１つを選択し
出力する。
Ｖ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位
Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ
（３ビット選択信号）に応答してこれらの１つを選択し
出力する。
【００３４】選択回路２４Ａは、例えば図７中の選択回
路２４１の替わりに用いられ、図７中の選択回路２４２
〜２４４についても同様である。
路２４１の替わりに用いられ、図７中の選択回路２４２
〜２４４についても同様である。
【００３５】選択回路２４Ａは、入力データの上位１ビ
ットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２
に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を
選択する２入力選択回路５０〜５３からなる回路と、入
力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ
０及びＤ０に応答してこの回路の出力の１つを選択する
４入力選択回路２４Ｘとからなる。
ットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２
に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を
選択する２入力選択回路５０〜５３からなる回路と、入
力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ
０及びＤ０に応答してこの回路の出力の１つを選択する
４入力選択回路２４Ｘとからなる。
【００３６】選択回路２４Ａは、図８中の選択回路２４
１と次のような関係になっている。
１と次のような関係になっている。
【００３７】図８中の選択回路２４１のスイッチングト
ランジスタアレイの第４及び第８行について、スイッチ
ングトランジスタＱ４０及びＱ００は共に、ゲートライ
ン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御
され、スイッチングトランジスタＱ４１及びＱ０１は共
に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１により
オン／オフ制御される。これに対し、スイッチングトラ
ンジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２
及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン
／オフ制御される。そこで、図１の選択回路２４Ａで
は、スイッチングトランジスタＱ４１とＱ４２の間のノ
ードにスイッチングトランジスタＱ０２の一端が接続さ
れ、これにより図８のスイッチングトランジスタＱ００
及びＱ０１が省略されている。スイッチングトランジス
タＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を
選択する２入力選択回路５０が構成されている。
ランジスタアレイの第４及び第８行について、スイッチ
ングトランジスタＱ４０及びＱ００は共に、ゲートライ
ン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御
され、スイッチングトランジスタＱ４１及びＱ０１は共
に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１により
オン／オフ制御される。これに対し、スイッチングトラ
ンジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２
及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン
／オフ制御される。そこで、図１の選択回路２４Ａで
は、スイッチングトランジスタＱ４１とＱ４２の間のノ
ードにスイッチングトランジスタＱ０２の一端が接続さ
れ、これにより図８のスイッチングトランジスタＱ００
及びＱ０１が省略されている。スイッチングトランジス
タＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を
選択する２入力選択回路５０が構成されている。
【００３８】同様に図１では、スイッチングトランジス
タＱ５１とＱ５２との間のノードにスイッチングトラン
ジスタＱ１２の一端が接続され、これにより図８のスイ
ッチングトランジスタＱ１０及びＱ１１が省略され、ス
イッチングトランジスタＱ６１とＱ６２との間のノード
にスイッチングトランジスタＱ２２の一端が接続され、
これにより図８のスイッチングトランジスタＱ２０及び
Ｑ２１が省略され、スイッチングトランジスタＱ７１と
Ｑ７２との間のノードにスイッチングトランジスタＱ３
２の一端が接続され、これにより図８のスイッチングト
ランジスタＱ３０及びＱ３１が省略されている。スイッ
チングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５
とＶ１との一方を選択する２入力選択回路５１が構成さ
れ、スイッチングトランジスタＱ６２とＱ２２とで、階
調電位Ｖ６とＶ２との一方を選択する２入力選択回路５
２が構成され、スイッチングトランジスタＱ７２とＱ３
２とで、階調電位Ｖ６とＶ３との一方を選択する２入力
選択回路５３が構成されている。
タＱ５１とＱ５２との間のノードにスイッチングトラン
ジスタＱ１２の一端が接続され、これにより図８のスイ
ッチングトランジスタＱ１０及びＱ１１が省略され、ス
イッチングトランジスタＱ６１とＱ６２との間のノード
にスイッチングトランジスタＱ２２の一端が接続され、
これにより図８のスイッチングトランジスタＱ２０及び
Ｑ２１が省略され、スイッチングトランジスタＱ７１と
Ｑ７２との間のノードにスイッチングトランジスタＱ３
２の一端が接続され、これにより図８のスイッチングト
ランジスタＱ３０及びＱ３１が省略されている。スイッ
チングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５
とＶ１との一方を選択する２入力選択回路５１が構成さ
れ、スイッチングトランジスタＱ６２とＱ２２とで、階
調電位Ｖ６とＶ２との一方を選択する２入力選択回路５
２が構成され、スイッチングトランジスタＱ７２とＱ３
２とで、階調電位Ｖ６とＶ３との一方を選択する２入力
選択回路５３が構成されている。
【００３９】信号＊Ｄ０が供給されるゲートライン＊Ｇ
０は、スイッチングトランジスタＱ６０及びＱ４０に共
通であり、信号Ｄ０が供給されるゲートラインＧ０は、
スイッチングトランジスタＱ７０及びＱ５０に共通であ
り、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、ス
イッチングトランジスタＱ５１及びＱ４１に共通であ
り、信号Ｄ１が供給されるゲートラインＧ１は、スイッ
チングトランジスタＱ７１及びＱ６１に共通であり、信
号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチ
ングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に
共通であり、信号Ｄ２が供給されるゲートラインＧ２
は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２
及びＱ４２に共通である。
０は、スイッチングトランジスタＱ６０及びＱ４０に共
通であり、信号Ｄ０が供給されるゲートラインＧ０は、
スイッチングトランジスタＱ７０及びＱ５０に共通であ
り、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、ス
イッチングトランジスタＱ５１及びＱ４１に共通であ
り、信号Ｄ１が供給されるゲートラインＧ１は、スイッ
チングトランジスタＱ７１及びＱ６１に共通であり、信
号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチ
ングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に
共通であり、信号Ｄ２が供給されるゲートラインＧ２
は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２
及びＱ４２に共通である。
【００４０】選択回路２４Ａで選択された基準電位は、
電位ＶＤ１として出力バッファ回路２５１に供給され
る。出力バッファ回路２５１は例えば、ボルテージホロ
ア又はソースホロア回路であり、出力バッファ回路２５
１の出力端に接続されたデータラインＸ１の電位ＶＸ１
は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シ
フトさせたものである。
電位ＶＤ１として出力バッファ回路２５１に供給され
る。出力バッファ回路２５１は例えば、ボルテージホロ
ア又はソースホロア回路であり、出力バッファ回路２５
１の出力端に接続されたデータラインＸ１の電位ＶＸ１
は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シ
フトさせたものである。
【００４１】上記構成において、信号Ｄ１及びＤ０が高
レベルの場合、スイッチングトランジスタＱ７１及びＱ
７０がオンになり、さらに信号Ｄ２が高レベルの場合に
はスイッチングトランジスタＱ７２がオンになって階調
電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合に
はスイッチングトランジスタＱ３２がオンになって階調
電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝
（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ
７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択
される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ
０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調
電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１
が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ０が選択される。
レベルの場合、スイッチングトランジスタＱ７１及びＱ
７０がオンになり、さらに信号Ｄ２が高レベルの場合に
はスイッチングトランジスタＱ７２がオンになって階調
電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合に
はスイッチングトランジスタＱ３２がオンになって階調
電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝
（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ
７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択
される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ
０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調
電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１
が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合に
は、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２
＝‘０’のとき階調電位Ｖ０が選択される。
【００４２】選択回路２４Ａのチップ上面積をできるだ
け狭くするために、スイッチングトランジスタＱ０２
は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４
２と同一行に配置され、かつ、スイッチングトランジス
タＱ４２の隣に配置されている。他のトランジスタ行に
ついても同様である。
け狭くするために、スイッチングトランジスタＱ０２
は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４
２と同一行に配置され、かつ、スイッチングトランジス
タＱ４２の隣に配置されている。他のトランジスタ行に
ついても同様である。
【００４３】図２（Ａ）は、スイッチングトランジスタ
をＮＭＯＳトランジスタで構成した場合の選択回路２４
Ａのチップ上レイアウトパターンを示している。ハッチ
ングが施された部分はＮ型領域、一点鎖線はゲートライ
ンを示している。図２（Ａ）では、Ｎ型領域間を接続す
るメタル配線を太線で示している。図２（Ｂ）は、図２
（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略し
た断面図である。
をＮＭＯＳトランジスタで構成した場合の選択回路２４
Ａのチップ上レイアウトパターンを示している。ハッチ
ングが施された部分はＮ型領域、一点鎖線はゲートライ
ンを示している。図２（Ａ）では、Ｎ型領域間を接続す
るメタル配線を太線で示している。図２（Ｂ）は、図２
（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略し
た断面図である。
【００４４】図２（Ｂ）中、６１〜６６は、Ｐ型基板６
０上に形成されたＮ型領域である。例えばスイッチング
トランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２
と、Ｎ型領域６１と６２の間のＰ型領域と、その上方の
ゲート酸化膜及びゲートライン＊Ｇ０とで構成されてい
る。配線６７は、スイッチングトランジスタＱ７２の一
端のＮ型領域６５と、スイッチングトランジスタＱ３２
の一端のＮ型領域６３との間を接続するためのメタル第
１層配線である。
０上に形成されたＮ型領域である。例えばスイッチング
トランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２
と、Ｎ型領域６１と６２の間のＰ型領域と、その上方の
ゲート酸化膜及びゲートライン＊Ｇ０とで構成されてい
る。配線６７は、スイッチングトランジスタＱ７２の一
端のＮ型領域６５と、スイッチングトランジスタＱ３２
の一端のＮ型領域６３との間を接続するためのメタル第
１層配線である。
【００４５】配線面積を狭くするために、同一行のＮ型
領域６４及び６６にそれぞれ供給される階調電位Ｖ０と
Ｖ４の配線はそれぞれ、メタル第３層及びメタル第２層
に形成されている。階調電位Ｖ０とＶ４の配線は、上下
に隣り合っており、かつ、選択回路２４Ａと並設された
他の不図示の選択回路に向けて延びている。
領域６４及び６６にそれぞれ供給される階調電位Ｖ０と
Ｖ４の配線はそれぞれ、メタル第３層及びメタル第２層
に形成されている。階調電位Ｖ０とＶ４の配線は、上下
に隣り合っており、かつ、選択回路２４Ａと並設された
他の不図示の選択回路に向けて延びている。
【００４６】図８の選択回路２４１のスイッチングトラ
ンジスタ数が３×８＝２４であるのに対し、図１のそれ
は（３＋１）×（８／２）＝１６である。このような選
択回路を６４階調表示の液晶表示パネルのデータドライ
バに適用した場合、スイッチングトランジスタ数は従来
の（（６４／２）×（６＋１））／（６４×６）＝７／
１２となる。このように、本第１実施形態によれば、選
択回路のスイッチングトランジスタ数が従来よりも大幅
に低減される。
ンジスタ数が３×８＝２４であるのに対し、図１のそれ
は（３＋１）×（８／２）＝１６である。このような選
択回路を６４階調表示の液晶表示パネルのデータドライ
バに適用した場合、スイッチングトランジスタ数は従来
の（（６４／２）×（６＋１））／（６４×６）＝７／
１２となる。このように、本第１実施形態によれば、選
択回路のスイッチングトランジスタ数が従来よりも大幅
に低減される。
【００４７】また、この低減と、２入力選択回路５０〜
５３がいずれも１行となっていることから、図２（Ａ）
に示す選択回路２４Ａのトランジスタ専有面積が、図９
（Ａ）のそれよりも大幅に低減され、これにより、選択
回路２４Ａを用いた半導体装置のチップ面積及び液晶表
示パネル周囲の非表示部面積が低減される。
５３がいずれも１行となっていることから、図２（Ａ）
に示す選択回路２４Ａのトランジスタ専有面積が、図９
（Ａ）のそれよりも大幅に低減され、これにより、選択
回路２４Ａを用いた半導体装置のチップ面積及び液晶表
示パネル周囲の非表示部面積が低減される。
【００４８】［第２実施形態］液晶表示パネルのデータ
ドライバでは、図２（Ａ）の選択回路２４Ａが１チップ
上に例えば３００個並設されるので、共通部分を形成し
て全体の面積をさらに低減したほうが好ましい。
ドライバでは、図２（Ａ）の選択回路２４Ａが１チップ
上に例えば３００個並設されるので、共通部分を形成し
て全体の面積をさらに低減したほうが好ましい。
【００４９】図３は、本発明の第２実施形態の、２個並
設された選択回路を示す。
設された選択回路を示す。
【００５０】図４（Ａ）は、スイッチングトランジスタ
をＮＭＯＳトランジスタで構成した場合の図３の回路の
チップ上レイアウトパターンを示す。ハッチングが施さ
れた部分はＮ型領域、一点鎖線はゲートラインを示して
いる。図４（Ｂ）は、図４（Ａ）中の４Ｂ−４Ｂ線に沿
った、絶縁層を図示省略した断面図である。
をＮＭＯＳトランジスタで構成した場合の図３の回路の
チップ上レイアウトパターンを示す。ハッチングが施さ
れた部分はＮ型領域、一点鎖線はゲートラインを示して
いる。図４（Ｂ）は、図４（Ａ）中の４Ｂ−４Ｂ線に沿
った、絶縁層を図示省略した断面図である。
【００５１】図３の回路では、選択回路２４Ｂのスイッ
チングトランジスタが選択回路２４Ａのそれと対称的に
配置され、かつ、選択回路２４Ａ及び２４Ｂに対する階
調電位Ｖ０〜Ｖ７の入力部が選択回路２４Ａと２４Ｂと
で共通になっている。これにより、チップ上面積が、選
択回路２４Ａを単に２つ並設した場合よりも低減され
る。
チングトランジスタが選択回路２４Ａのそれと対称的に
配置され、かつ、選択回路２４Ａ及び２４Ｂに対する階
調電位Ｖ０〜Ｖ７の入力部が選択回路２４Ａと２４Ｂと
で共通になっている。これにより、チップ上面積が、選
択回路２４Ａを単に２つ並設した場合よりも低減され
る。
【００５２】［第３実施形態］図５は、本発明の第３実
施形態の選択回路を示す。
施形態の選択回路を示す。
【００５３】図１において、選択回路２４Ａのスイッチ
ングトランジスタＱ５０とＱ７０とはゲートラインＧ０
が共通であり。スイッチングトランジスタＱ４０とＱ６
０とはゲートライン＊Ｇ０が共通である。そこで、スイ
ッチングトランジスタアレイの第２行と第３行とを入れ
換えることにより、スイッチングトランジスタＱ５０と
Ｑ７０とを隣合わせ、かつ、スイッチングトランジスタ
Ｑ６０とＱ４０とを隣り合わせる。図５の選択回路２４
Ｃは、この状態で、図１のスイッチングトランジスタＱ
７０とＱ５０とを共通のスイッチングトランジスタＱ７
０Ａで置き換え、スイッチングトランジスタＱ４０とＱ
６０とを共通のスイッチングトランジスタＱ４０Ａで置
き換えた構成になっている。
ングトランジスタＱ５０とＱ７０とはゲートラインＧ０
が共通であり。スイッチングトランジスタＱ４０とＱ６
０とはゲートライン＊Ｇ０が共通である。そこで、スイ
ッチングトランジスタアレイの第２行と第３行とを入れ
換えることにより、スイッチングトランジスタＱ５０と
Ｑ７０とを隣合わせ、かつ、スイッチングトランジスタ
Ｑ６０とＱ４０とを隣り合わせる。図５の選択回路２４
Ｃは、この状態で、図１のスイッチングトランジスタＱ
７０とＱ５０とを共通のスイッチングトランジスタＱ７
０Ａで置き換え、スイッチングトランジスタＱ４０とＱ
６０とを共通のスイッチングトランジスタＱ４０Ａで置
き換えた構成になっている。
【００５４】この構成では、結果として、２入力選択回
路５０〜５７がツリー状に配置され、トーナメント方式
により最終的に階調電位Ｖ０〜Ｖ７の１つのみ選択され
る。２入力選択回路５０〜５３は、図１のそれと同一で
ある。２入力選択回路５０と５１の出力の一方が、スイ
ッチングトランジスタＱ４１とＱ６１とで構成された２
入力選択回路５５により選択され、２入力選択回路５２
と５３の出力の一方が、スイッチングトランジスタＱ５
１とＱ７１とで構成された２入力選択回路５６により選
択され、２入力選択回路５５と５６の出力の一方が、ス
イッチングトランジスタＱ４０ＡとＱ７０Ａとで構成さ
れた２入力選択回路５７により選択される。
路５０〜５７がツリー状に配置され、トーナメント方式
により最終的に階調電位Ｖ０〜Ｖ７の１つのみ選択され
る。２入力選択回路５０〜５３は、図１のそれと同一で
ある。２入力選択回路５０と５１の出力の一方が、スイ
ッチングトランジスタＱ４１とＱ６１とで構成された２
入力選択回路５５により選択され、２入力選択回路５２
と５３の出力の一方が、スイッチングトランジスタＱ５
１とＱ７１とで構成された２入力選択回路５６により選
択され、２入力選択回路５５と５６の出力の一方が、ス
イッチングトランジスタＱ４０ＡとＱ７０Ａとで構成さ
れた２入力選択回路５７により選択される。
【００５５】図６は、スイッチングトランジスタをＮＭ
ＯＳトランジスタで構成した場合の選択回路２４Ｃのチ
ップ上レイアウトパターンを示す。ハッチングが施され
た部分はＮ型領域、一点鎖線はゲートラインを示してい
る。
ＯＳトランジスタで構成した場合の選択回路２４Ｃのチ
ップ上レイアウトパターンを示す。ハッチングが施され
た部分はＮ型領域、一点鎖線はゲートラインを示してい
る。
【００５６】この選択回路２４Ｃによれば、スイッチン
グトランジスタＱ４０ＡとＱ７０Ａの面積を他のスイッ
チングトランジスタのそれよりも広くすることができる
ので、これにより選択回路２４Ｃのオン抵抗が図２
（Ａ）の場合よりも小さくなって、動作がより高速にな
る。
グトランジスタＱ４０ＡとＱ７０Ａの面積を他のスイッ
チングトランジスタのそれよりも広くすることができる
ので、これにより選択回路２４Ｃのオン抵抗が図２
（Ａ）の場合よりも小さくなって、動作がより高速にな
る。
【００５７】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００５８】例えば、選択回路により選択される信号は
デジタルであってもよい。
デジタルであってもよい。
【００５９】また、スイッチングトランジスタは、Ｐチ
ャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などで
あってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ
１及び＊Ｄ０で駆動されるスイッチングトランジスタを
ＰＭＯＳトランジスタとし、その他のスイッチングトラ
ンジスタをＮＭＯＳトランジスタとしてもよく、この場
合、同一型のＭＯＳトランジスタを用いた場合よりもチ
ップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び
＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用
いることができるので、選択信号線数が半分となる。
ャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などで
あってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ
１及び＊Ｄ０で駆動されるスイッチングトランジスタを
ＰＭＯＳトランジスタとし、その他のスイッチングトラ
ンジスタをＮＭＯＳトランジスタとしてもよく、この場
合、同一型のＭＯＳトランジスタを用いた場合よりもチ
ップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び
＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用
いることができるので、選択信号線数が半分となる。
【００６０】さらに、例えば図１において、ゲートライ
ンＧ２の列のスイッチングトランジスタと、ゲートライ
ン＊Ｇ２の列のスイッチングトランジスタとを入れ替え
た構成であってもよい。同様に、ゲートラインＧ１、＊
Ｇ１、Ｇ０及び＊Ｇ０の任意の２つの列のスイッチング
トランジスタを互いに入れ替え、又は、任意の２つの行
のスイッチングトランジスタを互いに入れ替えた構成で
あってもよい。階調電位供給線に供給される電位は、こ
の入れ替えに応じて変えられる。
ンＧ２の列のスイッチングトランジスタと、ゲートライ
ン＊Ｇ２の列のスイッチングトランジスタとを入れ替え
た構成であってもよい。同様に、ゲートラインＧ１、＊
Ｇ１、Ｇ０及び＊Ｇ０の任意の２つの列のスイッチング
トランジスタを互いに入れ替え、又は、任意の２つの行
のスイッチングトランジスタを互いに入れ替えた構成で
あってもよい。階調電位供給線に供給される電位は、こ
の入れ替えに応じて変えられる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＤ／Ａ変換回路を示す
図である。
図である。
【図２】図１中の選択回路のチップ上レイアウトパター
ンを示す図であり、（Ｂ）は（Ａ）中の２Ｂ−２Ｂ線に
沿った、絶縁層を図示省略した断面図である。
ンを示す図であり、（Ｂ）は（Ａ）中の２Ｂ−２Ｂ線に
沿った、絶縁層を図示省略した断面図である。
【図３】本発明の第２実施形態の、２個並設された選択
回路を示す図である。
回路を示す図である。
【図４】（Ａ）は、図３の回路のチップ上レイアウトパ
ターンを示す図であり、（Ｂ）は（Ａ）中の４Ｂ−４Ｂ
線に沿った、絶縁層を図示省略した断面図である。
ターンを示す図であり、（Ｂ）は（Ａ）中の４Ｂ−４Ｂ
線に沿った、絶縁層を図示省略した断面図である。
【図５】本発明の第３実施形態のＤ／Ａ変換回路を示す
図である。
図である。
【図６】図５中の選択回路のチップ上レイアウトパター
ンを示す図である。
ンを示す図である。
【図７】従来の多階調活性マトリックス液晶表示装置の
概略構成を示す図である。
概略構成を示す図である。
【図８】従来の、図７中のＤ／Ａ変換回路の構成例を示
す図である。
す図である。
【図９】（Ａ）は従来の、図８中の選択回路のレイアウ
トパターンを示す図であり、（Ｂ）は（Ａ）中の９Ｂ−
９Ｂ線に沿った、絶縁層を図示省略した断面図である。
トパターンを示す図であり、（Ｂ）は（Ａ）中の９Ｂ−
９Ｂ線に沿った、絶縁層を図示省略した断面図である。
２４Ａ〜２４Ｃ 選択回路 ２４Ｘ ４入力選択回路 ２５１ 出力バッファ回路 ２６ 階調電位生成回路 ５０〜５７ ２入力選択回路 ６０ Ｐ型基板 ６１〜６６ Ｎ型領域 Ｖ０〜Ｖ７ 階調電位 Ｑ００〜Ｑ０２、Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ
３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６
０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジス
タ Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン Ｒ０〜Ｒ６ 抵抗 Ｘ１ データライン
３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６
０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジス
タ Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン Ｒ０〜Ｒ６ 抵抗 Ｘ１ データライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Claims (12)
- 【請求項１】 ｎビット選択信号に応答して、２n個の
入力信号の１つを選択し出力する選択回路において、 該ｎビット選択信号のうちの１ビット選択信号に応答し
て、２入力の一方を選択する２n-1個の２入力選択回路
と、 該ｎビット選択信号のうちの該１ビット選択信号を除く
ビット選択信号応答して、該２n-1個の２入力選択回路
の各々で選択された信号の１つを選択する２n-1入力選
択回路とを有し、 該２n-1個の２入力選択回路の各々は、 該１ビット選択信号によりオン／オフ制御され、一端に
該２入力の一方が供給されるスイッチングトランジスタ
と、 該１ビット選択信号により、該第１スイッチングトラン
ジスタとオン／オフ状態が逆になるように制御され、一
端に該２入力の他方が供給され、他端が該第１スイッチ
ングトランジスタの他端に接続された相補スイッチング
トランジスタとを有し、 該２n-1個の２入力選択回路の各々について、該スイッ
チングトランジスタと該相補スイッチングトランジスタ
とが同一行に配置され、 該２n-1個の２入力選択回路が並列して配置されてい
る、 ことを特徴とする請求項１記載の選択回路。 - 【請求項２】 上記１ビット選択信号は非反転２値信号
と反転２値信号とからなり、上記第１スイッチングトラ
ンジスタ及び上記相補スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でそれぞれこの非反転２
値信号及び反転２値信号により制御されることを特徴と
する請求項１記載の選択回路。 - 【請求項３】 上記２n-1入力選択回路は、同一行に配
置された個のスイッチングトランジスタが直列接続され
たアナログスイッチ回路を２n-1個有し、該２n-1個のア
ナログスイッチ回路が並置され、 該２n-1個のアナログスイッチ回路がそれぞれ上記２n-1
個の２入力選択回路のそれぞれと同一行に配置され、各
行について、該アナログスイッチ回路の一端に該２入力
選択回路の出力端が接続され、該２n-1個のアナログス
イッチ回路の他端が共通に接続されて出力端となってお
り、 上記ビット選択信号に応答して該２n-1個のアナログス
イッチ回路の１つのみがオンになるように各該アナログ
スイッチ回路の該個のスイッチングトランジスタがオン
／オフ制御される、 ことを特徴とする請求項２記載の選択回路。 - 【請求項４】 上記ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されていることを特徴とする請求項３記載の選
択回路。 - 【請求項５】 上記２n-1入力選択回路は、ツリー状に
配置された複数の２入力選択回路を備えてトーナメント
方式により入力を選択することを特徴とする請求項２記
載の選択回路。 - 【請求項６】 上記ビット選択信号の各１ビット選択信
号は非反転２値信号と反転２値信号とからなり、上記２
n-1入力選択回路の各スイッチングトランジスタはＰ型
とＮ型とからなる構成が同一型でこの非反転２値信号又
は反転２値信号により制御され、同一信号により制御さ
れるスイッチングトランジスタが上記行と直角な方向の
列に配置されていることを特徴とする請求項５記載の選
択回路。 - 【請求項７】 上記スイッチングトランジスタはいずれ
も、同一導電型のチャンネルを有するＦＥＴであること
を特徴とする請求項１乃至６のいずれか１つに記載の選
択回路。 - 【請求項８】 請求項７記載の選択回路が半導体チップ
に形成されていることを特徴とする半導体装置。 - 【請求項９】 変換対象のｎビット選択信号に応答し
て、２n個の入力信号の１つを選択し出力する請求項１
乃至６のいずれか１つに記載の選択回路と、 該２n個の入力信号として２n個の互いに異なる基準電位
を出力する基準電位供給回路と、 該選択回路の出力電位が供給される出力バッファ回路
と、 を有することを特徴とするＤ／Ａ変換回路。 - 【請求項１０】 複数の走査ラインのうち選択されたも
のでスイッチングトランジスタがオンになってデータラ
インの電位が該スイッチングトランジスタを介し液晶表
示画素の選択行の表示電極に印加されるアクティブマト
リックス型液晶表示パネルと、 該データラインに該電位を印加し、表示しようとする画
像の１水平期間毎に該電位を更新するデータドライバ
と、 該複数の走査ラインに対し線順次に走査パルスを供給す
る走査ドライバと、 を有する液晶表示装置において、 該データドライバの出力段に請求項９記載のＤ／Ａ変換
回路を有することを特徴とする液晶表示装置。 - 【請求項１１】 上記Ｄ／Ａ変換回路の上記選択回路が
複数並設され、隣り合う該Ｄ／Ａ変換回路が両Ｄ／Ａ変
換回路の境界線に関し互いに対称的に配置され、該境界
線の部分が該両Ｄ／Ａ変換回路に対する共通の基準電位
供給部であることを特徴とする請求項１０記載の液晶表
示装置。 - 【請求項１２】 上記２n-1個の２入力選択回路の各々
に供給される２入力はそれぞれ、メタル第２層とメタル
第３層に形成された基準電位供給線から供給されること
を特徴とする請求項１０又は１１記載の液晶表示装置。
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