KR100647095B1 - 실렉터 회로와, 그 실렉터 회로를 포함하는 반도체 장치 및 액정 표시 장치 - Google Patents

실렉터 회로와, 그 실렉터 회로를 포함하는 반도체 장치 및 액정 표시 장치 Download PDF

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Abstract

본 발명은 각각 MSB의 상보 선택 신호(D2, *D2)에 응답하여 선택하는 4개의 2입력 실렉터(50 ~ 53)와, 하위 2비트의 상보 선택 신호(D1, *D1, D0, *D0)에 응답하여 선택하는 하나의 4입력 실렉터를 포함한 실렉터 회로에 관한 것이다. 각각의 2입력 실렉터(50 ~ 53)에서, 2개의 스위칭 트랜지스터 중 일단은 서로 공통으로 접속되고, 2개의 스위칭 트랜지스터는 동일 행에 인접하여 배치된다. 4입력 실렉터(24A)에서, 각각 동일 행에 배치되고 직렬 접속된 2개의 스위칭 트랜지스터를 갖는 4개의 아날로그 스위치 회로는 서로 병치되고, 각각 대응하는 2입력 실렉터와 동일 행에 배치된다. 동일 실렉터는 기판 상에 한 행에 배치되고, 회로에 2계통의 계조 전위(V0 ~ V7)를 공급하는 트렁크 라인은 회로 위에 배설된다. 상부/하부 트렁크 라인 쌍은 각각 제3 및 제2 배선층이다. 동일 배선층의 인접한 트렁크 라인 사이의 거리는 접속 영역에서 2d이고, 비접속 영역에서 d이다.제3 배선층의 트렁크 라인은 인접한 트렁크 라인을 향하여 분기되고, 분기된 라인은 층간 콘택을 개재하여 제2 배선층의 트렁크 라인에 평행한 라인에 접속된다.
반도체 장치, 실렉터 회로, D/A 컨버터 회로

Description

실렉터 회로와, 그 실렉터 회로를 포함하는 반도체 장치 및 액정 표시 장치{SELECTOR CIRCUIT, AND SEMICONDUCTOR DEVICE AND LIQUID CRYSTAL DISPLAY DEVICE COMPRISING THE SAME}
도1은 본 발명에 의한 제1 실시예의 D/A 컨버터 회로를 나타내는 도면.
도2a는 도1의 실렉터의 칩 상 레이아웃 패턴을 나타내는 평면도.
도2b는 도2a의 2B-2B선을 따라 절단한, 절연체를 도시하지 않은 단면도.
도3은 본 발명에 의한 제2 실시예로서, 한 행에 배치된 2개의 실렉터를 나타내는 회로도.
도4a는 도3의 회로의 칩 상 레이아웃 패턴을 나타내는 평면도.
도4b는 도4a의 4B-4B선을 따라 절단한, 절연체를 도시하지 않은 단면도.
도5는 본 발명에 의한 제3 실시예의 D/A 컨버터 회로를 나타내는 회로도.
도6은 도5의 실렉터의 칩 상 레이아웃 패턴을 나타내는 평면도.
도7은 본 발명에 의한 제4 실시예의 데이터 드라이버 내에서, 거의 한 행에 배치된 2개의 실렉터의 칩 상 레이아웃 패턴을 나타내는 평면도.
도8a는 도7의 실렉터(24A)의 상반의 확대 평면도.
도8b는 도8a의 8B-8B선을 따라 절단한 단면도.
도9a ~ 도9d는 도8a의 9A-9A선, 9B-9B선, 9C-9C선 및 9D-9D선을 따라 절단한 단면도.
도10은 본 발명에 의한 제5 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도11은 본 발명에 의한 제6 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도12은 본 발명에 의한 제7 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도13은 본 발명에 의한 제8 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도14은 본 발명에 의한 제9 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도15은 본 발명에 의한 제10 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도16은 본 발명에 의한 제11 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타내는 평면도.
도17은 종래의 액티브 매트릭스형 다계조 액정 표시 장치를 나타내는 개략 블록도.
도18은 도17의 종래의 D/A 컨버터 회로를 나타내는 도면.
도19a는 도18의 종래의 실렉터의 레이아웃 패턴을 나타내는 평면도.
도19b는 도19a의 19B-19B선을 따라 절단한, 절연체를 나타내지 않은 단면도.
본 발명은 기판 상의 점유 면적이 감소된 실렉터 및 다층 상호 접속에 관한 것으로, 특히 하나의 반도체 장치 내의 복수의 실렉터와, 그를 위한 다층 상호 접속에 관한 것이다.
도17은 종래 기술의 액티브 매트릭스형 다계조 액정 표시 장치의 개략 구성도이다. 도17에서는, 간략화를 위해, 액정 표시 패널(10)이 4 × 4픽셀의 단색 표시인 경우를 나타낸다.
액정 표시 패널(10)의 데이터 라인(X1 ~ X4)에는 데이터 드라이버(20)의 출력으로부터 한 라인분의 표시 전위가 동시에 공급된다. 주사 펄스는 주사 드라이버(30)의 출력단으로부터 액정 표시 패널(10)의 주사 라인(Y1 ~ Y4)에 라인순차로 공급된다. 데이터 드라이버(20)는 각각의 주사 펄스마다 데이터 라인(X1 ~ X4) 상의 표시 전위를 갱신한다. 데이터 드라이버(20)와 주사 드라이버(30)는 제어 회로(40)에 의해 제어되고, 제어 회로(40)는 수평 동기 신호(HS), 수직 동기 신호(VS) 및 클럭(CK)에 기초하여 여러 가지 제어 신호를 생성한다.
데이터 드라이버(20)는 래치 펄스(LCH1 ~ LCH4)를 점순차로 생성하는 시프트 레지스터(21), 2단의 버퍼 레지스터(221 ~ 224, 231 ~ 234) 및 레지스터(231 ~ 234)의 내용을 아날로그 전압으로 변환하는 D/A 컨버터 회로(digital-to-analog converter circuit)를 포함한다. D/A 컨버터 회로는 실렉터(241 ~ 244), 출력 버퍼 회로(251 ~ 254) 및 계조 전위 생성 회로(26)를 포함한다.
시프트 레지스터(21)는 수평 동기 신호(HS)와 동일 주기의 개시 펄스(SP1)를 직렬 데이터 입력단에서 수신하고, 직렬 입력 데이터는 버퍼 게이트를 통과한 픽셀 클럭(CK)인 클럭(CK1)에 의해 이동됨으로써, 시프트 레지스터(21)는 병렬 출력단으로부터 래치 펄스(LCH1 ~ LCH4)를 순차로 출력한다.
병렬 N비트의 디지털 영상 신호(D)는 레지스터(221 ~ 224)에 공통으로 공급되고, 래치 펄스(LCH1 ~ LCH4)의 타이밍에서 각각 레지스터(221 ~ 224)에 보존된다. 한 라인의 표시 데이터가 레지스터(221 ~ 224)에 보전된 후, 레지스터(221 ~ 224)의 내용은 각각 수평 동기 신호(HS)와 동일 주기의 래치 펄스(LCH5)의 타이밍에서 레지스터(231 ~ 234)에 기입되고, 레지스터(221 ~ 224)의 내용은 1수평 주기(수평 동기 신호(HS)의 1주기) 동안 보존된다. 그 동안, 다음 표시 라인의 데이터가 상술한 바와 같은 방법으로 레지스터(221 ~ 224)에 보존된다.
주사 드라이버(30)는 버퍼 게이트(31 ~ 34)와 시프트 레지스터(35)를 포함하며, 여기서 버퍼 게이트(31 ~ 34)의 입력은 시프트 레지스터(35)의 각각의 비트 출력단에 접속된다. 버퍼 게이트(31 ~ 34)의 출력단은 각각 액정 표시 패널(10)의 주사 라인(Y1 ~ Y4)에 접속된다. 시프트 레지스터(35)는 수직 동기 신호(VS)와 동일 주기를 갖는 개시 펄스(SP2)를 직렬 데이터 입력단에서 수신하고, 수신된 직렬 데이터는 수평 동기 신호(HS)와 동일 주기를 갖는 클럭(CK2)에 의해 레지스터(35)로 이동된다.
도18은 상술한 D/A 컨버터 회로의 예를 나타낸다. 도18에서는 간략화를 위해 입력이 3비트인 경우를 나타낸다.
계조 전위 생성 회로(26)는 전원 전위(V7, V0) 사이의 전압을 저항(R6 ~ R0)으로 분할하여 얻어진 계조 전위(기준 전위)(V7 ~ V0)를 출력한다. 실렉터(241)는 입력 데이터에 응답하여 계조 전위(V7 ~ V0) 중 하나를 선택 출력한다. 입력 데이터의 각각의 비트는 상보 신호 쌍으로 구성되며, 통상적으로 비트(D)의 상보 신호는 *D로 표시된다. 실렉터(241)는 i = 0 ~ 7의 각각의 경우에 대해서, 각각 서로 직렬 접속된 스위칭 트랜지스터(Qi0 ~ Qi2)로 구성된 아날로그 스위치 회로를 구비한다. 계조 전위(Vi)는 트랜지스터(Qi0 ~ Qi2)를 갖는 아날로그 스위치 회로의 일단에 공급되고, 아날로그 스위치 회로의 타단은 출력 버퍼 회로(251)의 입력단에 접속된다. j = 0 ~ 2인 각각의 경우에, 1비트 선택 신호(Dj, *Dj) 중 하나가 스위칭 트랜지스터(Qij)의 게이트에 공급된다.
예를 들어 입력 데이터가 '101'이면, 스위칭 트랜지스터(Q42, Q52, Q62, Q72, Q01, Q11, Q41, Q51, Q10, Q30, Q50, Q70)가 턴 온되고 다른 스위칭 트랜지스터는 턴 오프된다. 그것에 의해서, 스위칭 트랜지스터(Q52, Q51, Q50)로 구성된 아날로그 스위치 회로만이 턴 온되고, 계조 전위(V5)가 선택 출력되어 출력 버퍼 회로(251)에 공급된다.
도19a는 실렉터(241)의 레이아웃 패턴을 나타내고, 해칭에 의해 음영을 넣은 부분은 N형 영역이고, 점선으로 도시한 부분은 게이트 라인이다. 도19b는 도19a의 19B-19B선을 따라 절단한, 절연체를 나타내지 않은 단면도이다.
도17을 참조하면, 액정 표시 패널(10)은 실질상 예를 들어 각각 3개의 서브 픽셀(R(적), G(녹), B(청))로 구성된 1024 × 768의 어레이로 구성된다. 각각의 픽셀의 계조 레벨의 수가 64(6비트)이면, 하나의 실렉터에 64 × 6개의 스위칭 트랜지스터가 필요하다. 그러므로, D/A 컨버터 회로의 모든 실렉터의 스위칭 트랜지스터의 총 수는 1024 × 3 × 64 × 6 = 1,179,648에 이르고, 이것은 칩 면적 또는 LCD 패널 주변부 면적의 증가의 원인이 된다. 이 문제는 이러한 종류의 실렉터를 사용한 타 용도의 반도체 장치에서도 발생한다.
따라서, 본 발명의 목적은 기판 상의 트랜지스터의 점유 면적을 저감할 수 있는 실렉터 회로와, 각각 그 실렉터 회로를 포함한 반도체 장치, D/A 컨버터 회로 및 액정 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 동일 회로가 기판 상에 거의 한 행에 배치되고, 회로에 복수의 전위를 공급하는 라인이 회로 위에 밀집되어 병치된 경우에, 다층 상호 접속에 의해 배선 영역을 저감할 수 있는 반도체 장치 및 표시 장치를 제공하는 것이다.
본 발명의 제1 형태에 의하면, n비트 선택 신호에 응답하여 2n개의 입력 신호 중 하나를 선택 출력하는 실렉터 회로에 있어서,
상기 n비트 선택 신호 중 1비트 선택 신호에 응답하여 2입력 중 하나를 선택하는 2n-1개의 2입력 실렉터와,
상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호에 응답하여 상기 2n-1개의 2입력 실렉터에 의해 선택된 신호 중 하나를 선택하는 2n-1 입력 실렉터를 포함하며,
상기 각각의 2n-1개의 2입력 실렉터는
상기 1비트 선택 신호에 의해 온/오프 제어되고, 상기 2입력 중 하나를 수신하는 입력단과, 출력단을 갖는 제1 스위칭 트랜지스터와,
상기 제1 스위칭 트랜지스터와 온/오프 상태가 역이 되도록 제어되고, 상기 2입력 중 다른 하나를 수신하는 입력단과, 상기 제1 스위칭 트랜지스터의 출력단에 접속된 출력단을 갖는 제2 스위칭 트랜지스터를 포함하며,
상기 각 2입력 실렉터의 상기 제1 및 제2 스위칭 트랜지스터는 한 행에 배치되고, 상기 2n-1개의 2입력 실렉터는 서로 병치된 실렉터 회로가 제공된다.
이 형태에서는, 신호의 수가 2n-1개의 2입력 실렉터에 의해 반으로 저감되므로, 그 수가 반으로 저감된 신호 중 하나가 2n-1입력 실렉터에 의해 선택됨으로써, 실렉터 회로의 스위칭 트랜지스터의 수와 스위칭 트랜지스터의 점유 면적을 저감할 수 있다. 또한, 동일 행 배치로 인해, 실렉터 회로의 총 트랜지스터 점유 면적을 더 저감할 수 있게 된다.
본 발명의 제2 형태에서는, 복수의 동일 회로가 거의 한 행에 배치되고, 상 기 회로에 전위를 공급하는 라인이 상기 회로 위에 배설된 반도체 장치에 있어서,
상기 라인은 각각 서로 상하로 인접한 상부 및 하부 트렁크 라인으로 된 복수의 상부/하부 트렁크 라인 쌍을 포함하며, 각각 2층 또는 3층의 상부/하부 트렁크 라인 쌍으로 된 복수의 라인 군은 서로 거의 병치되고, 동일 배선층 내 또한 동일 라인 군 내에서 회로의 접속부 내의 인접한 트렁크 라인 사이의 거리는 인접한 라인 군 사이의 거리의 거의 2배이며,
상기 상부 트렁크 라인 중 하나는 동일 배선층 내 또한 동일 라인 군의 인접한 상부 트렁크 라인을 향하여 분기되고, 상기 분기 라인은 층간 콘택을 개재하여 상기 하부 트렁크 라인에 평행한 하부 배선층 내에 있는 중간 라인에 접속된 반도체 장치가 제공된다.
이 형태에 의하면, 종래 기술과 같이 제2 층 라인만을 동일 피치로 병치한 경우, 또는 제2 및 제3 층 라인을 종래 기술에서의 피치의 두 배의 피치로 균일하게 배치한 경우보다, 동일 배선 영역에 더 많은 전위 공급선을 배치할 수 있다. 즉, 종래 기술의 경우에서 요구되던 배선 영역을 저감할 수 있으므로, 반도체 칩 또는 TFT가 구비되는 표시 패널의 주변부 면적을 저감할 수 있다.
이하, 여러 도면에 걸쳐 동일 또는 유사한 부분에 대해서는 동일한 참조 부호를 붙인 도면을 참조하여, 본 발명의 바람직한 실시예에 대하여 설명한다. 저준위 신호는 참조 부호에 *를 부가하여 나타낸다.
[제1 실시예]
도1은 도18에 대응하는 본 발명에 의한 제1 실시예의 D/A 컨버터 회로를 나 타낸다.
계조 전위 생성 회로(26)는 전원 전위(V7, V0) 사이의 전압을 저항(R6 ~ R0)으로 분압하여 얻어진 계조 전위(기준 전위)(V7 ~ V0)를 출력하고, 실렉터(24A)는 입력 데이터(3비트 선택 신호)에 응답하여 계조 전위(V7) ~ V0) 중 하나를 선택적으로 출력한다.
예를 들어 도17의 실렉터(241) 대신에 실렉터(24A)를 사용하며, 도17의 다른 실렉터(242 ~ 244)에 대해서도 마찬가지이다.
실렉터(24A)는 입력 데이터의 MSB의 상보 데이터(1비트 선택 신호)(D2, *D2)에 응답하여 계조 전위(V0 ~ V3)로 된 제1 군과 계조 전위(V4 ~ V7)로 된 제2 군 중 하나를 선택하는 2입력 실렉터(50 ~ 53)를 갖는 회로와; 입력 데이터의 하위 2비트의 상보 데이터(D1, *D1, D0, *D0)에 응답하여 2입력 실렉터(50 ~ 53)를 갖는 회로의 출력 중 하나를 선택하는 4입력 실렉터(24A)로 된다.
실렉터(24A)는 도18의 실렉터(241)와 다음 관계가 있다.
도18에서, 위로부터 실렉터(241)의 스위칭 트랜지스터 어레이의 제4 및 제8 행에서, 스위칭 트랜지스터(Q40, Q00) 모두 게이트 라인(*G0)에 공급된 신호(*D0)에 의해 온/오프 제어되고, 스위칭 트랜지스터(Q41, Q01) 모두 게이트 라인(*G1)에 공급된 신호(*D1)에 의해 온/오프 제어된다. 한편, 스위칭 트랜지스터(Q42, Q02)는 각각 게이트 라인(G2, *G2)에 공급된 신호(D2, *D2)에 의해 온/오프 제어된다. 이것에 대해, 도1의 실렉터(24A)에서는 스위칭 트랜지스터(Q02)의 일단이 스위칭 트랜지스터(Q41, Q42) 사이의 노드에 접속됨으로써, 도18의 스위칭 트랜지스터(Q00, Q01)는 생략되어 있다. 계조 전위(V4, V0) 중 하나를 선택하는 2입력 실렉터(50)는 스위칭 트랜지스터(Q42, Q02)로 구성된다.
마찬가지로, 도1에서는 스위칭 트랜지스터(Q12)의 일단이 스위칭 트랜지스터(Q51, Q52) 사이의 노드에 접속됨으로써, 도18의 스위칭 트랜지스터(Q10, Q11)가 생략되어 있다. 스위칭 트랜지스터(Q22)의 일단은 스위칭 트랜지스터(Q61, Q62) 사이의 노드에 접속됨으로써, 도18의 스위칭 트랜지스터(Q20, Q21)는 생략되어 있다. 스위칭 트랜지스터(Q32)의 일단은 스위칭 트랜지스터(Q71, Q72) 사이의 노드에 접속됨으로써, 도18의 스위칭 트랜지스터(Q30, Q31)는 생략되어 있다. 계조 전위(V5, V1) 중 하나를 선택하는 2입력 실렉터(51)는 스위칭 트랜지스터(Q52, Q12)로 구성된다. 계조 전위(V6, V2) 중 하나를 선택하는 2입력 실렉터(52)는 스위칭 트랜지스터(Q62, Q22)로 구성된다. 계조 전위(V7, V3) 중 하나를 선택하는 2입력 실렉터(53)는 스위칭 트랜지스터(Q72, Q32)로 구성된다.
신호(*D0)를 수신하는 게이트 라인(*G0)은 스위칭 트랜지스터(Q60, Q40)에 공통된다. 신호(D0)를 수신하는 게이트 라인(G0)은 스위칭 트랜지스터(Q70, Q50)에 공통된다. 신호(*D1)를 수신하는 게이트 라인(*G1)은 스위칭 트랜지스터(Q51, Q41)에 공통된다. 신호(D1)를 수신하는 게이트 라인(G1)은 스위칭 트랜지스터(Q71, Q61)에 공통된다. 신호(*D2)를 수신하는 게이트 라인(*G2)은 스위칭 트랜지스터(Q32, Q22, Q12, Q02)에 공통된다. 신호(D2)를 수신하는 게이트 라인(G2)은 스위칭 트랜지스터(Q72, Q62, Q52, Q42)에 공통된다.
실렉터(24A)에서 선택된 기준 전위는 전위(VD1)로서 출력 버퍼 회로(251)에 공급된다. 출력 버퍼 회로(251)는 예를 들어 전압 폴로워 회로 또는 소스 폴로워 회로이다. 출력 버퍼 회로(251)의 출력에 접속된 데이터 라인(X1)의 전위(VX1)는 전위(VD1) 또는 이 전위(VD1)로부터 소정 값만큼 이동한 전위와 거의 같다.
상술한 구성에서는 신호(D1, D0)가 고 준위일 경우, 스위칭 트랜지스터(Q71, Q70)가 온 된다. 게다가, 신호(D2)가 고 준위이면, 스위칭 트랜지스터(Q72)가 온 되어 계조 전위(V7)가 선택되고, 이와 반대로, 신호(D2)가 저 준위이면, 스위칭 트랜지스터(Q32)가 온 되어 계조 전위(V3)가 선택된다. 즉, (D1, D0) = (1, 1)일 경우, D2 = '1'이면 V7이 선택되고, D2 = '0'이면 V3가 선택된다. 이와 마찬가지로, (D1, D0) = (1, 0)일 경우, D2 = '1'이면 V6가 선택되고, D2 = '0'이면 V2가 선택된다. 게다가, (D1, D0) = (0, 0)일 경우, D2 = '1'이면 V4가 선택되고, D2 = '0'이면 V0가 선택된다.
실렉터(24A)의 칩 상 면적을 가능한 한 작게 디자인하기 위해서는 스위칭 트랜지스터(Q02)는 스위칭 트랜지스터(Q40, Q41, Q42)와 같은 행에 배치되고, 또한 스위칭 트랜지스터(Q42) 바로 옆에 배치된다. 다른 트랜지스터 행의 각각도 이러한 구성과 마찬가지이다.
도2a는 각각의 스위칭 트랜지스터가 NMOS 트랜지스터로 구성된 경우의 실렉 터(24A)의 칩 상 레이아웃 패턴을 나타낸다. 해칭으로 음영을 넣은 부분은 N형 영역을 나타내고, 일점쇄선으로 둘러싼 부분은 게이트 라인을 나타낸다. 도2a에서, N형 영역 사이를 접속하는 금속 라인은 굵은 선으로 나타낸다. 도2b는 도2a의 2B-2B선을 따라 절단한, 절연체가 생략된 단면도이다.
도2b에서, 참조 번호(61 ~ 66)는 P형 기판(60) 상에 형성된 N형 영역을 나타낸다. 예를 들어 스위칭 트랜지스터(Q70)는 N형 영역(61), N형 영역(62), 그 N형 영역(61, 62) 사이의 P형 영역, 그 P형 영역 위의 게이트 산화 막, 및 그 게이트 산화 막 위의 게이트 라인(G0)으로 구성된다. 상호 접속 라인(67)은 스위칭 트랜지스터(Q72)의 일단의 N형 영역(65)과 스위칭 트랜지스터(Q32)의 일단의 N형 영역(63)을 접속하기 위한 것으로, 제1 금속 배선층이다.
배선 영역을 좁히기 위해서는 동일한 행의 N형 영역(64, 66)에 계조 전위(V3, V7)를 공급하는 라인은 각각 제3 금속 배선층과 제2 금속 배선층에 형성된다. 전위(V3)를 갖는 상부 라인은 전위(V7)를 갖는 하부 라인에 인접하고, 이들 라인은 실렉터(24A)에 평행하게 배치된, 도시하지 않은 다른 실렉터를 향하여 뻗어 있다.
도18의 실렉터(241)의 다수의 스위칭 트랜지스터는 3 × 8 = 24이지만, 도1에서는 (3+1) × (8/2) = 16이 된다. 이러한 실렉터를 64 계조 표시 레벨을 갖는 액정 표시 패널용 데이터 드라이버에 적용할 경우, 스위칭 트랜지스터의 수는 종래 기술에 비해 ((64/2) × (6+1)/(64 × 6) = 7/12 배가 된다. 이와 같이, 제1 실시예에 의하면, 스위칭 트랜지스터의 수는 종래의 경우에 비하여 크게 감소된다.
또한, 이러한 감소와 각각의 2입력 실렉터(50 ~ 53)가 한 행으로 배치된 구성으로 인해, 도2a에 나타낸 실렉터(24A)의 트랜지스터 점유 면적은 도19a의 경우에 비하여 크게 감소됨으로써, 실렉터(24A)를 사용한 반도체 장치의 칩 면적과 액정 표시 패널의 주변부의 비표시 면적이 감소된다.
[제2 실시예]
액정 표시 패널 상에 데이터 드라이버에는 예를 들어 각각 도2a의 실렉터(24A)를 갖는 300개의 실렉터가 하나의 칩 상에 배치되므로, 공통 부분을 형성함으로써 전체 면적을 더 감소시키는 것이 좋다.
도3은 제2 실시예의 한 행에 배치된 실렉터를 나타낸다.
도4a는 각각의 스위칭 트랜지스터가 NMOS 트랜지스터로 구성된 경우의 도3의 회로의 칩 상 레이아웃 패턴을 나타낸다. 해칭된 부분은 N형 영역을 나타내고, 일점쇄선으로 둘러싸인 부분은 게이트 라인을 나타낸다. 도4b는 도4a의 4B-4B선을 따라 절단한, 절연체를 나타내지 않은 단면도이다.
도3의 회로에서, 실렉터(24B)의 스위칭 트랜지스터는 실렉터(24A)와 대칭적으로 배치되고, 실렉터(24A, 24B)에 구비된 계조 전위(V0 ~ V7)의 하나의 입력부는 공통이다. 이것에 의해, 2개의 실렉터를 대칭성이 없이 단지 한 행에 배치한 경우에 비하여 칩 면적이 감소된다.
[제3 실시예]
도5는 본 발명에 의한 제3 실시예의 실렉터를 나타낸다.
도1에서, 실렉터(24A)의 스위칭 트랜지스터(Q50, Q70)는 공통 게이트 라인(G0)을 갖고, 스위칭 트랜지스터(Q40, Q60)도 또한 공통 게이트 라인(*G0)을 갖는다. 그러므로, 스위칭 트랜지스터 어레이의 제2 및 제3 행을 서로 교환하여, 스위칭 트랜지스터(Q50, Q70)를 서로 인접하도록 배치하고, 또한 스위칭 트랜지스터(Q60, Q40)를 서로 인접하도록 배치한다. 도5의 실렉터(24C)는 이 상태에서, 도1의 스위칭 트랜지스터(Q70, Q50)를 공통 스위칭 트랜지스터(Q70A)로 치환하고, 스위칭 트랜지스터(Q40, Q60)는 공통 스위칭 트랜지스터(Q40A)로 치환한다.
이 구성에서는 그 결과, 2입력 실렉터(50 ~ 56)는 트리 구조로 배치되고, 토너먼트 방식으로 계조 전위(V0 ~ V7) 중 하나만이 최종적으로 선택된다. 2입력 실렉터(50 ~ 53)는 도1의 경우와 같다. 2입력 실렉터(50, 52)의 출력 중 하나는 스위칭 트랜지스터(Q41, Q61)로 구성된 2입력 실렉터(54)에 의해 선택된다. 2입력 실렉터(51, 53)의 출력 중 하나는 스위칭 트랜지스터(Q51, Q71)로 구성된 2입력 실렉터(55)에 의해 선택된다. 2입력 실렉터(54, 55)의 출력 중 하나는 스위칭 트랜지스터(Q40A, Q70A)로 구성된 2입력 실렉터(56)에 의해 선택된다.
도6은 각각의 스위칭 트랜지스터가 NMOS 트랜지스터로 구성된 경우의 실렉터(24C)의 칩 상 레이아웃 패턴을 나타낸다. 해칭된 부분은 N형 영역을 나타내고, 일점쇄선으로 둘러싸인 부분은 게이트 라인을 나타낸다.
실렉터(24C)에 의하면, 각각의 스위칭 트랜지스터(Q40A, Q70A)용 면적은 다른 스위칭 트랜지스터의 각각의 면적보다 크게 할 수 있으므로, 실렉터(24C)의 온 저항(on-resistance)이 도2a의 경우보다 작고, 고속 운전이 가능하게 된다.
[제4 실시예]
다음에, 제1 실시예에서, 계조 전위 공급선의 수를 감소시킴으로써, 칩 면적을 감소시킬 수 있게 된다.
도7은 데이터 드라이버 내에 거의 한 행에 배치된 2개의 실렉터(24A, 24B)의 칩 상 레이아웃 패턴을 나타낸다. 해칭된 부분은 각각 NMOS 트랜지스터의 소스 또는 드레인을 구성하는 N형 영역을 나타낸다.
실렉터(24B)의 패턴은 첫째로 라인(Y)에 대하여 실렉터(24A) 패턴의 대칭 변환을 하고, 둘째로 변환된 패턴을 계조 전위 공급선 방향에 수직인 라인(Y)의 방향으로 이동시켜서 얻어진다. 도7에서, 굵은 선으로 도시한 끝이 있는 패턴은 각각 상부 및 하부에 인접한 제2 (하부) 및 제3(상부) 층 라인 쌍(상부/하부 라인 쌍)으로 구성된 계조 전위 공급선이다. 도7에서, 예를 들어 V3/V2는 제3 및 제2 배선층 내의 상부/하부 쌍의 공급선의 계조 전위가 각각 V3 및 V2라는 것을 의미한다. 공급선의 각각의 저항에 의한 전압 강하를 감소시키기 위해서, 반도체 칩의 중간부에 계조 전위 생성 회로(도시하지 않음)를 형성하고, 각각의 공급선은 회로로부터 양 방향으로 뻗어있다.
도7의 계조 전위 공급선에서, 도7의 상부로부터의 2개의 트렁크 상부/하부 라인 쌍은 실렉터(24A)에 접속되지만, 실렉터(24B)에는 접속되지 않는다. 즉, 이 라인 쌍은 실렉터(24A)의 접속부 내에 위치하는 한편, 실렉터(24B)의 비접속부 내에 위치한다. 비접속부의 동일 배선층 내의 공급선은 트렁크 라인의 수평 방향으로는 분기가 없고, 공급선 사이의 거리는 디자인 룰(design rule)을 만족하는 최소 d(접속부의 거리의 절반)인 것이 좋다. 이와는 반대로, 도7의 상부로부터의 제3 및 제4 상부/하부 라인 쌍은 각각, 실렉터(24A, 24B)의 비접속부 및 접속부에 위치한다. 이러한 접속부의 실렉터(24B)에 공급된 계조 전위의 조합은 실렉터(24A)의 접속부에 공급되는 것과 동일하여도 좋고, 상이하여도 좋다. 예를 들어 실렉터(24A, 24B)는 각각 다른 전위 조합을 갖는 계조 전위 공급선을 사용하여도 좋으며, 쌍방의 공급선 조합이 동일 또는 상이한 계조 전위 생성 회로의 전위 출력에 접속되어도 좋다.
도7의 상부로부터의 제5 ~ 제8 상부/하부 트렁크 라인 쌍의 패턴은 제1 ~ 제4 상부/하부 트렁크 라인 쌍의 것과 동일하다.
도8a는 도7의 실렉터(24A)의 상반의 확대도이다. 도8b는 도8a의 8B-8B선을 따라 절단한 단면도이다. 도9a ~ 도9d는 각각 도8a의 9A-9A선, 9B-9B선, 9C-9C선 및 9D-9D선을 따라 절단한 단면도이다. 각각의 단면도에서, 반도체 기판(60) 위의 절연체는 도시하지 않았다.
단면도에서, 참조 부호(L1 ~ L3)는 각각 제1 ~ 제3 배선층을 나타낸다. 또한, 전위(Vi)를 갖는 계조 전위 공급선의 트렁크 라인 부분은 통상 Si0로 표시하고, 트렁크 라인 Si0의 분기인 j번째 층 라인 또는 그 분기에 접속된 라인은 Sij로 표시한다.
도8b에서, 참조 부호(61 ~ 66)는 P형 기판(60) 상에 형성된 N형 영역을 나타낸다. 예를 들어 스위칭 트랜지스터(Q70)는 N형 영역(61), N형 영역(62), 이 N형 영역(61, 62) 사이의 P형 영역, 이 P형 영역 위의 게이트 산화 막, 및 이 막 위의 게이트 라인(G0)으로 구성된다. 상호 접속 라인(67)은 스위칭 트랜지스터(Q72)의 일단의 N형 영역(65)과 스위칭 트랜지스터(Q32)의 일단의 N형 영역(63)을 접속하기 위한 것으로, 제1 금속층(L1)이다.
서로 제3 및 제2 배선층에 인접한 트렁크 라인(S30, S70)으로부터의 전위(V3, V7)는 각각 N형 영역(64, 66)에 공급된다.
즉, 라인(S33)은 트렁크 라인(S30)으로부터 인접한 트렁크 라인(S70)을 향하여 분기되고, 그 선단부는 층간 콘택을 개재하여 하부 배선층의 중간 라인(S32)에 접속된다. 라인(S32)은 인접한 라인 사이의 거리(d)를 확보하기 위하여, 인접한 트렁크 라인(S20, S60)과 평행하다. 중간 라인(S32)의 선단부는 층간 콘택을 개재하여 하부 배선층의 라인(S31)에 접속된다. 배선에 의한 점유 면적의 국소적인 저감화에 의해서, 다른 상호 접속 라인으로 사용 가능한 상호 접속 영역을 증가시키기 위해서, 중간 라인(S31)은 중간 라인(S32)과 상하에 인접하도록 배치되고, 그 라인(S31)의 크기도 라인(S32)과 동일하다. 라인(S31)의 선단부는 기판 콘택을 개재하여 하부의 N형 영역(64)에 접속된다. 이것에 의해서, 도1의 스위칭 트랜지스터(Q32)의 계조 전위 입력단에 전위(V3)가 공급된다. 이와 같이, 트렁크 라인(S70)은 라인(S73), 층간 콘택, 라인(S72), 층간 콘택, 라인(S71) 및 기판 콘택을 개재하여 N형 영역(66)에 접속된다. 이것에 의해서, 도1의 스위칭 트랜지스터(Q72)의 계조 전위 입력단에 전위(V7)가 공급된다.
제2 행의 N형 영역(68, 69)에는 각각, 제2 배선층(L2)의 인접하는 트렁크 라인(S20, S60)으로부터의 전위가 공급된다.
즉, 라인(S22)은 라인(S20)으로부터 인접하는 트렁크 라인(S60)을 향하여 분기되고, 그 선단부가 층간 콘택을 개재하여 하부 배선층의 라인(S21)에 접속된다. 라인(S21)은 동일 배선층의 라인(67)과 거리d이상을 확보하고, 기판 콘택을 개재하여 하부의 N형 영역(68)에 접속된다. 이것에 의해서, 도1의 스위칭 트랜지스터(Q22)의 계조 전위 입력단에 전위(V2)가 공급된다. 이와 같이, 트렁크 라인(60)은 라인(S62), 층간 콘택, 라인(S61) 및 기판 콘택을 개재하여 N형 영역(69)에 접속됨으로써, 도1의 스위칭 트랜지스터(Q62)의 계조 전위 입력단에 전위(V6)가 공급된다. 라인(S61)은 동일 배선층의 라인(S21)과 거리d 이상을 확보하고 있다.
도7에 있어서, 계조 전위 공급선을 직선(Y) 부근에서 굴곡 없이 일직선으로 배치하고, 동일 배선층의 인접하는 라인이 d 이상의 거리를 확보해야 한다는 디자인 룰을 만족하도록 한 경우에는, 트렁크 라인과 수직 방향의 배선 영역 폭이 12d가 되는데 비하여, 제4 실시예에 의하면, 이것이 9d가 된다. 그러므로, 배선 영역이 저감되고, 칩 면적의 저감화가 달성된다.
[제5 실시예]
도10은 본 발명의 제5 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다. 도10에서는 하부 배선층의 라인을 볼 수 있도록, 상부 배선층의 다른 라인으로부터 상대적으로 이동시켜서 하부 배선층을 도시한다.
도10의 인접하는 상부/하부 트렁크 라인 쌍에 관한 기본 패턴, 즉, 상부/하부 트렁크 라인 쌍(S30, S20)과, 상부/하부 트렁크 라인 쌍(S70, S60)과, 이들에 접속된 라인은 도8a의 경우와 유사하다. 제1 층 배선층의 상호 접속은 그 자유도가 제2 층 배선층의 상호 접속보다 높아서 제한이 적기 때문에, 제1 층 상호 접속은 도10에 나타내지 않는다. 기본 패턴은 트렁크 라인에 수직인 방향으로 3d의 피치로 반복 배치된다.
도8a는 2계통의 계조 전위 공급선을 이용하지만, 도10은 1계통의 전위 공급선을 이용한다.
종래 기술과 같이, 제2 층 트렁크 라인만을 d의 피치로 병치한 경우, 또는 제2 및 제3 층 트렁크 라인을 균일하게 2d의 피치로 병치한 경우, 도10의 동일한 상호 접속 영역 내의 실렉터에 6레벨의 계조 전위밖에 공급할 수 없다. 그러나, 도10에서는 8레벨의 계조 전위를 공급할 수 있다. 즉, 종래 기술에 비해 상호 접속 영역을 저감할 수 있다.
[제6 실시예]
도11은 본 발명의 제6 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다.
계조 전위 공급선을 제2 및 제3배선층의 상하에 서로 인접하도록 배치한 경우, 제3 배선층의 계조 전위 공급 트렁크 라인은 제2 배선층의 하부 라인에 접속할 수 없지만, 제2 계조 전위 공급 트렁크 라인은 제1 배선층의 하부 라인에 직접 접속할 수 있다. 도10에서는 제2 배선층의 트렁크 라인(S20, S60) 사이에 라인(S22, S62)이 분기되고 있는데 반해서, 도11에서는 라인(S20, S60)이 각각 각각의 층간 콘택을 개재하여 이들과 평행인 라인(S21, S61)에 접속된다. 또한, 중간 라인(S32, S72)은 각각 층간 콘택을 개재하여 하부 배선층의 라인(S31, S71)에 접속된다. 이 들 라인(S21, S71, S31, S61)은 서로 평행하게 등 간격으로 배치된다. 제1 층 상호 접속 라인의 각각은 그 인접한 라인 사이의 거리를 짧게 하기 위해서 상부 배선층보다도 폭이 좁다.
제6 실시예에 의하면, 도18, 도19a 및 도19b에 나타낸 종래의 실렉터에 비해서, 종래 기술보다도 좁은 배선 영역을 사용하여 계조 전위를 공급할 수 있다. 즉, 도19a중의 해칭부의 패턴을 계조 전위 공급선에 수직인 방향으로 구성할 수 있으며, 이것에 의해 칩 면적을 저감할 수 있다.
[제7 실시예]
도12는 본 발명에 의한 제7 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다.
이 패턴은 도11의 패턴을 도7과 같이 접속부와 비접속부가 서로 인접하도록 재배치하여 얻어진다. 도12에서, 첫째로 라인(Y)에 대하여 좌반 패턴의 대칭 변환을 하고, 둘째로 변환된 패턴을 계조 전위 공급선 방향에 수직인 라인(Y)의 방향으로 이동시켜서 우반 패턴이 얻어진다.
도12에서, 계조 전위 트렁크 라인을 직선(Y) 부근에서 이동 없이 일직선으로 배치하고, 상술한 디자인 룰을 만족하도록 한 경우에는, 트렁크 라인과 수직 방향의 배선 영역 폭이 5d가 되는데 비하여, 제7 실시예에 의하면, 이것이 4d가 되므로, 배선 점유 면적의 저감화가 달성된다.
[제8 실시예]
도13은 본 발명에 의한 제8 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다.
도10에서는 2개의 인접하는 트렁크 라인 사이의 거리가 2d이고, 트렁크 라인 사이에 분기가 있지만, 도13에서는 서로 인접하는 3개의 트렁크 라인 쌍의 피치가 2d이고, 이들 사이에 분기가 있다. 트렁크 라인(S70)은 트렁크 라인(S30)을 향하는 분기 라인을 갖고, 트렁크 라인(S60)은 트렁크 라인(S00)을 향하는 분기 라인을 갖는다. 트렁크 라인(S10, S00)과 거기에 접속된 라인을 포함하는 패턴과, 트렁크 라인(S30, S20)과 거기에 접속된 라인을 포함하는 패턴은 트렁크 라인(S70, S60)에 대하여 서로 대칭이다. 3개의 상부/하부 라인 쌍을 포함하는 기본 패턴이 트렁크 라인에 수직 방향으로 5d의 피치로 반복 배치된다.
종래 기술과 같이, 제2 층 트렁크 라인만을 d의 피치로 병치한 경우, 또는 제2 및 제3 트렁크 라인을 균일하게 2d의 피치로 병치한 경우, 도13의 동일한 상호 접속 영역 내의 실렉터에 10 레벨의 계조 전위밖에 공급할 수 없다. 그러나, 도13에서는 12레벨의 계조 전위를 공급할 수 있다. 즉, 배선 영역을 종래 기술에 비해 저감할 수 있다.
종래 기술과 같이, 제2 층 라인만을 서로 병치한 경우, 또는 제2 및 제3 층 라인을 각각의 배선층 내에 서로 균일하게 2d의 피치로 병치한 경우, 도13과 동일한 상호 접속 영역 내의 실렉터에 10레벨의 계조 전위밖에 공급할 수 없다. 그러나, 도13에서는 12레벨의 계조 전위를 공급할 수 있다. 즉, 종래 기술에 비해 상호 접속 영역을 저감할 수 있다.
[제9 실시예]
도14는 본 발명에 의한 제9 실시예의 계조 전위 라인의 레이아웃 패턴을 나타낸다.
이 패턴은 도13의 패턴을 도7과 같이 접속부와 비접속부가 서로 인접하도록 재배치하여 얻어진다. 도14에서, 첫째로 라인(Y)에 대하여 좌반 패턴의 대칭 변환을 하고, 둘째로 변환된 패턴을 계조 전위 공급선 방향에 수직인 라인(Y)의 방향으로 이동시켜서 우반 패턴이 얻어진다.
도14에서, 계조 전위 트렁크 라인을 직선(Y) 부근에서 이동 없이 일직선으로 배치하고, 상술한 디자인 룰을 만족하도록 한 경우에는, 트렁크 라인과 수직 방향의 배선 영역 폭이 9d가 되는데 비하여, 제9 실시예에 의하면, 이것이 7d가 되므로, 배선 점유 면적의 저감화가 달성된다.
[제10 실시예]
도15는 본 발명에 의한 제10 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다. 도13에서, 트렁크 라인(S20, S00)은 각각 층간 콘택을 개재하여 각각의 트렁크 라인(S20, S00) 바로 밑에 병치된 라인(S21, S01)에 접속된다. 그러나, 트렁크 라인(S20, S00)으로부터 트렁크 라인(S60)을 향하여 라인을 분기시킬 수 있다. 도15에서는 이러한 분기된 경우를 제10 실시예로서 나타낸다. 다른 부분은 도13과 유사하고, 양자의 비교로부터 도15의 패턴을 용이하게 이해할 수 있으므로, 그 설명을 생략한다.
종래 기술과 같이 제2 층 라인만 사용한 경우에는, 10레벨의 계조 전위밖에 공급할 수 없는데 비해서, 도15의 경우에는, 12레벨의 계조 전위를 공급할 수 있 다. 즉, 배선 영역을 종래 기술보다도 저감할 수 있다.
[제11 실시예]
도16은 본 발명에 의한 제11 실시예의 계조 전위 공급선의 레이아웃 패턴을 나타낸다.
이 패턴은 도15의 패턴을 도7과 같이 접속부와 비접속부가 서로 인접하도록 재배치하여 얻어진다. 도16에서, 첫째로 라인(Y)에 대하여 좌반 패턴의 대칭 변환을 하고, 둘째로 변환된 패턴을 계조 전위 공급선 방향에 수직인 라인(Y)의 방향으로 이동시켜서 우반 패턴이 얻어진다.
도16에서, 계조 전위 트렁크 라인을 직선(Y) 부근에서 이동 없이 일직선으로 배치하고, 상술한 디자인 룰을 만족하도록 한 경우에는, 트렁크 라인과 수직 방향의 배선 영역 폭이 9d가 되는데 비하여, 제11 실시예에 의하면, 이것이 7d가 되므로, 배선 점유 면적의 저감화가 달성된다.
본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 거기에 한정되지 않고 본 발명의 정신과 범위를 벗어나지 않는 한도에서 여러 가지 수정과 변형이 가능하다는 것을 알 수 있을 것이다.
예를 들면 실렉터에 의해 선택되는 신호는 디지털이어도 좋다.
또한, 스위칭 트랜지스터는 P채널 FET 또는 박막 트랜지스터(TFT)이어도 좋다.
도1에서, 신호(*D2, *D1, *D0)에 의해 구동되는 스위칭 트랜지스터는 PMOS 트랜지스터로 하고, 다른 트랜지스터는 NMOS 트랜지스터로 하여도 좋다. 이 경우, 동 일형의 MOS트랜지스터를 사용한 경우보다도 칩 영역이 증가하지만, 신호(D2, D1, D0)를 신호(*D2, *D1, *D0)에 대신하여 사용할 수 있으므로, 선택 신호선의 수가 반으로 감소된다.
또한, 게이트 라인(G2)의 스위칭 트랜지스터를 게이트 라인(*G2)의 스위칭 트랜지스터로 대체한 구성을 채택하여도 좋다. 마찬가지로, 게이트 라인(G1, *G1, G0, *G0) 중 어느 2개의 게이트 라인의 스위칭 트랜지스터를 서로 교환하거나, 또는 임의로 선택된 어느 2행의 스위칭 트랜지스터를 서로 교환한 구성을 채택하여도 좋다. 이들 교환 중 하나에 의하면, 계조 전위 공급선에 공급된 전위가 변화된다.
상술한 실시예에서는 칩 상 배선에 대해서 설명하였지만, 본 발명은 데이터 드라이버가 액정 표시 패널 등의 유리 기판 상의 TFT로 구성된 경우에도 적용할 수 있다. 이 경우, 본 발명에 의한 반도체 장치는 표시 패널에 부설된다.
또, 본 발명은 기판 상에 복수의 동일 회로가 행으로 배치되고, 회로에 복수의 레벨을 갖는 전위를 공급하는 라인이 밀집되어 배치된 패턴에 특징이 있다. 따라서, 라인이 접속되는 회로는 실렉터에 한정되지 않고, 라인도 계조 전위 공급선에 한정되지 않는다.
또한, 본 발명이 적용되는 표시 장치는 매트릭스 표시용 데이터 드라이버를 갖추고 있기만 하면 되므로, 액정을 사용한 것에 한정되지 않는다.
본 발명의 제1 형태에 의하면, 신호의 수가 2n-1개의 2입력 실렉터에 의해 반으로 저감되므로, 그 수가 반으로 저감된 신호 중 하나가 2n-1입력 실렉터에 의해 선택됨으로써, 실렉터 회로의 스위칭 트랜지스터의 수와 스위칭 트랜지스터의 점유 면적을 저감할 수 있다. 또한, 동일 행 배치로 인해, 실렉터 회로의 총 트랜지스터 점유 면적을 더 저감할 수 있게 된다.
본 발명의 제2 형태에 의하면, 종래 기술과 같이 제2 층 라인만을 동일 피치로 병치한 경우, 또는 제2 및 제3 층 라인을 종래 기술에서의 피치의 두 배의 피치로 균일하게 배치한 경우보다, 동일 배선 영역에 더 많은 전위 공급선을 배치할 수 있다. 즉, 종래 기술의 경우에서 요구되던 배선 영역을 저감할 수 있으므로, 반도체 칩 또는 TFT가 구비되는 표시 패널의 주변부 면적을 저감할 수 있다.

Claims (23)

  1. n비트 선택 신호에 응답하여 2n개의 입력 신호 중 하나를 선택 출력하는 실렉터 회로에 있어서,
    상기 n비트 선택 신호 중 상기 n비트 선택 신호의 최상위 비트(most significant bit)인 1비트 선택 신호에 응답하여 2입력 중 하나를 선택하는 2n-1개의 2입력 실렉터; 및
    상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호에 응답하여 상기 2n-1개의 2입력 실렉터에 의해 선택된 하나의 입력 신호를 선택하며, 2n-1행×2(n-1)열의 어레이를 갖고, 상기 어레이의 각 행에서의 상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호 각각의 상보형 쌍의 어느 하나에 대응하는 위치에 배치된 트랜지스터를 갖고, 상기 각 행이 상기 2n-1개의 입력 실렉터 중 대응하는 것의 출력 신호를 수신하는, 2n-1입력 실렉터를 포함하며,
    상기 2n-1개의 2입력 실렉터 각각은,
    상기 1비트 선택 신호에 의해 온/오프 제어되고, 상기 2입력 중 하나를 수신하는 입력단과 출력단을 갖는 제1 스위칭 트랜지스터; 및
    상기 제1 스위칭 트랜지스터와 온/오프 상태가 역이 되도록 제어되고, 상기 2입력 중 다른 하나를 수신하는 입력단과, 상기 제1 스위칭 트랜지스터의 출력단에 접속된 출력단을 갖는 제2 스위칭 트랜지스터를 포함하며,
    상기 각 2입력 실렉터의 상기 제1 및 제2 스위칭 트랜지스터는 한 행에 배치되고, 상기 2n-1개의 2입력 실렉터는 서로 병치(竝置)된 실렉터 회로.
  2. 제1항에 있어서,
    상기 1비트 선택 신호는 비반전 및 반전 2진(binary) 신호를 포함하며,
    상기 제1 및 제2 스위칭 트랜지스터는 동일한 형태이고, 각각 상기 비반전 및 반전 2진 신호에 의해 제어되는 실렉터 회로.
  3. 제2항에 있어서,
    상기 2n-1입력 실렉터는, 각각이 직렬 접속되고, 한 행에 배치되며, 입력단과 출력단을 갖는 (n-1)개의 스위칭 트랜지스터를 갖는 2n-1개의 아날로그 스위치 회로를 포함하고,
    상기 (n-1)개의 스위칭 트랜지스터는 상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호에 응답하여 상기 2n-1개의 아날로그 스위치 회로 중 하나만이 턴 온되도록 온/오프 제어되며,
    상기 2n-1개의 아날로그 스위치 회로는 서로 병치되며, 또한 각각 상기 2n-1개의 2입력 실렉터와 같은 행에 배치되고,
    각각의 행에서 상기 제1 트랜지스터의 출력단은 상기 대응하는 아날로그 스위치 회로의 입력단에 접속되고, 상기 2n-1개의 아날로그 스위치 회로의 출력단이 공통으로 접속된 실렉터 회로.
  4. 제3항에 있어서,
    상기 각각의 n비트 선택 신호는 비반전 2진 신호 및 반전 2진 신호를 포함하며,
    상기 2n-1입력 실렉터의 스위칭 트랜지스터는 동일한 형태이며,
    동일한 2진 신호에 의해 제어되는 상기 실렉터 회로의 스위칭 트랜지스터는 동일한 열에 배치된 실렉터 회로.
  5. 제2항에 있어서,
    상기 2n-1입력 실렉터는 트리 구조로 배치된 복수의 2입력 실렉터를 포함하여, 토너먼트(tournament) 선택 방식으로 입력을 선택하는 실렉터 회로.
  6. 제5항에 있어서,
    상기 n비트 선택 신호의 각각의 비트 선택 신호는 비반전 2진 신호 및 반전 2진 신호를 포함하며,
    상기 2n-1입력 실렉터의 스위칭 트랜지스터는 동일한 형태이며,
    동일한 2진 신호에 의해 제어되는 상기 실렉터 회로의 스위칭 트랜지스터는 동일한 열에 배치된 실렉터 회로.
  7. 제1항에 있어서,
    상기 각각의 스위칭 트랜지스터는 FET인 실렉터 회로.
  8. n비트 선택 신호에 응답하여 2n개의 입력 신호 중 하나를 선택 출력하는 실렉터 회로를 구비한 반도체 장치에 있어서,
    상기 실렉터 회로는,
    상기 n비트 선택 신호 중 상기 n비트 선택 신호의 최상위 비트인 1비트 선택 신호에 응답하여 2입력 중 하나를 선택하는 2n-1개의 2입력 실렉터; 및
    상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호에 응답하여 상기 2n-1개의 2입력 실렉터에 의해 선택된 하나의 입력 신호를 선택하며, 2n-1행×2(n-1)열의 어레이를 갖고, 상기 어레이의 각 행에서의 상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호 각각의 상보형 쌍의 어느 하나에 대응하는 위치에 배치된 트랜지스터를 갖고, 상기 각 행이 상기 2n-1개의 입력 실렉터 중 대응하는 것의 출력 신호를 수신하는, 2n-1입력 실렉터를 포함하며,
    상기 2n-1개의 2입력 실렉터 각각은,
    상기 1비트 선택 신호에 의해 온/오프 제어되고, 상기 2입력 중 하나를 수신하는 입력단과 출력단을 갖는 제1 스위칭 트랜지스터; 및
    상기 제1 스위칭 트랜지스터와 온/오프 상태가 역이 되도록 제어되고, 상기 2입력 중 다른 하나를 수신하는 입력단과, 상기 제1 스위칭 트랜지스터의 출력단에 접속된 출력단을 갖는 제2 스위칭 트랜지스터를 포함하며,
    상기 각 2입력 실렉터의 상기 제1 및 제2 스위칭 트랜지스터는 동일한 행에 배치되고, 상기 2n-1개의 2입력 실렉터는 서로 병치된 반도체 장치.
  9. 제8항에 있어서,
    상기 2n개의 입력 신호로서 2n개의 기준 전위를 공급하는 기준 전위 공급 회로; 및
    상기 2n-1입력 실렉터의 출력단에 접속된 입력단을 갖는 출력 버퍼 회로를 더 포함하며,
    상기 실렉터 회로, 상기 기준 전위 공급 회로 및 상기 출력 버퍼 회로는 디지털 대 아날로그 컨버터 회로를 구성하는 반도체 장치.
  10. 데이터 라인과 주사 라인을 갖는 액티브 매트릭스 액정 표시 패널;
    상기 데이터 라인에 표시 전위를 공급하는 데이터 드라이버;
    상기 주사 라인에 라인순차로 주사 펄스를 공급하는 주사 드라이버; 및
    상기 데이터 드라이버의 출력단에 구비된 디지털 대 아날로그 컨버터 회로를 포함하는 액정 표시 장치로서,
    상기 디지털 대 아날로그 컨버터 회로는,
    n비트 선택 신호에 응답하여 2n개의 입력 신호 중 하나를 선택 출력하는 실렉터 회로;
    상기 2n개의 입력 신호로서 2n개의 기준 전위를 공급하는 기준 전위 공급 회로; 및
    상기 2n-1입력 실렉터의 출력단에 접속된 입력단을 갖는 출력 버퍼 회로를 포함하고,
    상기 실렉터 회로는,
    상기 n비트 선택 신호 중 상기 n비트 선택 신호의 최상위 비트인 1비트 선택 신호에 응답하여 2입력 중 하나를 선택하는 2n-1개의 2입력 실렉터; 및
    상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호에 응답하여 상기 2n-1개의 2입력 실렉터에 의해 선택된 하나의 입력 신호를 선택하며, 2n-1행×2(n-1)열의 어레이를 갖고, 상기 어레이의 각 행에서의 상기 1비트 선택 신호를 제외한 상기 n비트 선택 신호 각각의 상보형 쌍의 어느 하나에 대응하는 위치에 배치된 트랜지스터를 갖고, 상기 각 행이 상기 2n-1개의 입력 실렉터 중 대응하는 것의 출력 신호를 수신하는, 2n-1입력 실렉터를 포함하며,
    상기 2n-1개의 2입력 실렉터 각각은,
    상기 1비트 선택 신호에 의해 온/오프 제어되고, 상기 2입력 중 하나를 수신하는 입력단과 출력단을 갖는 제1 스위칭 트랜지스터; 및
    상기 제1 스위칭 트랜지스터와 온/오프 상태가 역이 되도록 제어되고, 상기 2입력 중 다른 하나를 수신하는 입력단과, 상기 제1 스위칭 트랜지스터의 출력단에 접속된 출력단을 갖는 제2 스위칭 트랜지스터를 포함하며,
    상기 각 2입력 실렉터의 상기 제1 및 제2 스위칭 트랜지스터는 동일한 행에 배치되고, 상기 2n-1개의 2입력 실렉터는 서로 병치된 액정 표시 장치.
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