KR101358168B1 - 디지털-아날로그 변환기 및 영상표시장치 - Google Patents

디지털-아날로그 변환기 및 영상표시장치 Download PDF

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Abstract

D/A변환기의 스위치수가 적어, 전체의 점유 면적을 삭감한다. 디지털 신호의 코드를, 연속하는 단위 코드간에서 1자리씩 비트가 변화하는 배열의 소정 코드로 변환하는 코드 변환부(40)와, 복수의 기준전압을 발생하는 기준전압 발생부(하위 레지스터·스트링(46))와, 기준전압 마다 설치되어, 대응하는 기준 전압의 출력을 제어하는 복수의 트랜지스터를 가지는 부분(상위 셀렉터(44))을 가진다. 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비한다. 복수의 트랜지스터는, 게이트 전극과 제어선과의 접속과 비접속의 조합에 의해 소정 코드의 배열이 프로그램되어 있다. 그 배열의 비트 변화 개소에서, 복수의 트랜지스터의 국부 채널의 온과 오프를 제어하는 게이트 전극이 생략되고 있다.
액정표시 패널, 화소부, 수직 드라이버, 수평 드라이버

Description

디지털-아날로그 변환기 및 영상표시장치{Digital-to-Analog Converter and Image Display Device}
본 발명은, 입력하는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기에 관하며, 이 변환기를, 화소부를 구동하는 신호선 마다 가지는 영상표시장치에 관한 것이다.
도 1에, 레지스터·스트링형의 Ｄ/Ａ컨버터의 기본구성을 나타낸다.
출력해야 할 아날로그 전압의 최소 전압(아날로그 하한값)Ｖｂ의 입력 단자Ｔｂ와 상기 아날로그 전압의 최대 전압(아날로그 상한값)Ｖｔ의 입력 단자Ｔｔ 사이에, 복수 N개의 레지스터 소자ＲＥ0,ＲＥ1, … ,ＲＥ(2N-2),ＲＥ(2N-1)의 직렬 접속체로 이루어지는 레지스터·스트링ＲＳ가 접속되어 있다.
각 레지스터 소자 사이의 노드 및 말단의 레지스터 소자와 입력 단자Ｔｂ 또는 입력 단자Ｔｔ의 접속 노드(여기에서는 입력 단자Ｔｂ측의 접속 노드)에, 각각 스위치가 접속되어 있다. 도 1의 예에서는, 레지스터 소자ＲＥ0과 ＲＥ1의 접속 노 드에 스위치 S0이 접속되고, 마찬가지로, 레지스터 소자ＲＥ1과 ＲＥ2의 접속 노드에 스위치 S1이 접속되며, 이 접속 관계가 레지스터 소자를 1개씩 시프트하면서 다른 스위치 S3∼S(2N-1)에서도 반복되고 있다.
N개의 스위치 S0∼S(2N-1)의 레지스터 소자와 반대 측이 단락되어 출력 단자Ｔｏ에 접속되어 있다.
이 Ｄ/Ａ컨버터는, 입력되는 Ｎ비트의 디지털 신호에 따라 하나의 스위치를 선택하면, (Ｖｔ-Ｖｂ)를 2N으로 등분할한 원하는 아날로그의 ＤＣ전압이 출력 전압 Ｖｏ로서 출력 단자Ｔｏ로부터 얻어진다.
이 구성의 Ｄ/Ａ컨버터는, 비트수를 N으로 하면 필요한 아날로그 스위치(스위치)의 수가 2N개가 되어, 다비트 변환의 경우에는 스위치가 방대한 수로 된다는 문제가 있다.
이 스위치수를 삭감하는 것이 가능한 복수단 구성의 Ｄ/Ａ컨버터가 알려져 있다(예를 들면 특허문헌 1참조).
특허문헌 1에는, 상위m비트를 변환하는 초단 D/A컨버터와, 하위n비트를 변환하는 다음단 D/A컨버터의 2단 구성이 개시되고 있다. 그리고, 초단 D/A컨버터가 레지스터·스트링형이며, 그 스위치 접속 구성이 2예 개시되어 있다. 이하, 이 스위치 접속 구성을 설명한다.
도 2a는, 상위 D/A컨버터의 회로도이다. 또한, 이 도면은 레지스터 소자 RE 와 스위치의 번호 배열순이 도 1과 역으로 되어 있다.
도시한 Ｄ/Ａ컨버터는, 도 1과 동일한 저항 스트링ＲＳ에 있어서, 레지스터 소자 ＲＥ간의 노드에 대하여, 2개의 스위치Ｓｉｔ와 Ｓｉｂ(i=1,2,3,4, … )가 병렬로 접속되어 있다. 이 중 반수의 스위치Ｓｉｔ군의 출력이 공통 접속되어 출력 단자Ｔｏｔ에 접속되고, 나머지 반수의 스위치Ｓｉｂ군의 출력이 공통 접속되어 출력 단자Ｔｏｂ에 접속되고 있다.
도 2b에, 입력 비트수가 4비트인 경우에 있어서의, 한쌍으로 선택되어 온하는 스위치와 입력 비트와의 대응을 나타낸다. 이 대응과 같이, 늘 2개 선택되는 스위치는, 레지스터 소자ＲＥ의 양단의 스위치이기 때문에, 2개의 출력 단자Ｔｏｔ와 Ｔｏｂ로부터는, 입력되는 디지털 신호의 상위비트의 코드에 의해 특정되는 하나의 레지스터 소자 RＥｉ(i=1,2,3,4, … )의 양단의 전압Ｖｔｔ와 Ｖｂｂ가 출력된다. 이 전압Ｖｔｔ와 Ｖｂｂ의 값은, 어느 레지스터 소자ＲＥ가 선택되는 가에 따라 다르지만, 전압Ｖｔｔ와 Ｖｂｂ의 전압차이는 일정하며, 하위 D/A레지스터의 기준전압이 된다.
예를 들면 스위치 S3t와 S4b가 선택되어 온 하면, 저항 R3의 양단의 전압이, 하위 D/A컨버터에 공급된다.
하위 D/A컨버터가 저항 스트링형인 경우, 선택된 2개의 전압을 하위 저항 스트링ＲＳ의 양단에 인가하고, 마찬가지로 하여 하위의 Ｄ/Ａ변환을 행한다. 이 하위 D/A컨버터는, 하나의 아날로그 출력을 얻기 위해 도 1과 같은 구성으로 실현된다. 또한, 특허문헌 1에서는 하위 D/A컨버터는 R-2R래더 저항형으로 되어 있다.
도 2a에 나타내는 구성을 상위 N비트에 사용하고, 도 1에 나타내는 구성을 하위 M비트에 사용하면, 전체의 스위치수는, 상위 스위치수 (2×2N-2)과 하위 스위치수(2M)를 더한 수가 된다.
도 2a에 있어서의 전체의 스위치수는, 도 1에 있어서의 1단 구성시의 스위치수 2(N+M)보다는 삭감되지만, 레지스터 소자ＲＥ간의 노드에 스위치가 2개 접속되므로, 스위치의 삭감율이 낮다.
또한 스위치수를 삭감하고 있는 구성이, 특허문헌 1에 개시되어 있다.
도 3a은, 이 구성의 상위 D/A컨버터의 회로도이다.
도 2a에 있어서는 레지스터 소자ＲＥ간의 노드에 2개의 스위치가 접속되어 있는 데 대해, 도 3a에 나타내는 구성에서는 하나이다. 따라서 스위치수는 반감되고 있다. 스위치 Ｓ0t,S1b,S2t,S3b, … 에 있어서, 출력 단자Ｔｏｔ와 Ｔｏｂ에 대하여, 스위치를 교대로 접속하고 있다.
도 3b에, 입력 비트수가 4비트의 경우에 있어서의, 한 쌍으로 선택되어 온 하는 스위치와 입력 비트의 대응관계를 나타낸다.
이 대응관계가 나타내는 바와 같이 항상 2개 선택되는 스위치인 반면, 레지스터 소자ＲＥ의 양단의 스위치와 마찬가지로, 도 2b의 경우와 동일하다. 단, 이 경우는 같은 스위치가 2회씩 선택된다.
이 도 3a에 도시되는 Ｄ/Ａ컨버터는, 도 2a에 도시하는 Ｄ/Ａ컨버터 보다, 더욱 스위치수를 삭감할 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2003-224477호(종래기술의 기재, 도 10, 도 11, 도 13등)
그러나, 이 구성에서는 스위치 Ｓ0t,S1b,S2t, S3b, … 를 필요에 따라 온 또는 오프시키는 제어신호가 스위치마다 다르다. 즉, 어떤 스위치에 착안하면, 이 스위치를 온 시키는 조합이 상기한 바와 같이 2쌍 있기 때문에, 이 스위치에 제어신호가 인가될 때, 다른 스위치를 동시에 온 하는 제어신호의 논리의 조합이 2개 있다.
따라서, 입력하는 디지털 신호로부터 스위치의 온과 오프의 제어신호를 발생하는 디코더가 필요하며, 그 디코더로부터 스위치에 접속하는 배선이 스위치의 수만큼 필요하게 된다. 따라서, 스위치수는 삭감할 수 있어도, 디코더 및 배선의 점유 면적에 의해, D/A컨버터의 면적이 커진다는 불이익이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 스위치수가 적음과 동시에, 전체의 점유 면적도 작은 D/A컨버터와, 이 D/A컨버터를 포함하는 영상표시장치를 제공하는 것이다.
본 발명에 따른 디지털-아날로그 변환기는, 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환부가, 상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드(예를 들면 그레이 코드)로 변환하고, 복수의 제어선으로부터 출력하는 코드 변환부와, 복수의 기준전압을 발생하는 기준전압 발생부와, 상기 기준 전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와, 상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고, 상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선과의 접속과 비접속의 조합에 의해 상기 소정 코드의 배열이 프로그램되고, 상기 복수의 트랜지스터의 각 트랜지스터 또는, 이 복수의 트랜지스터 중, 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 혹은 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 코드 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에, 상기 게이트 전극이 생략되고 있다.
본 발명에 따른 다른 디지털-아날로그 변환기는, 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환부가, 상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드(예를 들면 그레이 코드)로 변환하고, 이 소정 코드를, 정논리와 부논리의 쌍으로 설치되어 있는 복수의 제어선으로부터 단위 코드마다 병렬로 출력하는 코드 변환부와, 복수의 기준전압을 발생하는 기준전압 발생부와, 상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와, 상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고, 상기 복수의 트랜지스터는, 상기 게이트 전극을 제어선 쌍의 정논리측에 접속할지 부논리측에 접속할 지의 조합에 의해 상기 소정 코드의 배열이 프로그램되고, 상기 복수의 트랜지스터의 각 트랜지스터 또는, 이 복수의 트랜지스터 중 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 또는 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에, 상기 게이트 전극이, 이 게이트 전극에 대응하는 국부 채널을 상시 온 하는 전압 공급선에 접속되고, 정논리의 제어선과 부논리의 제어선의 양쪽에 접속되지 않는다.
본 발명에 따른 다른 디지털-아날로그 변환기는, 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환부가, 상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드(예를 들면 그레이 코드)로 변환하여, 이 소정 코드를, 복수의 제어선으로부터 단위 코드마다 병렬로 출력하는 코드 변환부와, 복수의 기준전압을 발생하는 기준전압 발생부와, 상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와, 상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고, 상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선의 접속과 비접속의 조합에 따라 상기 소정 코드의 배열이 프로그램되고, 이 프로그램의 예외로서, 상기 제어선 마다 입력되는 자리 코드내의 비트 변화 개소에 대응하는 상기 트랜지스터의 부분이, 상기 자리 코드가 나타내는 논리값에 관계없이 상기 국부 채널이 온이 되도록 형성되어 있다.
본 발명에 따른 영상표시장치는, 화소가 어레이 모양으로 배치되어 있는 화소부와, 상기 화소부의 화소열 마다 설치되어 있는 복수의 신호선과, 복수의 레지스터 소자의 직렬 접속체로 이루어지고, 최대 전압과 최소 전압이 양단에 인가될 때 값이 다른 복수의 기준전압을 발생하는 하나의 레지스터·스트링과, 상기 신호선마다 설치되어, 디지털의 영상신호를 입력하여 상기 신호선에 출력하는 아날로그 신호로 변환하는 복수의 변환부를 구비하고, 상기 변환부 안의, 상기 영상신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 부분이, 상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드(예를 들면 그레이 코드)로 변환하고, 복수의 제어선으로부터 출력하는 코드 변환부와, 상기 기준전압마다 설치되어, 대응하는 기준 전압의 출력을 제어하는 복수의 트랜지스터와, 상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고, 상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선의 접속과 비접속의 조합에 의해 상기 소정 코드의 배열이 프로그램되고, 상기 복수의 트랜지스터의 각 트랜지스터 또는 이 복수의 트랜지스터 중에서 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 혹은 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화하고 있는 자리에 대응하는 부분에, 상기 게이트 전극이 생략되고 있다.
본 발명에 따른 다른 영상표시장치는, 화소가 어레이 모양으로 배치되어 있는 화소부와, 상기 화소부의 화소열 마다 설치되는 복수의 신호선과, 복수의 레지스터 소자의 직렬 접속체로 이루어지고, 최대 전압과 최소 전압이 양단에 인가될 때 값이 다른 복수의 기준전압을 발생하는 하나의 레지스터·스트링과, 상기 신호선마다 설치되어, 디지털의 영상신호를 입력하여 상기 신호선에 출력하는 아날로그 신호로 변환하는 복수의 변환부를 구비하고, 상기 변환부 내의, 상기 영상신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 부분이, 상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드(예를 들면 그레이 코드)로 변환하고, 이 소정 코드를, 정논리와 부논리의 쌍으로 설치하는 복수의 제어선으로부터 단위 코드 마다 병렬로 출력하는 코드 변환부와, 상기 기준전압마다 설치되어, 대응하는 기준 전압의 출력을 제어하는 복수의 트랜지스터와, 상기 복수의 트랜지스터의 각 채널에 대해 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고, 상기 복수의 트랜지스터는, 상기 게이트 전극을 제어선 쌍의 정논리측에 접속할지 부논리측에 접속할 지의 조합에 의해 상기 소정 코드의 배열이 프로그램되고, 상기 복수의 트랜지스터의 각 트랜지스터 또는, 이 복수의 트랜지스터 중에서 최대와 최소의 기준 전압을 출력하는 2개의 트랜지스터의 한쪽 또는 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에, 상기 게이트 전극이, 이 게이트 전극에 대응하는 국부 채 널을 항상 온 하는 전압 공급선에 접속되고, 정논리의 제어선과 부논리의 제어선의 양쪽에 접속되지 않는다.
본 발명에 의하면, 스위치수가 적음과 동시에 전체의 점유 면적도 작은 Ｄ/Ａ컨버터와, 이 D/A컨버터를 포함하는 영상표시장치를 제공할 수 있다.
이하, 본 발명의 실시예는, 디지털-아날로그 변환기를 신호선 구동 유닛마다 내장하는 영상표시장치를 예로서 도면을 참조하여 설명한다.
《제1실시예》
도 4는, 본 발명의 실시예에 따른 영상표시장치로서 액정표시 패널의 구성 예를 도시하는 회로도이다.
도 4는, 간략화를 위해, 4행×4열분의 화소배열을 예로 도시하고 있다.
도시하는 액정표시 패널(1)에 있어서, 행렬 모양으로 배치된 4행×4열분의 화소(11)의 각각은, 박막트랜지스터ＴＦＴ와, 박막트랜지스터ＴＦＴ의 소스와 드레인의 한쪽에, 화소전극이 접속되는 액정 셀ＬＣ과, 이 소스 또는 드레인에 한쪽의 전극이 접속되는 저장용량Ｃｓ로 구성되어 있다. 이들 화소(11)의 각각에 대하여, 신호선(데이터 선)(12-1∼12-4)이 열마다 그 화소배열 방향을 따라 배선되고, 게이트 선(13-1∼13-4)이 행마다 그 화소배열 방향을 따라 배선되어 있다.
화소(11)의 각각에 있어서, 박막트랜지스터ＴＦＴ의 소스(또는, 드레인)는, 대응하는 데이터 선(12-1∼12-4)에 각각 접속되어 있다. 박막트랜지스터ＴＦＴ의 게이트는, 게이트 선(13-1∼13-4)에 각각 접속되어 있다. 액정 셀ＬＣ의 대향 전극 및 저장용량Ｃｓ의 다른 쪽의 전극은, 각 화소간에 공통으로 Ｃｓ라인(14)에 접속되어 있다. 이 Ｃｓ라인(14)에, 소정의 직류전압이 공통 전압Ｖｃｏｍ으로서 주어진다.
이상에 의해, 화소(11)가 행렬 모양으로 배치되어, 이들 화소(11)에 대하여 데이터 선(12-1 ∼12-4)이 열 마다 배선되고, 게이트 선(13-1∼13-4)이 행마다 배선되어 화소부(2)가 구성되고 있다. 화소부(2)에 있어서, 게이트 선(13-1∼13-4)의 각 일단은, 수직 드라이버(Ｖ·ＤＲＶ)(3)의 각 행의 출력단에 접속되어 있다.
수직 드라이버(3)는, 1화면의 표시기간마다 수직방향(열방향)으로 주사하여 게이트 선(13-1∼13-4)에 접속되는 각 화소(11)를 행 단위로 순차 선택한다. 즉, 수직 드라이버(3)로부터 게이트 선(13-1)에 대하여 수직주사 펄스가 주어질 때 1행째의 각 열의 화소가 선택되고, 게이트 선(13-2)에 대하여 수직주사 펄스가 주어질 때 2줄째의 각 열의 화소가 선택된다. 이하 마찬가지로, 게이트 선(13-3,13-4)에 대하여 수직 주사 펄스가 순차적으로 주어진다.
화소부(2)의 열 방향의 한쪽에, 수평 드라이버(Ｈ·ＤＲＶ)(4)가 배치되어 있다. 또한 수직 드라이버(3)나 수평 드라이버(4)에 대하여 각종의 클록 신호나 제어신호를 공급하는 타이밍 제너레이터(ＴＧ)(5)가 설치된다.
수평 드라이버(4)는, 반도체 다채널·디스플레이 드라이버이며, 데이터 선(12-1, 12-2, … )마다 구동 유닛을 가진다.
도 5에, 수평 드라이버(4)의 블럭도를 나타낸다. 이 블럭도에는, 본 실시예 의 주요부인 디지털-아날로그 변환기에 관한 구성(Ｄ/Ａ부)만 나타낸다. 이 Ｄ/Ａ부는, 레지스터·스트링형의 Ｄ/Ａ컨버터이며, 여기에서는 상위와 하위에서 각각 레지스터·스트링을 사용하는 Ｄ/Ａ변환을 행한다.
수평 드라이버(4)는, 데이터 선마다 구동 유닛 4A를 가진다(도에서는 5유닛까지 표시). 데이터 입력 단자Ｔｄｉ는, 디지털(영상)신호로서의 디지털 데이터를 입력하는 단자이며, 모든 구동 유닛 4A에 공통으로 설치된다. 데이터 출력 단자 Ｔｄｏ는 구동 유닛 4A 마다 설치된다.
구동 유닛 4A는, 시프트 레지스터(42), 래치회로(43), 상위 셀렉터(44), 하위 셀렉터(47) 및 버퍼 앰프(48)를 포함한다. 또한 모든 구동 유닛에 공통 구성으로서 코드 변환 회로(40)와 상위 레지스터·스트링(45)이 설치된다. 또한, 하위 레지스터·스트링은 각 하위 셀렉터(47)에 내장되어 있다.
특히 도시하지 않지만 타이밍 제너레이터(5)(도 4)로부터의 클록 신호가 시프트 레지스터(42)나 래치회로(43)에 입력된다. 그 외, 이 클록 신호는, 동기를 취할 필요가 있는 개소에 적절히 입력되고, 이것에 의해 모든 구동 유닛 4A가 동기하여 데이터 입력, 처리 및 데이터 출력을 행한다.
데이터 입력 단자Ｔｄｉ로부터 (N+M)비트의 디지털 데이터가 입력된다. 이 디지털 데이터는 상위 N비트와 하위 M비트에 의해 구성된다. 디지털 데이터는, 코드 변환 회로(40)에 입력되고, 여기에서 바이너리 코드에서 소정 코드로 변환된다. 소정 코드는, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열을 가지는 것이다. 이러한 소정 코드로서 대표적인 것으로는 그레이 코드가 있으며, 이하, 코드 변환 회로(40)는 바이너리·그레이 코드 변환을 행하는 것으로 한다. 단위 코드가 상기 (N+M)비트의 디지털 데이터를 표현하고, 모든 단위 코드에서 필요한 데이터 표현을 망라한다.
바이너리 코드에서 그레이 코드로 변환된 디지털 데이터가, 도 5에서 코드 변환 회로(40)에 인접하는 구동 유닛 4A의 시프트 레지스터(42)에 입력되어, 구동 유닛 4A의 배열 방향으로 시프트 레지스터(42)내를 순차 전송한다.
점 순차 구동의 경우에는 전송된 데이터는 순차(일정한 시간간격으로 잇달아) 각 채널 내의 래치회로(43)에 출력되어 일시 유지되고, 순차로 다음 단에 보내진다. 한편, 선 순차 구동의 경우는 모든 시프트 레지스터(42)에 데이터가 일치한 시점에서 일제히 래치회로(43)에 1표시 라인 분의 데이터가 출력되어, 일제히 다음 단에 보내진다.
래치회로(43)의 출력은 2계통으로 나뉘고 있다. 즉, 래치회로(43)에 유지되는 상위 N비트가 상위 셀렉터(44)에 출력되고, 하위 M비트가 하위 셀렉터(47)에 출력된다.
상위 셀렉터(44)는, 도 3a에 나타내는 스위치 Ｓ0t,S1b,S2ｔＳ3b, … 와 마찬가지로, N개의 스위치를 가진다. N개의 스위치 중 어느 하나가 선택되어서 온 함으로써 상위 셀렉터(44)가 동작한다. 한편, 하위 셀렉터(47)는, 도 1의 선택 상위 스위치 S0∼S(2N-1)와 마찬가지로, 2M개의 스위치를 가지고, 그 어느 하나가 선택되어 온 함으로써 동작한다.
본 실시예에서는 최하위측 비트 폭을 변환하는 하위 셀렉터(47)는 스위치 수가 많은 도 1의 구성을 취할 수밖에 없지만, 그보다 상위의 비트 변환에서는 가장 스위치수가 적은 도 3a의 구성을 채용한다. 도 3a의 구성에서는, 각 스위치가 쌍으로 온 할 필요가 있으며, 상세한 것은 후술하지만 본 실시예에서는, 그 쌍으로 스위치를 온 시키기 위해 그레이 코드 등의 비트 변화하는 자리가 단위 코드 내에서 하나의 소정 코드를 사용한다.
이에 따라 스위치를 쌍으로 온 시키기 위한 특수한 디코더가 불필요하게 된다.
도 5에 나타내는 수평 드라이버(4)는, 모든 상위 셀렉터(44)에 공통인 상위 레지스터·스트링(45)을 가진다.
상위 레지스터·스트링(45)은, 도 3a에 나타내는 저항 스트링ＲＳ와 마찬가지로 상위 비트수 N에 대응한 수, 즉 N개의 상위 레지스터 소자(도 1의 레지스터 소자ＲＥ0 ∼ＲＥ(N-1)에 상당)의 직렬 접속체이다. 또한 하위 셀렉터(47)에 내장되는 도시하지 않은 하위 레지스터·스트링은, 도 1에 나타내는 저항 스트링ＲＳ와 마찬가지로 하위 비트수 M에 대응한 수, 즉 2M개의 하위 레지스터 소자의 직렬 접속체이다.
상위 레지스터·스트링(45)의 한쪽 단에, Ｖｔ입력 단자Ｔｔ를 통해 아날로그 상한 전압Ｖｔ가 인가되고, 그 다른쪽 단에, Ｖｂ입력 단자Ｔｂ를 통해 아날로그 하한 전압Ｖｂ가 인가된다. 이 전압인가시에, 레지스터 소자의 저항값이 “R” 로 같은 경우, 레지스터 소자 사이에 (Ｖｔ-Ｖｂ)를 등간격으로 분할한 상위 전압값이, 레지스터 소자끼리의 접속 노드에 발생한다. 이 상위 전압값은, 하위 셀렉터(47)의 기준전압(상위 셀렉터(44)에 주어지는 상기 임계값 전압Ｖｔ나 아날로그 하한값Ｖｂ에 해당하는 전압)이 되므로, 이하, 기준 전압이라고 한다. 또한, 레지스터 소자의 저항값을 모두 같게 할 필요는 없으며, 복수의 레지스터 소자로부터 출력되는 전압값이 서로 다르도록 레지스터 소자의 각 저항값을 정할 수 있다.
이 레지스터 소자 사이에 발생하는 기준전압은 모든 상위 셀렉터(44)에 공급된다. 또, 도 3a과 동일한 접속 관계의 경우, 아날로그 상한값Ｖｔ와 아날로그 하한값Ｖｂ도 상위 셀렉터(44)에 공급된다.
또한, 도 1과는 달리, 아날로그 상한값Ｖｔ와 아날로그 하한값Ｖｂ의 한쪽을 상위 셀렉터(44)에 공급하는 구성이라도 된다. 이 경우, 레지스터 소자의 수를 하나의 도 3a의 경우보다 늘릴 필요가 있다.
상위 셀렉터(44)의 각 스위치에 입력되는 기준전압은, 레지스터 소자의 저항값이 같을 경우, (Ｖｔ-Ｖｂ)/N로 나타내는 일정 전압차로 순차 변화되는 전압값을 가진다. 레지스터 소자의 저항값이 다른 경우에는, 그 저항값의 변화에 따라 기준전압은 다른 값을 가진다.
상위 셀렉터(44)는, 상위 레지스터·스트링(45)에서 발생하는 Ｎ개의 기준전압으로부터, 입력되는 상위비트에 따른 전압값을 가지고, 전압차가 상기 일정전압차를 유지하는 2개의 기준 전압을 선택하여 출력한다.
하위 셀렉터(47)는, 2개의 기준전압을 내장된 하위 레지스터·스트링의 양단 에 인가하고, 이 전위차 사이를 더욱 세분화하여 2M개의 전압을 발생시킨다. 그리고, 입력되는 하위 비트에 따라 하나의 아날로그 전압을, 2M개의 전압으로부터 1개 선택하여 출력한다.
하위 셀렉터(47)로부터 출력되는 아날로그 전압은, 버퍼 앰프(48)를 거쳐, 필요에 따라 더 처리한 후에, 데이터 출력 단자Ｔｄｏ로부터, 각각 대응하는 신호선(도 4의 데이터 선(12-1∼12-4))에 입력되어, 이 신호선을 구동한다.
도 6에, 도 5에 나타내는 상위 셀렉터(44), 상위 레지스터·스트링(45) 및 하위 셀렉터(47)부분의 회로도를 나타낸다.
아날로그 하한값Ｖｂ의 입력 단자Ｔｂ과, 아날로그 상한값Ｖｔ의 입력 단자Ｔｔ 사이에, 복수 N개의 레지스터 소자ＲＥ0,ＲＥ1, … ,ＲＥ(N-1)의 직렬 접속체로 이루어지는 레지스터·스트링ＲＳ가 접속되어, 도 5의 상위 레지스터·스트링(45)이 구성되고 있다.
각 레지스터 소자간의 노드 및 말단의 레지스터 소자와 입력 단자Ｔｂ 또는 입력 단자Ｔｔ의 접속 노드(여기에서는 입력 단자Ｔｔ측의 접속 노드)에, 각각 스위치가 접속되고 있다.
도 6의 예에서는, 입력 단자Ｔｔ와 저항소자ＲＥ0의 접속 노드에 스위치 Ｓ0t가 접속되고, 레지스터 소자ＲＥ0과 ＲＥ1의 접속 노드에 스위치 S1b가 접속되며, 마찬가지로, 레지스터 소자ＲＥ1과 ＲＥ2의 접속 노드에 스위치 S2t가 접속되고, 이 접속 관계가 레지스터 소자를 1개씩 시프트하면서 다른 스위치 S3b,S4t,S5b,S6t, S7b, … 에서도 반복되고 있다.
이들 스위치는 도 5의 상위 셀렉터(44)에 포함된다.
상위 셀렉터(44)안에서, 짝수 번째의 스위치, 즉 Ｓ0t,S2t,S4t,S6t, … 의 출력이 공통화되고(공통 선(50)), 홀수번째의 스위치, 즉 S1b,S3b,S5b,S6b, … 의 출력이 공통화되고 있다(공통 선(51)).
한편, 하위 셀렉터(47)안에, 레지스터 소자ｒｅ0,ｒｅ1,ｒｅ2,ｒｅ3의 직렬접속체인 하위 레지스터·스트링(46)이 설치된다. 하위 레지스터·스트링(46)의 한쪽 단에 스위치Ｓｔｂ1과 Ｓｔｂ3이 병렬로 접속되고, 다른쪽 단에 스위치Ｓｔｂ0 과 Ｓｔｂ2가 병렬로 접속되어 있다. 스위치Ｓｔｂ0과 Ｓｔｂ1의 각 입력이 공통 선 50과 51에 접속되고, 스위치Ｓｔｂ2와 Ｓｔｂ3의 각 입력이 마찬가지로, 공통 선 50과 51에 접속되고 있다.
이들 4개의 스위치Ｓｔｂ0,Ｓｔｂ1,Ｓｔｂ2,Ｓｔｂ3은, 상기 공통 선 50과 51로부터 출력되는 2개의 기준전압의 대소 관계를 적절히 반전하여, 하위 레지스터·스트링(46)의 레지스터 소자ｒｅ0측에 높은 쪽의 기준전압이 인가되고, 레지스터 소자ｒｅ3측에 낮은 쪽의 기준전압이 인가되도록 하기 위함이다. 4개의 스위치Ｓｔｂ0,Ｓｔｂ1,Ｓｔｂ2,Ｓｔｂ3은 상위 셀렉터(44)에 포함되는 스위치이며, 그 제어신호는 1비트이면 되고, 도시하지 않은 제어부로부터 주어진다.
하위 셀렉터(47)에는, 또한, 하위 M비트를 변환하기 위한 2M(여기에서는 M=2)개의 스위치 S0,S1,S2,S3이 설치되어, 각각 레지스터 소자ｒｅ0과 ｒｅ1 사이, 레지스터 소자ｒｅ1과 ｒｅ2사이, 레지스터 소자ｒｅ2과 ｒｅ3사이, 레지스터 소자ｒｅ3의 타단에 접속되고 있다.
다음에, 도 5에 나타내는 코드 변환 회로(40)로 변환되는 바이너리(B)코드와 그레이(G)코드 및 변환 회로의 구성을 설명한다.
도 7에 B코드와 G코드의 대응과, 각각의 배열을 나타낸다. 여기에서는 3자리의 코드를 예로 한다.
B코드는 하위 코드부터 순서대로 자리 올림하는 데 대해, G코드는, 예를 들면 「100」이라는 단위 코드(통상, 이것을 G코드라고 한다)가, 인접하는 「101」의 단위 코드 사이에서 비트 변화하는 자리가 1개로 정해져 있다. 이 규칙성이, 모든 수를 표현하는 단위 코드의 배열에 있어서 준수되고 있다. 이에 대하여 B코드에서는 비트 변화하는 자리는 1 또는 2로, 그 규칙성이 복잡하다.
본 실시예는, G코드의 규칙성의 단순함을 이용하여 상위 셀렉터를 실현하는 것이다.
도 8에, 코드 변환 회로(40)의 회로 예를 도시한다.
도시하는 코드 변환 회로(40)는, (B2,B1,B0)로 일반화되어 있는 Ｂ코드를 입력하고, (G2,G1,G0)로 일반화되어 있는 Ｇ코드의 단위 코드(이하, G단위 코드라 함)를 출력한다.
코드 변환 회로(40)는, 2개의 배타적 논리합(ＥＸＯＲ)게이트 회로 52와 53으로 이루어지는 ＥＸＯＲ게이트 회로(52)의 한쪽 입력에, B코드의 최하위 비트 B0이 입력되고, ＥＸＯＲ게이트 회로(52)의 다른 쪽 입력과 ＥＸＯＲ게이트 회로(53) 의 한쪽 입력에 비트 B1이 입력되고, ＥＸＯＲ게이트 회로(53)의 다른 쪽 입력에 최상위 비트 B2가 입력되고 있다.
한편 ＥＸＯＲ게이트 회로(52)로부터 G단위 코드의 최하위 비트 G0이 출력되고, ＥＸＯＲ게이트 회로(53)로부터 비트 G1이 출력된다. G단위 코드의 최상위 비트 G2는, B코드의 최상위 비트 B2가 그대로 출력된다.
ＥＸＯＲ게이트 회로는 “1”이 입력에 입력되었을 때 “0”을 출력하는 것을 예외로 하는 논리합 회로이기 때문에, 예를 들면 B코드(B2,B1,B0)= (1,1,1)이 입력되었을 때 G단위 코드(G2,G1,G0)= (1,0,0)을 출력한다.
도 6에 나타내는 상위 셀렉터(44)는, 상위 비트수 N과 같은 수의 스위치 Ｓ0t,S1b,S2t,S3b,S4t,S5b,S6t,S7b, … 을 가지지만, 각각에 N비트 분의 제어선을 입력한 것은 제어선의 배선 수가 방대한 수가 되어, 그 배선 스페이스를 확보하면, 스위치 수를 줄이는 효과를 현저히 손상시킬 수 있다.
그래서, 본 실시예에서는 멀티 게이트·트랜지스터를 사용하여, 그 게이트 접속 패턴으로 코드 배열을 미리 프로그램해 두고, 이에 따라 제어선 수를 삭감한다.
도 9는, 이 멀티 게이트·트랜지스터의 설명도이며, 여기에서는 4비트의 Ｂ코드 배열이 프로그램되어 있는 경우를 나타낸다. 여기에서는, 멀티 게이트를 가지는 2개의 트랜지스터(전술한 개개의 스위치에 상당) M1과 M2가 2개 도시되고 있다.
트랜지스터 M1과 M2는 같은 구성을 가진다. 이하 트랜지스터 M1로 설명한다.
트랜지스터 M1은, 예를 들면 반도체 기판에 불순물을 확산하여 설치되거나 또는, 기판에 절연된 반도체 도전 막으로 이루어지는 반도체 채널층(61)을 가진다. 도시한 예의 반도체 채널(61)은, 한쪽에 긴 사각형 패턴을 가지고, 그 입력 단부ＩＮ1이 레지스터 소자 RE중 어느 하나의 노드에 접속되어, 어떤 값의 기준전압을 입력한다. 또한 이 트랜지스터 M1이 온 하면, 반도체 채널층(61)의 다른 쪽의 출력 단부ＯＵＴ1로부터, 입력한 기준 전압을 출력한다.
반도체 채널층(61)의 폭(짧은 변의 길이)을 가로지르도록, 각 비트(코드의 자리)에 대응하는 4개의 게이트 전극 G10,G11,G12,G13이 소정 간격으로 배치되어 있다. 이들 게이트 전극 G10,G11,G12,G13의 각각과, 반도체 채널층(61) 사이에는 얇은 게이트 절연막(통상, 산화막)이 끼워지고, 이에 따라 ＭＯＳ구조가 형성되고 있다. 이 ＭＯＳ구조에 의해 제어되는 게이트 전극 바로 아래의 반도체 채널층(61)의 부분이 국부 채널이 되고 있다. 국부 채널 사이의 반도체 채널층(61)의 부분은 불순물 농도를 높게 하여 도전율을 높이고 있다. 이 때문에 4개의 ＭＯＳ구조(단위 MOS트랜지스터)가 모두 온 했을 때 4개의 국부 채널이, 사이에 도전율이 높은 불순물 영역을 통해 채널로서 연결되어, 트랜지스터 M1이 온 한다. 한편, 하나라도 국부 채널을 온 할 수 없을 때는, 채널이 중간에 전기적으로 절단되어 트랜지스터 M1은 오프가 된다.
각 게이트 전극은, 예를 들면 폴리실리콘으로 형성되어 있다.
국부 채널을 온 할지 여부는, 각 게이트 전극에 인가되는 전압에 의해 결정된다. 예를 들면 N채널형의 경우, 양 전압(예를 들면 전원전압 Vdd)인가될 때 온, 전압이 인가되지 않을 때(또는 0[V]의 전압 인가) 국부 채널이 오프가 된다. 이 국 부 채널의 온 또는 오프는, 입력하는 4비트에 대응하는 배선(제어선)과 게이트 전극과의 접속 관계로 결정된다.
도 9의 예에서는, 제어선은 비트마다 정논리선과 부논리선의 쌍으로 설치된다. 제어선은, 게이트 전극보다 상층의 예를 들면 폴리실리콘층이나 금속 배선층으로 이루어진다.
본 실시예에서 정논리는 비트가 “1”일 때 국부 채널을 온 시키는 논리이며, 부논리는, 그 반대이다. 도 9에 나타내는 제어선의 부호 중 “B (바)”를 부가하지 않은 제어선이 정논리선 L0,L1,L2,L3, “B”를 부가한 부호의 제어선이 부논리선 L0B,L1B,L2B,L3B이다.
도 9에 나타내는 콘택(63)에 의해, 비트(자리)마다, 국부 채널을 온 시킬 때는 정논리선에 접속하고, 오프시킬 때는 부논리선에 접속되고 있다. 도 9의 트랜지스터 M1은 입력되는 Ｂ코드= (1,1,0,1)로 반도체 채널층(61)이 온하도록 콘택(63)을 정논리선에 접속할지, 부논리선에 접속할지가 정해져 있다. 또한 트랜지스터 M2는, 입력되는 Ｂ코드= (1,1,0,0)로 반도체 채널층(61)이 온 하도록 콘택(63)을 정논리선에 접속할지, 부논리선에 접속할지가 정해지고 있다.
각 콘택(63)은, 게이트 전극과 제어선을 접속하는 도전성 플러그(및 국부 배선) 등으로 형성되어 있다.
이와 같이 멀티 게이트·트랜지스터(트랜지스터 M1,M2)와, 그 게이트 전극의 제어선에 대한 접속 관계로, B코드 배열이 프로그램되고 있으며, 이것에 의해 제어 선 수를 저감 하거나 또는 디코더를 불필요로 하고 있다.
그러나, 도 9의 트랜지스터 구조를 그대로 도 6에 나타내는 스위치 Ｓ0t,S1b,S2t,S3b,S4t,S5b,S6t,S7b, … 에 적용할 수 없다. 왜냐하면, 이들의 스위치는, 그 하나의 스위치가 연속하는 2개의 디지털 코드에 대하여 온 해야 한다는 룰이 있으며, 도 9의 구조에서는, 부분적으로는 가능해도 코드 배열 전체에 대하여 상기 룰을 지키는 것이 불가능하기 때문이다.
도 10에, 본 실시예에 있어서 G코드의 배열이 프로그램되어 있는 멀티 게이트· 트랜지스터형의 셀렉터를 나타낸다. 또한, 도 10에서는 간략화를 위해 3비트 대응으로 하고 있다.
도시하는 셀렉터가, 도 9를 사용하여 설명한 것과 다른 점은, N비트의 단위 G코드가 병렬 입력되는 복수 2N개의 제어선에 의해 제어되는 게이트 전극이, 단위 G코드의 각 자리에 있는 비트 변화하는 개소에서 생략되고 있는 점이다. 게이트 전극 아래쪽의 국부 채널은 전압이 인가되지 않을 때 항상 온 하거나 또는 게이트 전극이 형성되지 않을 때도 항상 온 한다. 이 때문에, 비트 변화 개소에 대응하는 하나의 게이트 전극을, 트랜지스터로 형성하지 않도록 하면, 이 부분에 대응하는 Ｇ단위 코드의 자리가 “1”이나 “0”에서도, 이 국부 채널은 온 상태를 유지한다.
구체적으로 도 10은, 3개의 Ｇ단위 코드= (0,0,0), (0,0,1), (0,1,1)에 대응하여 트랜지스터 M0, M1, M2가 형성되어 있다. 이 3개의 트랜지스터 M0,M1,M2는, 도 6에 나타내지 않은 하위측의 3스위치 S(N-1)b,S(N-2)t,S(N-3)b에 해당한다.
3개의 트랜지스터 M0,M1,M2의 입력ＩＮ0,ＩＮ1,ＩＮ2에, 각각 도시한 바와 같은 레지스터 소자ＲＥ(N-2),ＲＥ(N-3), … 이 접속되고 있다. 그리고, 입력ＩＮ 0,ＩＮ1,ＩＮ2에, 각각 기준전압ＶＲ0,ＶＲ1,ＶＲ2가 인가된다.
도 10에서는 트랜지스터 M1에서 최하위의 자리 부분에 게이트 전극이 생략되고 있기 때문에 “x”(“1”또는 “0”:임의)가 되고, 트랜지스터 M2에서는 정중앙에 자리 부분의 게이트 전극이 생략되고 있기 때문에, 그 자리가 “x”가 된다.
따라서, 입력되는 단위 G코드가 (0,0,1)일 때 트랜지스터 M1과 M2의 양쪽이 온 한다. 다음에, 단위 G코드가 (0,1,1)이 입력되면 마찬가지로, 트랜지스터 M2와 그 다음의 도시하지 않은 트랜지스터가 선택된다. 이와 같이 인접하는 2개의 트랜지스터를 쌍으로 선택하는 동작이 가능하게 된다.
도 11은, 멀티 게이트·트랜지스터형의 셀렉터를 사용하는 것을 전제로 하는, 도 6의 스위치 부분의 보다 상세한 등가 회로이다.
도 11에 나타내는 상위 셀렉터(44) 및 하위 셀렉터(47)는, 상위 3비트를 G코드(G4,G3,G2)로 입력하고, 하위 2비트를 B코드(B0,B1)로 입력하여, 각각 변환하고, 그 결과, 출력 단자Ｔｏ로부터 하나의 아날로그 전압을 얻기 위한 구성이다. 유효 입력 비트수는 5이지만, 그 외, 트랜지스터 M20∼23에서 기준전압의 대소관계를 반전 제어하기 위한 1비트의 Ｂ코드(B2)가 필요하다.
상위 셀렉터(44)는, 하나의 스위치에 3개의 단위 트랜지스터 M0∼m26 중, 게이트 전극이 생략되고 있는 단위 트랜지스터 m3,m7,m9,m14,m15,m19,m21은 형성되지 않고, 그 부분의 국부 채널이 항상 온이 되고 있다.
기준전압의 대소관계를 반전 제어하기 위한 4개의 트랜지스터 M20∼23이, 공통 선 50과 51에 접속되고, 또한 상위 셀렉터(44)의 상위 출력 노드 Ｔ와, 하위 출 력 노드 B에 하위 레지스터·스트링(46)이 접속되고 있다. 하위 레지스터·스트링(46)에 접속되어 있는 2비트를 변환하는 하위 셀렉터(47)의 부분(도면 중 다른 파선부분 C)은, 도 9와 마찬가지로 형성되고 있기 때문에, 여기에서의 설명을 생략한다.
상위 셀렉터(44)에는, 9개의 기준전압ＶＲ0∼ＶＲ8이 주어지고, 그 하나를 입력되는 G단위 코드(G4,G3,G2)에 따라 출력할 수 있다. 도 11에 있어서 파선으로 둘러싸는 부분 A가, 도 10의 패턴 도면에 대응한다.
도 11에서는, 도 10에서 설명한 게이트 전극의 생략 방법이, 다른 상위의 트랜지스터에도 전개되고 있다.
이 3비트의 셀렉터는, 이하의 순서로 구성한다.
우선, 비트 수만큼의 게이트 전극배치가 가능한 멀티 게이트·트랜지스터를, 9개 준비한다. 그리고, 기준전압 ＶＲ0,ＶＲ1,ＶＲ2, … ,ＶＲ8에 접속되는 트랜지스터를 각각 순서대로 G코드의 (0,0,0), (0,0,1), (0,1,1), … , (1,0,0) 에 대응시킨다. 또한 3개 직렬 접속되어 있는 단위 트랜지스터의 각각을 왼쪽에서 오른쪽으로 코드의 상위부터 하위에 대응시킨다.
이와 같이 대응시킨 후, G코드에서 하나 앞의 코드로부터 변화된 비트에 대응하는 단위 트랜지스터의 게이트를 제거하고, 그 부분에서 단위 트랜지스터를 형성하지 않고 항상 온 시킨다. G코드의 최초와 최후의 단위 트랜지스터는 3개 모두 남겨 두도록 한다. 또한, 배치에 따라서는, 단위 트랜지스터를 3개 모두 남겨 두는 트랜지스터는, G코드의 최초와 최후의 한쪽에 대응하는 트랜지스터로만 해도 된다. 이것은, 아날로그 상한값Ｖｔ와 아날로그 하한값Ｖｂ의 한쪽을 그대로 기준전압으로서 출력시키는 경우이다. 또한, 모든 스위치에서 단위 트랜지스터를 3개 모두 남기는 구성도 가능하다.
동작을, 도 10 및 도 11을 사용하여 설명한다.
단위 트랜지스터 M0∼M26은 Ｎ형 MOS트랜지스터라고 하면, 디지털 신호의 “1”에서 온 하여 전도한다. 여기에서 상위 3비트에 (0,0,0)의 Ｇ단위 코드가 들어가면 제어선 G2B, G3B, G4B에 게이트 전극이 접속되어 있는 트랜지스터(단위 트랜지스터 m2,m1,m0을 가지는 트랜지스터)가 온 한다. 또한 제어선 B2B에 접속되어 있는 트랜지스터도 온 하고, 상위 출력 노드 Ｔ에는 기준전압ＶＲ1이 나타나고, 하위 출력 노드 B에는 기준전압ＶＲ0이 나타난다.
상위 3비트가 (0,1,0)의 경우에는, 도 8에 나타내는 코드 변환 회로(40)에 의한 그레이 변환에 의해 (0,1,1)로 변환된다. 이 Ｇ단위 코드(0,1,1)에 할당되어 있는 트랜지스터는, 단위 트랜지스터 m11,m10,(m9)을 가지는 트랜지스터이지만, 이 중 단위 트랜지스터 M9는 형성되지 않는다. 따라서, 이 트랜지스터와, 그 인접하는 단위 트랜지스터 m8,(m7),m6을 가지는 트랜지스터도 동시에 온 한다. 왜냐하면 이 트랜지스터는 정중앙의 단위 트랜지스터 m7이 생략되고 있기 때문이다. 따라서, 상위 출력 노드 Ｔ에는 기준전압ＶＲ3, 하위 출력 노드 B에는 기준전압 ＶＲ2가 나타난다.
이러한 단위 트랜지스터의 생략을, 도 7에 나타내는 Ｇ코드 배열 전체에 대하여 행하면, 하위 셀렉터(47)에 필요한 기준전압을 상위 출력 노드 Ｔ와 하위 출 력 노드 B에 출력할 수 있다.
단, 이 구성의 경우, 하위 레지스터·스트링(46)에 주는 전압의 대소관계가 위측의 최하위 비트의 값에 의해 역전하므로, 도 11에서는 트랜지스터 M20∼M23을 설치하고, 비트 B2로 의해 선택하는 2개의 트랜지스터의 조합을 바꾸는 것으로, 이 문제를 해소하고 있다.
또한, 상위 출력 노드 Ｔ와 하위 출력 노드 B에 출력되는 기준전압의 값과 하위 비트의 대응으로 하위 스위치 S0∼S4(도 6 참조)의 선택 방법을 바꿈으로써, 도 11의 트랜지스터 M20∼M23을 생략할 수도 있다.
도 11의 출력 단자Ｔｏ로부터 출력되는 아날로그 전압은, 도 5의 버퍼 앰프(48)를 거쳐, 대응하는 신호선에 출력된다.
이상으로부터, 스위치의 수가 적고, 또한 제어선도 적게 하여 점유 면적이 작은 Ｄ/Ａ부를 가지는 구동 유닛 4A를 실현할 수 있다. 영상표시장치의 대형화가 진행되어, 그 수평 화소수가 증대하고 있기 때문에, 이 개개의 구동 유닛 4A의 점유 면적축소는, 구동ＩＣ의 소형화, 저비용화에 크게 기여한다.
《제2실시예》
도 12에 제2실시예에 있어서의, 상위 셀렉터(44)의 스위치 부분의 등가회로를 나타낸다.
상기 제1실시예에서는 게이트 전극을 비트 변화 개소에서 생략하고, 그 부분의 단위 트랜지스터가 형성되지 않도록 했지만, 본 실시예에서는 단위 트랜지스터 자체는 형성되지만, 이 단위 트랜지스터의 게이트를 정논리선과 부논리선의 어느 곳에도 접속하지 않고, 소정의 전압 공급선, 예를 들면 전원 전압 공급선에 접속하며, 이에 따라 국부 채널이 항상 온 시킨다.
도 12에서는, 단위 트랜지스터 m3,m7,m9,m14,m15,m19,m21개소에서, 게이트 전극이 정논리선과 부논리선의 어느 곳에도 접속되지 않고, 항상 온 하기 때문에 전원전압 Vdd에 전기적으로 고정되어 있음을 알 수 있다.
《제3실시예》
또한 바이너리 코드를 그레이 코드로 변환하는 것에 한정되지 않고, 그레이 코드가 아닐 때도 연속하는 코드로 변화되는 비트가 1자리의 것이면 동일한 효과를 얻을 수 있다.
도 13에, 이러한 코드의 배열 예를 도시한다.
이 코드는 그레이 코드와는 다르지만 상하의 코드와 다른 비트는 하나 만으로 되어 있다. 바이너리 코드를, 이러한 코드로 변환하고, 그 배열을 전술한 제1∼ 제3 실시예의 어느 방법으로 트랜지스터 어레이 내에 프로그램하는 것으로, 전술한 실시예와 동일한 효과를 얻을 수 있다.
또한, 상기 제1∼ 제3실시예에서는 2단의 Ｄ/Ａ변환부이지만, 그 이상의 복수 단의 것이라도 적용가능하다.
또한 D/A변환부를 레지스터·스트링형으로 하고 있지만, 그 이외의 구성에서도 적용 가능하다. 즉, 복수의 기준전압을 발생하는 기준전압 발생부를 가지고 있으면, 이것이 레지스터·스트링형이 아니더라도 상관없다.
또한 액정표시장치 이외의 표시장치, 그 외 오디오 기기 등의 Ｄ/Ａ컨버터에 도 적용가능하다.
본 발명의 실시예에 의하면, D/A컨버터의 비트수가 증가한 경우에도 면적의 증대를 억제하는 것이 가능하다.
면적의 증대를 억제함으로써 각 배선 노드에 붙는 기생 용량의 증대를 억제할 수 있기 때문에, 변환 스피드의 열화를 억제하는 것이 가능하다.
도 1은 배경기술에 관하며, 레지스터·스트링형의 Ｄ/Ａ컨버터의 기본구성을 나타내는 회로도이다.
도 2a는 배경기술에 관한 상위 D/A컨버터의 회로도이고, 도 2b는 그 스위치와 입력 비트의 대응도이다.
도 3a는 다른 배경기술에 관한 상위 D/A컨버터의 회로도이고, 도 2b는 그 스위치와 입력 비트의 대응도이다.
도 4는 본 발명의 실시예에 따른 영상표시장치로서 액정표시 패널의 구성예를 나타내는 회로도이다.
도 5는 수평 드라이버의 블럭도이다.
도 6은 상위 및 하위 셀렉터 부분과 상위 레지스터·스트링의 회로도이다.
도 7은 B코드와 G코드의 배열 대응도이다.
도 8은 코드 변환 회로의 회로도이다.
도 9는 B코드 대응의 멀티 게이트·트랜지스터의 개략 패턴도이다.
도 10은 G코드 대응의 멀티 게이트·트랜지스터의 개략 패턴도이다.
도 11은 도 6의 스위치 부분의 보다 상세한 등가 회로이다.
도 12는 제2실시예에 있어서의, 상위 셀렉터의 스위치 부분의 등가 회로이다.
도 13은 제3실시예에 따른 그레이 코드 이외의 다른 소정 코드의 배열도이다.
[부호의 설명]
1 : 액정표시 패널 2 : 화소부
3 : 수직 드라이버 4 : 수평 드라이버
4A : 구동 유닛 40 : 코드 변환 회로
42 : 시프트 레지스터 43 : 래치 회로
44 : 상위 셀렉터 45 : 상위 레지스터·스트링
46 : 하위 레지스터·스트링 47 : 하위 셀렉터
48 : 버퍼 앰프 5 : 타이밍 제너레이터
12-1∼12-4 : 데이터 선 61 : 반도체 채널층
63 : 콘택 Ｔｄｉ : 데이터 입력 단자
Ｔｄｏ : 데이터 출력 단자 Ｔ : 상위 출력 노드
B : 하위 출력 노드 Ｓ0t : 상위 스위치
M1 : 트랜지스터 m0 : 단위 트랜지스터
ＲＥ : 레지스터 소자 L0 : 제어선(정논리선)
L0B : 부논리선 ＶＲｘ(x=0∼2N -1) : 기준전압
ＶＴ : 아날로그 상한값 Ｖｂ : 아날로그 하한값

Claims (11)

  1. 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환부는,
    상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드로 변환하고, 복수의 제어선으로부터 출력하는 코드 변환부와,
    복수의 기준전압을 발생하는 기준전압 발생부와,
    상기 기준 전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고,
    상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선의 접속과 비접속의 조합에 의해 상기 소정 코드의 배열이 프로그램되고,
    상기 복수의 트랜지스터의 각 트랜지스터 또는, 이 복수의 트랜지스터 중에서 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 혹은 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에서, 상기 게이트 전극이 생략되고 있는 것을 특징으로 하는 디지털-아날로그 변환기.
  2. 제 1항에 있어서,
    상기 제어선은, 상기 소정 코드의 비트마다 정논리와 부논리의 쌍으로 설치되고
    상기 게이트 전극이 접속되는 제어선이, 정논리의 제어선인지 부논리의 제어선인지에 따라, 상기 소정 코드의 각 비트가 프로그램되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제 2항에 있어서,
    N비트의 상기 소정 코드에 대응하여 상기 제어선이 2N개 설치되어 상기 복수의 트랜지스터에 교차하고,
    상기 복수의 트랜지스터의 각각에 (N-1)개의 상기 게이트 전극이 설치되고, 이 (N-1)개의 게이트 전극은, 각각이 대응하는 제어선 쌍의 정논리측 또는 부논리측에 접속되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환부는,
    상기 디지털 신호의 코드를, 연속하는 단위 코드 사이에서 1자리씩 비트가 변화되는 배열의 소정 코드로 변환하고, 이 소정 코드를, 정논리와 부논리의 쌍으로 설치되어 있는 복수의 제어선으로부터 단위 코드마다 병렬로 출력하는 코드 변환부와,
    복수의 기준전압을 발생하는 기준전압 발생부와,
    상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고,
    상기 복수의 트랜지스터는, 상기 게이트 전극을 제어선 쌍의 정논리측에 접속할지 부논리 측에 접속할 지의 조합에 의해 상기 소정 코드의 배열이 프로그램되고,
    상기 복수의 트랜지스터의 각 트랜지스터, 또는, 이 복수의 트랜지스터 중에서, 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 또는 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에서, 상기 게이트 전극이, 이 게이트 전극에 대응하는 국부 채널을 항상 온 하는 전압 공급선에 접속되고, 정논리의 제어선과 부논리의 제어선의 양쪽에 접 속되지 않는 것을 특징으로 하는 디지털-아날로그 변환기.
  5. 제 4항에 있어서,
    N비트의 상기 소정 코드에 대응하여 상기 제어선이 2N개 설치되어 상기 복수의 트랜지스터에 교차하고,
    상기 복수의 트랜지스터의 각각에 N개의 상기 게이트 전극이 설치되고, 상기N개의 게이트 전극 중 (N-1)개는, 각각이 대응하는 제어선 쌍의 정논리측 또는 부논리측에 접속되며, 나머지의 1개의 게이트 전극은, 이 게이트 전극에 대응하는 국부 채널을 항상 온 하는 전압 공급선에 접속되고, 대응하는 제어선 쌍의 정논리측과 부논리측의 양쪽에 접속되지 않는 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제 1항 또는 제 4항에 있어서,
    상기 기준전압 발생부는, 복수의 레지스터 소자의 직렬 접속체로 이루어지고, 최대 전압과 최소 전압이 양단에 인가될 때 서로 다른 복수의 전압값을 발생하는 레지스터·스트링을 포함하고,
    상기 레지스터 소자간의 접속 노드에 대하여 1개 간격으로 접속되어 있는 복수의 상기 트랜지스터의 출력을 공통 접속하는 공통 선과, 나머지의 접속 노드에 접속되어 있는 복수의 상기 트랜지스터의 출력을 공통 접속하는 다른 공통 선을 가지고, 이 2개의 공통 선으로부터, 다른 변환부의 기준전압을 출력하는 출력부를 가지는 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제 1항 또는 제 4항에 있어서,
    상기 복수의 트랜지스터의 각각이,
    복수의 게이트 전극과,
    이 복수의 게이트 전극의 각각과 전기적으로 결합하여 발생하는 각 국부 채널에 의해, 입력측의 한쪽 단부와 출력측의 다른 쪽 단부가 전도가능한 반도체 채널층을 가지는 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제 1항 또는 제 5항에 있어서,
    상기 소정 코드가 그레이 코드인 것을 특징으로 하는 디지털-아날로그 변환기.
  9. 입력하는 디지털 신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 변환부를 가지고, 이 변환 부가,
    상기 디지털 신호의 코드를, 연속하는 단위 코드간에서 1자리씩 비트가 변화되는 배열의 소정 코드로 변환하고, 이 소정 코드를, 복수의 제어선으로부터 단위 코드마다 병렬로 출력하는 코드 변환부와,
    복수의 기준전압을 발생하는 기준전압 발생부와,
    상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되고, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고,
    상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선의 접속과 비접속의 조합에 의해 상기 소정 코드의 배열이 프로그램되고, 이 프로그램의 예외로서, 상기 제어선 마다 입력되는 자리 코드 내의 비트 변화 개소에 대응하는 상기 트랜지스터의 부분이, 상기 자리 코드가 나타내는 논리값에 관계없이 상기 국부 채널이 온이 되도록 형성되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 화소가 어레이 모양으로 배치되어 있는 화소부와,
    상기 화소부의 화소열 마다 설치되는 복수의 신호선과,
    복수의 레지스터 소자의 직렬 접속체로 이루어지고, 최대 전압과 최소 전압이 양단에 인가될 때 다른 복수의 기준전압을 발생하는 하나의 레지스터·스트링 과,
    상기 신호선 마다 설치되어, 디지털의 영상신호를 입력하여 상기 신호선에 출력하는 아날로그 신호로 변환하는 복수의 변환부를 구비하고,
    상기 변환부 내의, 상기 영상신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 부분이,
    상기 디지털 신호의 코드를, 연속하는 단위 코드간에서 1자리씩 비트가 변화되는 배열의 소정 코드로 변환하고, 복수의 제어선으로부터 출력하는 코드 변환부와,
    상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고,
    상기 복수의 트랜지스터는, 상기 게이트 전극과 상기 제어선과의 접속과 비접속의 조합에 의해 상기 소정 코드의 배열이 프로그램되고,
    상기 복수의 트랜지스터의 각 트랜지스터 또는 이 복수의 트랜지스터 중에서 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 혹은 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드 사이에서 비트가 변화하고 있는 자리에 대응하는 부분에서, 상기 게이트 전극이 생략되어 있는 것을 특징으로 하는 영상표시장치.
  11. 화소가 어레이 모양으로 배치되어 있는 화소부와,
    상기 화소부의 화소열 마다 설치되는 복수의 신호선과,
    복수의 레지스터 소자의 직렬 접속체로 이루어지고, 최대 전압과 최소 전압이 양단에 인가될 때 값이 다른 복수의 기준전압을 발생하는 하나의 레지스터·스트링과,
    상기 신호선 마다 설치되어, 디지털의 영상신호를 입력하여 상기 신호선에 출력하는 아날로그 신호로 변환하는 복수의 변환부를 구비하고,
    상기 변환부 내의, 상기 영상신호의 전체 비트 폭에 포함되는 최하위측 비트 폭 이외의 비트 폭의 전부 또는 일부를 아날로그 값으로 변환하는 부분이,
    상기 디지털 신호의 코드를, 연속하는 단위 코드간에서 1자리씩 비트가 변화되는 배열의 소정 코드로 변환하고, 이 소정 코드를, 정논리와 부논리의 한 쌍으로 설치되어 있는 복수의 제어선으로부터 단위 코드마다 병렬로 출력하는 코드 변환부와,
    상기 기준전압마다 설치되어, 대응하는 기준전압의 출력을 제어하는 복수의 트랜지스터와,
    상기 복수의 트랜지스터의 각 채널에 대하여 복수 설치되어, 각각이 국부 채널의 온과 오프를 제어하는 게이트 전극을 구비하고,
    상기 복수의 트랜지스터는, 상기 게이트 전극을 제어선 쌍의 정논리측에 접속할지 부논리측에 접속할 지의 조합에 의해 상기 소정 코드의 배열이 프로그램되 고,
    상기 복수의 트랜지스터의 각 트랜지스터 또는 이 복수의 트랜지스터 중에서 최대와 최소의 기준전압을 출력하는 2개의 트랜지스터의 한쪽 혹은 양쪽을 제외한 각 트랜지스터에 있어서, 이 트랜지스터에 대응하는 단위 코드와 상위 또는 하위의 한쪽에 인접하는 단위 코드와의 사이에서 비트가 변화되고 있는 자리에 대응하는 부분에서, 상기 게이트 전극이, 이 게이트 전극에 대응하는 국부 채널을 항상 온 하는 전압 공급선에 접속되고, 정논리의 제어선과 부논리의 제어선의 양쪽에 접속되지 않는 것을 특징으로 하는 영상표시장치.
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