JPH06303141A - デジタル−アナログ変換装置 - Google Patents
デジタル−アナログ変換装置Info
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- JPH06303141A JPH06303141A JP8329593A JP8329593A JPH06303141A JP H06303141 A JPH06303141 A JP H06303141A JP 8329593 A JP8329593 A JP 8329593A JP 8329593 A JP8329593 A JP 8329593A JP H06303141 A JPH06303141 A JP H06303141A
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Abstract
(57)【要約】
【目的】 複数の基準電圧を入力して、非線形のＤ−Ａ
変換特性を持たせ、半導体装置の設計に適したデジタル
−アナログ変換装置を提供する。 【構成】 複数の基準電圧ＶＲＥＦ７〜ＶＲＥＦ０のそ
れぞれをデジタルデータＤＡＴＡ５〜ＤＡＴＡ３のビッ
ト数分直列に接続したＮチャンネルトランジスタ列に接
続して、トランジスタ群を構成し、デジタルデータＤＡ
ＴＡ５〜ＤＡＴＡ３に応じて、基準電圧ＶＲＥＦ７〜Ｖ
ＲＥＦ０のうち、１つが択一的に選択されるように構成
した。この構成により、大幅にトランジスタ数を減らす
とともに、トランジスタ群をマトリックス状に配置する
ことができ、さらに各信号配線もマトリックス状に配線
することができ、小面積の半導体装置を設計できる。
変換特性を持たせ、半導体装置の設計に適したデジタル
−アナログ変換装置を提供する。 【構成】 複数の基準電圧ＶＲＥＦ７〜ＶＲＥＦ０のそ
れぞれをデジタルデータＤＡＴＡ５〜ＤＡＴＡ３のビッ
ト数分直列に接続したＮチャンネルトランジスタ列に接
続して、トランジスタ群を構成し、デジタルデータＤＡ
ＴＡ５〜ＤＡＴＡ３に応じて、基準電圧ＶＲＥＦ７〜Ｖ
ＲＥＦ０のうち、１つが択一的に選択されるように構成
した。この構成により、大幅にトランジスタ数を減らす
とともに、トランジスタ群をマトリックス状に配置する
ことができ、さらに各信号配線もマトリックス状に配線
することができ、小面積の半導体装置を設計できる。
Description
【０００１】
【産業上の利用分野】本発明は複数の基準電圧を入力す
ることにより、非線形のデジタル−アナログ変換特性を
持たせ、半導体装置を設計するのに適したデジタル−ア
ナログ変換装置に関するものである。
ることにより、非線形のデジタル−アナログ変換特性を
持たせ、半導体装置を設計するのに適したデジタル−ア
ナログ変換装置に関するものである。
【０００２】
【従来の技術】図２は従来のデジタル−アナログ変換装
置の構成図である。図２において、１はデジタル−アナ
ログ変換回路、２〜１５および１６〜２９は、それぞれ
外部から入力される基準電圧ＶＲＥＦ７〜ＶＲＥＦ０を
二者選択的に１〜３段階で選択するためのＮチャンネル
トランジスタ、Ｐチャンネルトランジスタであり、Ｎチ
ャンネルトランジスタ、Ｐチャンネルトランジスタは一
対で使用され、トランスファーゲートを構成し、ソース
・ドレインが共通接続されている。３０〜３７は基準電
圧ＶＲＥＦ７〜ＶＲＥＦ０を外部から入力する基準電圧
入力端子、３８〜４１はそれぞれ、デジタルデータＤＡ
ＴＡ５〜ＤＡＴＡ０のデータ入力端子である。４２〜４
４はそれぞれ、データ入力端子３８〜４０から入力され
たデジタルデータＤＡＴＡ５〜ＤＡＴＡ３の反転データ
を作成するインバータ回路である。Ｎチャンネルトラン
ジスタ２〜１５、Ｐチャンネルトランジスタ１６〜２９
のゲートには、デジタルデータＤＡＴＡ５〜ＤＡＴＡ３
およびその反転データが入力される。４５はＮチャンネ
ルトランジスタ２、３およびＰチャンネルトランジスタ
１６、１７を通り、基準電圧ＶＲＥＦ７〜ＶＲＥＦ６の
いずれかが二者選択されるターミナルであり、その電位
をＶ１とする。４６は同様に基準電圧ＶＲＥＦ７〜ＶＲ
ＥＦ４のいずれかが２段階の二者選択で選択されるター
ミナルであり、その電位をＶ２とする。４７は同様に基
準電圧ＶＲＥＦ７〜ＶＲＥＦ０のいずれかが３段階の二
者選択で選択されるターミナルであり、その電位をＶ３
とする。４８はデジタル−アナログ変換回路１の第１の
基準電圧入力端子であり、そこに入力された電圧を基準
電圧Ａとする。４９はデジタル−アナログ変換回路１の
第２の基準電圧入力端子であり、そこに入力された電圧
を基準電圧Ｂとし、第１の基準電圧入力端子４８に接続
されているのと同等の回路が接続されている（図示せ
ず）。５０はデジタル−アナログ変換回路１のアナログ
出力端子である。
置の構成図である。図２において、１はデジタル−アナ
ログ変換回路、２〜１５および１６〜２９は、それぞれ
外部から入力される基準電圧ＶＲＥＦ７〜ＶＲＥＦ０を
二者選択的に１〜３段階で選択するためのＮチャンネル
トランジスタ、Ｐチャンネルトランジスタであり、Ｎチ
ャンネルトランジスタ、Ｐチャンネルトランジスタは一
対で使用され、トランスファーゲートを構成し、ソース
・ドレインが共通接続されている。３０〜３７は基準電
圧ＶＲＥＦ７〜ＶＲＥＦ０を外部から入力する基準電圧
入力端子、３８〜４１はそれぞれ、デジタルデータＤＡ
ＴＡ５〜ＤＡＴＡ０のデータ入力端子である。４２〜４
４はそれぞれ、データ入力端子３８〜４０から入力され
たデジタルデータＤＡＴＡ５〜ＤＡＴＡ３の反転データ
を作成するインバータ回路である。Ｎチャンネルトラン
ジスタ２〜１５、Ｐチャンネルトランジスタ１６〜２９
のゲートには、デジタルデータＤＡＴＡ５〜ＤＡＴＡ３
およびその反転データが入力される。４５はＮチャンネ
ルトランジスタ２、３およびＰチャンネルトランジスタ
１６、１７を通り、基準電圧ＶＲＥＦ７〜ＶＲＥＦ６の
いずれかが二者選択されるターミナルであり、その電位
をＶ１とする。４６は同様に基準電圧ＶＲＥＦ７〜ＶＲ
ＥＦ４のいずれかが２段階の二者選択で選択されるター
ミナルであり、その電位をＶ２とする。４７は同様に基
準電圧ＶＲＥＦ７〜ＶＲＥＦ０のいずれかが３段階の二
者選択で選択されるターミナルであり、その電位をＶ３
とする。４８はデジタル−アナログ変換回路１の第１の
基準電圧入力端子であり、そこに入力された電圧を基準
電圧Ａとする。４９はデジタル−アナログ変換回路１の
第２の基準電圧入力端子であり、そこに入力された電圧
を基準電圧Ｂとし、第１の基準電圧入力端子４８に接続
されているのと同等の回路が接続されている（図示せ
ず）。５０はデジタル−アナログ変換回路１のアナログ
出力端子である。
【０００３】以上のように構成されたデジタル−アナロ
グ変換装置について、以下、その動作を説明する 。例
えば、２進数のデジタルデータＤＡＴＡ５〜ＤＡＴＡ０
がその順序で’１１１０１０’とデータ入力端子３８〜
４１に入力されたとする。そうすると、Ｎチャンネルト
ランジスタ２〜１５、Ｐチャンネルトランジスタ１６〜
２９のうち、Ｎチャンネルトランジスタ２、４、６、
８、１０、１２、１４、Ｐチャンネルトランジスタ１
６、１８、２０、２２、２４、２６、２８がオン状態と
なり、Ｎチャンネルトランジスタ３、５、７、９、１
１、１３、１５、Ｐチャンネルトランジスタ１７、１
９、２１、２３、２５、２７、２９がオフ状態となる。
そのため、ターミナル４７の電位Ｖ３は基準電圧ＶＲＥ
Ｆ７になる。他のデジタルデータでも同様に基準電圧Ｖ
ＲＥＦ７〜ＶＲＥＦ０のうちの一つが選ばれて、第１の
基準電圧入力端子４８に入力される。第２の基準電圧入
力端子４９も同様に入力される。デジタル−アナログ変
換回路１は入力した基準電圧Ａと基準電圧Ｂと共にデジ
タルデータＤＡＴＡ２〜ＤＡＴＡ０によって、デジタル
−アナログ変換し、アナログ出力端子５０からアナログ
電圧を出力する。
グ変換装置について、以下、その動作を説明する 。例
えば、２進数のデジタルデータＤＡＴＡ５〜ＤＡＴＡ０
がその順序で’１１１０１０’とデータ入力端子３８〜
４１に入力されたとする。そうすると、Ｎチャンネルト
ランジスタ２〜１５、Ｐチャンネルトランジスタ１６〜
２９のうち、Ｎチャンネルトランジスタ２、４、６、
８、１０、１２、１４、Ｐチャンネルトランジスタ１
６、１８、２０、２２、２４、２６、２８がオン状態と
なり、Ｎチャンネルトランジスタ３、５、７、９、１
１、１３、１５、Ｐチャンネルトランジスタ１７、１
９、２１、２３、２５、２７、２９がオフ状態となる。
そのため、ターミナル４７の電位Ｖ３は基準電圧ＶＲＥ
Ｆ７になる。他のデジタルデータでも同様に基準電圧Ｖ
ＲＥＦ７〜ＶＲＥＦ０のうちの一つが選ばれて、第１の
基準電圧入力端子４８に入力される。第２の基準電圧入
力端子４９も同様に入力される。デジタル−アナログ変
換回路１は入力した基準電圧Ａと基準電圧Ｂと共にデジ
タルデータＤＡＴＡ２〜ＤＡＴＡ０によって、デジタル
−アナログ変換し、アナログ出力端子５０からアナログ
電圧を出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、Ｐチャ
ンネルとＮチャンネルのトランジスタを並列に接続した
トランスファーゲート回路を２つ用いることにより、２
つの基準電圧から１つの基準電圧を選択する方式では、
配線が複雑になり、半導体装置を設計する上で、大きな
面積が必要になるという課題を有していた。
ンネルとＮチャンネルのトランジスタを並列に接続した
トランスファーゲート回路を２つ用いることにより、２
つの基準電圧から１つの基準電圧を選択する方式では、
配線が複雑になり、半導体装置を設計する上で、大きな
面積が必要になるという課題を有していた。
【０００５】本発明は上記従来の課題を解決するもの
で、より小さな面積で半導体装置の設計ができる回路構
成を有するデジタル−アナログ変換装置を提供すること
を目的とする。
で、より小さな面積で半導体装置の設計ができる回路構
成を有するデジタル−アナログ変換装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明のデジタル−アナログ変換装置は、複数の基
準電圧を入力する基準電圧入力端子と、複数ビットの第
１のデジタルデータを入力する第１のデータ入力端子
と、複数ビットの第２のデジタルデータを入力する第２
のデータ入力端子と、前記第１のデジタルデータをビッ
ト毎に反転する反転回路と、前記第１のデジタルデータ
のビット数分のトランジスタを直列に接続し、各列の前
記トランジスタの一端を前記基準電圧入力端子にそれぞ
れ接続したトランジスタ群と、前記各列の前記トランジ
スタの他端を共通接続した第１の端子と前記第２のデー
タ入力端子からのデータを入力とし、アナログ電圧を出
力するデジタル−アナログ変換回路とを備え、前記トラ
ンジスタ群のゲート端子に前記第１のデータ入力端子ま
たは前記反転回路の出力端子を前記各列の前記トランジ
スタのうちの１つが択一的に選択されるように接続した
構成である。また、前記トランジスタ群をマトリックス
状に配置し、前記基準電圧入力端子と前記トランジスタ
群を接続する第１の配線と、前記トランジスタ群のゲー
ト端子と前記第１のデータ入力端子を接続する第２の配
線および前記トランジスタ群のゲート端子と前記反転回
路の出力端子を接続する第３の配線をマトリックス状に
直交して配置した構成である。
に、本発明のデジタル−アナログ変換装置は、複数の基
準電圧を入力する基準電圧入力端子と、複数ビットの第
１のデジタルデータを入力する第１のデータ入力端子
と、複数ビットの第２のデジタルデータを入力する第２
のデータ入力端子と、前記第１のデジタルデータをビッ
ト毎に反転する反転回路と、前記第１のデジタルデータ
のビット数分のトランジスタを直列に接続し、各列の前
記トランジスタの一端を前記基準電圧入力端子にそれぞ
れ接続したトランジスタ群と、前記各列の前記トランジ
スタの他端を共通接続した第１の端子と前記第２のデー
タ入力端子からのデータを入力とし、アナログ電圧を出
力するデジタル−アナログ変換回路とを備え、前記トラ
ンジスタ群のゲート端子に前記第１のデータ入力端子ま
たは前記反転回路の出力端子を前記各列の前記トランジ
スタのうちの１つが択一的に選択されるように接続した
構成である。また、前記トランジスタ群をマトリックス
状に配置し、前記基準電圧入力端子と前記トランジスタ
群を接続する第１の配線と、前記トランジスタ群のゲー
ト端子と前記第１のデータ入力端子を接続する第２の配
線および前記トランジスタ群のゲート端子と前記反転回
路の出力端子を接続する第３の配線をマトリックス状に
直交して配置した構成である。
【０００７】
【作用】この構成によれば、基準電圧入力端子と第１の
デジタルデータのビット数分のトランジスタを直列に接
続する構成していることから、一度に基準電圧を選択す
るとともに大幅にトランジスタ数を減らすことができ、
トランジスタ群をマトリックス状に配置されていること
から、配置的にブロック化しやすく、また基準電圧入力
端子と前記トランジスタ群を接続する第１の配線と、前
記トランジスタ群のゲート端子と第１のデータ入力端子
を接続する第２の配線と前記トランジスタ群のゲート端
子と反転回路の出力端子を接続する第３の配線をマトリ
ックス状に直交して配線されていることから、配線効率
がよく、小面積で半導体装置の設計が可能である。
デジタルデータのビット数分のトランジスタを直列に接
続する構成していることから、一度に基準電圧を選択す
るとともに大幅にトランジスタ数を減らすことができ、
トランジスタ群をマトリックス状に配置されていること
から、配置的にブロック化しやすく、また基準電圧入力
端子と前記トランジスタ群を接続する第１の配線と、前
記トランジスタ群のゲート端子と第１のデータ入力端子
を接続する第２の配線と前記トランジスタ群のゲート端
子と反転回路の出力端子を接続する第３の配線をマトリ
ックス状に直交して配線されていることから、配線効率
がよく、小面積で半導体装置の設計が可能である。
【０００８】
【実施例】図１は本発明の一実施例におけるデジタル−
アナログ変換装置の構成図である。図１において、１は
デジタル−アナログ変換回路、３０〜３７は基準電圧Ｖ
ＲＥＦ７〜ＶＲＥＦ０を外部から入力する基準電圧入力
端子、３８〜４１はそれぞれ、デジタルデータＤＡＴＡ
５〜ＤＡＴＡ０のデータ入力端子である。ここで、３ビ
ットのデジタルデータＤＡＴＡ５〜ＤＡＴＡ３は第１の
デジタルデータを、３ビットのデジタルデータＤＡＴＡ
２〜ＤＡＴＡ０は第２のデジタルデータを示し、データ
入力端子３８〜４０は第１のデータ入力端子を、データ
入力端子４１は第２のデータ入力端子を示す。４２〜４
４はそれぞれ、データ入力端子３８〜４０から入力され
たデジタルデータＤＡＴＡ５〜ＤＡＴＡ３の反転データ
を作成する反転回路であるインバータ回路である。４８
はデジタル−アナログ変換回路１の第１の基準電圧入力
端子であり、そこに入力された電圧を基準電圧Ａとす
る。４９はデジタル−アナログ変換回路１の第２の基準
電圧入力端子であり、そこに入力された電圧を基準電圧
Ｂとする。５０はデジタル−アナログ変換回路１のアナ
ログ出力端子である。６０〜６７は一端を第１の配線で
それぞれ基準電圧入力端子３０〜３７に接続された基準
電圧ＶＲＥＦ７〜ＶＲＥＦ０を選択するためのＮチャン
ネルトランジスタである。ここで、それらのゲート端子
は、Ｎチャンネルトランジスタ６０、６２、６４、６６
がデータ入力端子３８に、Ｎチャンネルトランジスタ６
１、６３、６５、６７がインバータ回路４２の出力端子
にそれぞれ第２、第３の配線で接続されている。６８〜
７５は一端をそれぞれＮチャンネルトランジスタ６０〜
６７の他端に接続されたＮチャンネルトランジスタであ
る。ここで、それらのゲート端子は、Ｎチャンネルトラ
ンジスタ６８、６９、７２、７３がデータ入力端子３９
に、Ｎチャンネルトランジスタ７０、７１、７４、７５
がインバータ回路４３の出力端子に接続されている。７
６〜８３は一端をそれぞれＮチャンネルトランジスタ６
８〜７５の他端に接続され、他端をワイヤードオア（Ｏ
Ｒ）で、第１の基準電圧入力端子４８に共通接続されＮ
チャンネルトランジスタである。ここで、それらのゲー
ト端子は、Ｎチャンネルトランジスタ７６、７７、７
８、７９がデータ入力端子４０に、Ｎチャンネルトラン
ジスタ８０、８１、８２、８３がインバータ回路４４の
出力端子に接続されている。第２の基準電圧入力端子４
９には、第１の基準電圧入力端子４８に接続されている
のと同等の回路が接続されている（図示せず）。
アナログ変換装置の構成図である。図１において、１は
デジタル−アナログ変換回路、３０〜３７は基準電圧Ｖ
ＲＥＦ７〜ＶＲＥＦ０を外部から入力する基準電圧入力
端子、３８〜４１はそれぞれ、デジタルデータＤＡＴＡ
５〜ＤＡＴＡ０のデータ入力端子である。ここで、３ビ
ットのデジタルデータＤＡＴＡ５〜ＤＡＴＡ３は第１の
デジタルデータを、３ビットのデジタルデータＤＡＴＡ
２〜ＤＡＴＡ０は第２のデジタルデータを示し、データ
入力端子３８〜４０は第１のデータ入力端子を、データ
入力端子４１は第２のデータ入力端子を示す。４２〜４
４はそれぞれ、データ入力端子３８〜４０から入力され
たデジタルデータＤＡＴＡ５〜ＤＡＴＡ３の反転データ
を作成する反転回路であるインバータ回路である。４８
はデジタル−アナログ変換回路１の第１の基準電圧入力
端子であり、そこに入力された電圧を基準電圧Ａとす
る。４９はデジタル−アナログ変換回路１の第２の基準
電圧入力端子であり、そこに入力された電圧を基準電圧
Ｂとする。５０はデジタル−アナログ変換回路１のアナ
ログ出力端子である。６０〜６７は一端を第１の配線で
それぞれ基準電圧入力端子３０〜３７に接続された基準
電圧ＶＲＥＦ７〜ＶＲＥＦ０を選択するためのＮチャン
ネルトランジスタである。ここで、それらのゲート端子
は、Ｎチャンネルトランジスタ６０、６２、６４、６６
がデータ入力端子３８に、Ｎチャンネルトランジスタ６
１、６３、６５、６７がインバータ回路４２の出力端子
にそれぞれ第２、第３の配線で接続されている。６８〜
７５は一端をそれぞれＮチャンネルトランジスタ６０〜
６７の他端に接続されたＮチャンネルトランジスタであ
る。ここで、それらのゲート端子は、Ｎチャンネルトラ
ンジスタ６８、６９、７２、７３がデータ入力端子３９
に、Ｎチャンネルトランジスタ７０、７１、７４、７５
がインバータ回路４３の出力端子に接続されている。７
６〜８３は一端をそれぞれＮチャンネルトランジスタ６
８〜７５の他端に接続され、他端をワイヤードオア（Ｏ
Ｒ）で、第１の基準電圧入力端子４８に共通接続されＮ
チャンネルトランジスタである。ここで、それらのゲー
ト端子は、Ｎチャンネルトランジスタ７６、７７、７
８、７９がデータ入力端子４０に、Ｎチャンネルトラン
ジスタ８０、８１、８２、８３がインバータ回路４４の
出力端子に接続されている。第２の基準電圧入力端子４
９には、第１の基準電圧入力端子４８に接続されている
のと同等の回路が接続されている（図示せず）。
【０００９】以上のように構成されたデジタル−アナロ
グ変換装置について、以下その動作を説明する。例え
ば、２進数のデジタルデータＤＡＴＡ５〜ＤＡＴＡ０が
その順序で’１１１０１０’とデータ入力端子３８〜４
１に入力されたとする。これは、デジタルデータＤＡＴ
Ａ５〜ＤＡＴＡ３がすべて’１’であり、従ってインバ
ータ回路４２〜４４の出力がすべて’０’であることか
ら、Ｎチャンネルトランジスタ６０〜８３のトランジス
タのうち、Ｎチャンネルトランジスタ６０、６２、６
４、６６、６８、６９、７２、７３、７６〜７９のトラ
ンジスタがオン状態となり、その他のＮチャンネルトラ
ンジスタはすべてオフ状態となる。そのため、基準電圧
入力端子３０〜３７から入力される基準電圧ＶＲＥＦ７
〜ＶＲＥＦ０のうち、基準電圧ＶＲＥＦ７以外は直列す
る３個のＮチャンネルトランジスタの１個以上のトラン
ジスタがオフ状態であるため、ターミナル８６の電位Ｖ
６は基準電圧ＶＲＥＦ７になる。従って、第１の基準電
圧入力端子４８の基準電圧Ａは基準電圧ＶＲＥＦ７とな
る。他のデジタルデータが入力された場合でも、同様に
基準電圧ＶＲＥＦ７〜ＶＲＥＦ０のうちから一つが選ば
れて、第１の基準電圧入力端子４８の基準電圧Ａとな
る。第２の基準電圧入力端子４９の基準電圧Ｂも、基準
電圧Ａの場合と同様に決定する。デジタル−アナログ変
換回路１は入力した基準電圧Ａと基準電圧Ｂと共にデジ
タルデータＤＡＴＡ２〜ＤＡＴＡ０によって、デジタル
−アナログ変換し、アナログ出力端子５０からアナログ
電圧を出力する。
グ変換装置について、以下その動作を説明する。例え
ば、２進数のデジタルデータＤＡＴＡ５〜ＤＡＴＡ０が
その順序で’１１１０１０’とデータ入力端子３８〜４
１に入力されたとする。これは、デジタルデータＤＡＴ
Ａ５〜ＤＡＴＡ３がすべて’１’であり、従ってインバ
ータ回路４２〜４４の出力がすべて’０’であることか
ら、Ｎチャンネルトランジスタ６０〜８３のトランジス
タのうち、Ｎチャンネルトランジスタ６０、６２、６
４、６６、６８、６９、７２、７３、７６〜７９のトラ
ンジスタがオン状態となり、その他のＮチャンネルトラ
ンジスタはすべてオフ状態となる。そのため、基準電圧
入力端子３０〜３７から入力される基準電圧ＶＲＥＦ７
〜ＶＲＥＦ０のうち、基準電圧ＶＲＥＦ７以外は直列す
る３個のＮチャンネルトランジスタの１個以上のトラン
ジスタがオフ状態であるため、ターミナル８６の電位Ｖ
６は基準電圧ＶＲＥＦ７になる。従って、第１の基準電
圧入力端子４８の基準電圧Ａは基準電圧ＶＲＥＦ７とな
る。他のデジタルデータが入力された場合でも、同様に
基準電圧ＶＲＥＦ７〜ＶＲＥＦ０のうちから一つが選ば
れて、第１の基準電圧入力端子４８の基準電圧Ａとな
る。第２の基準電圧入力端子４９の基準電圧Ｂも、基準
電圧Ａの場合と同様に決定する。デジタル−アナログ変
換回路１は入力した基準電圧Ａと基準電圧Ｂと共にデジ
タルデータＤＡＴＡ２〜ＤＡＴＡ０によって、デジタル
−アナログ変換し、アナログ出力端子５０からアナログ
電圧を出力する。
【００１０】また、図１からもわかるように、Ｎチャン
ネルトランジスタ６０〜８３をマトリックス状に配置す
ることができ、基準電圧入力端子３０〜３７からデジタ
ル−アナログ変換回路１までの配線は水平方向に、デー
タ入力端子３８〜４０およびインバータ回路４２〜４４
の出力端子からＮチャンネルトランジスタ６０〜８３の
ゲート端子までの配線は垂直方向にマトリックス状に効
率よく配線することができる。
ネルトランジスタ６０〜８３をマトリックス状に配置す
ることができ、基準電圧入力端子３０〜３７からデジタ
ル−アナログ変換回路１までの配線は水平方向に、デー
タ入力端子３８〜４０およびインバータ回路４２〜４４
の出力端子からＮチャンネルトランジスタ６０〜８３の
ゲート端子までの配線は垂直方向にマトリックス状に効
率よく配線することができる。
【００１１】以上のように、上記実施例によれば、基準
電圧を従来のように二者択一的に順次選択されるのでは
なく、一度に選択することができるとともに、Ｎチャン
ネルトランジスタだけで構成しているために大幅にトラ
ンジスタ数を減らすことができる。なお、本実施例で
は、すべてのトランジスタをＮチャンネルトランジスタ
としたが、すべてＰチャンネルトランジスタを用いても
よいし、扱う電位によってはＮチャンネルトランジスタ
とＰチャンネルトランジスタを両方使い分けて用いても
よい。
電圧を従来のように二者択一的に順次選択されるのでは
なく、一度に選択することができるとともに、Ｎチャン
ネルトランジスタだけで構成しているために大幅にトラ
ンジスタ数を減らすことができる。なお、本実施例で
は、すべてのトランジスタをＮチャンネルトランジスタ
としたが、すべてＰチャンネルトランジスタを用いても
よいし、扱う電位によってはＮチャンネルトランジスタ
とＰチャンネルトランジスタを両方使い分けて用いても
よい。
【００１２】
【発明の効果】本発明のデジタル−アナログ変換装置
は、基準電圧を一度に選択することができるとともに、
大幅にトランジスタ数を減らすことができ、また、トラ
ンジスタ群をマトリックス状にブロック化して配置する
ことができる。さらに、第１の配線と第２、３の配線を
マトリックス状に直交させた配線することができ、小面
積で半導体装置の設計ができる。
は、基準電圧を一度に選択することができるとともに、
大幅にトランジスタ数を減らすことができ、また、トラ
ンジスタ群をマトリックス状にブロック化して配置する
ことができる。さらに、第１の配線と第２、３の配線を
マトリックス状に直交させた配線することができ、小面
積で半導体装置の設計ができる。
【図１】 本発明の一実施例におけるデジタル−アナロ
グ変換装置の構成図
グ変換装置の構成図
【図２】 従来のデジタル−アナログ変換装置の構成図
１ デジタル−アナログ変換装置 ２〜１５、６０〜８３ Ｎチャンネルトランジスタ １６−２９ Ｐチャンネルトランジスタ ３０〜３７ 基準電圧入力端子 ３８〜４１ データ入力端子 ４２〜４４ インバータ回路
Claims (3)
- 【請求項１】 複数の基準電圧を入力する基準電圧入力
端子と、複数ビットの第１のデジタルデータを入力する
第１のデータ入力端子と、複数ビットの第２のデジタル
データを入力する第２のデータ入力端子と、前記第１の
デジタルデータをビット毎に反転する反転回路と、前記
第１のデジタルデータのビット数分のトランジスタを直
列に接続し、各列の前記トランジスタの一端を前記基準
電圧入力端子にそれぞれ接続したトランジスタ群と、前
記各列の前記トランジスタの他端を共通接続した第１の
端子と前記第２のデータ入力端子からのデータを入力と
し、アナログ電圧を出力するデジタル−アナログ変換回
路とを備え、前記トランジスタ群のゲート端子に前記第
１のデータ入力端子または前記反転回路の出力端子を前
記各列の前記トランジスタのうちの１つが択一的に選択
されるように接続したことを特徴とするデジタル−アナ
ログ変換装置。 - 【請求項２】 トランジスタ群をマトリックス状に配置
したことを特徴とする請求項１記載のデジタル−アナロ
グ変換装置。 - 【請求項３】 基準電圧入力端子とトランジスタ群を接
続する第１の配線と、前記トランジスタ群のゲート端子
と第１のデータ入力端子を接続する第２の配線および前
記トランジスタ群のゲート端子と反転回路の出力端子を
接続する第３の配線をマトリックス状に直交して配置し
たことを特徴とする請求項１または請求項２記載のデジ
タル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329593A JPH06303141A (ja) | 1993-04-09 | 1993-04-09 | デジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329593A JPH06303141A (ja) | 1993-04-09 | 1993-04-09 | デジタル−アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303141A true JPH06303141A (ja) | 1994-10-28 |
Family
ID=13798414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329593A Pending JPH06303141A (ja) | 1993-04-09 | 1993-04-09 | デジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001282168A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| JP2005252974A (ja) * | 2004-03-08 | 2005-09-15 | Seiko Epson Corp | 電圧生成回路、データドライバ及び表示装置 |
-
1993
- 1993-04-09 JP JP8329593A patent/JPH06303141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001282168A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| JP2005252974A (ja) * | 2004-03-08 | 2005-09-15 | Seiko Epson Corp | 電圧生成回路、データドライバ及び表示装置 |
| US7321255B2 (en) | 2004-03-08 | 2008-01-22 | Seiko Epson Corporation | Voltage generating circuit, data driver and display unit |
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