JPH0239136B2

JPH0239136B2 -

Info

Publication number: JPH0239136B2
Application number: JP56107656A
Authority: JP
Inventors: Takeo Sekino; Takaaki Yamada
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-07-10
Filing date: 1981-07-10
Publication date: 1990-09-04
Also published as: EP0070175A2; DE3275620D1; JPS589426A; EP0070175A3; US4533903A; ATE25794T1; EP0070175B1; CA1194600A

Description

【発明の詳細な説明】高速のＡ／Ｄコンバータには、主として第１図
に示すような並列型と、第２図に示すような直並
列型とがある。

すなわち、第１図の並列型Ａ／Ｄコンバータは
８ビツトのＡ／Ｄ変換を行う場合であるが、255
個の電圧比較回路A₁〜A₂₅₅を有し、この比較回
路A₁〜₂₅₅において、アアナログ入力電圧V_ioが
255ステツプの基準電圧V₁〜V₂₅₅とそれぞれ電圧
比較され、その比較出力がエンコーダENCに供
給されて８ビツトのデジタル出力D₀〜D₇が取り
出される。

また、第２図の直並列型Ａ／Ｄコンバータも８
ビツトのＡ／Ｄ変換を行うものであるが、入力電
圧V_ioが前段の４ビツトの並列型Ａ／Ｄコンバー
タに供給されて上位４ビツトのデジタル出力D₇
〜D₄が取り出される。そして、この４ビツトD₇
〜D₄がＤ／ＡコンバータCONVに供給されてア
ナログ電圧V_nに変換され、電圧V_ioと電圧V_nと
の差電圧（V_io−V_n）が後段の４ビツトの並列型
Ａ／Ｄコンバータに供給されて下位４ビツトのデ
ジタル出力D₃〜D₀が取り出される。

しかし、第１図の並列型Ａ／Ｄコンバータで
は、アナログ入力電圧V_ioをｎビツトのデジタル
出力に変換する場合、（2ⁿ−１）個の電圧比較回
路を必要とし、素子数が多くなつてIC化した場
合のチツプサイズが大きくなると共に、消費電力
が大きくなつてしまう。

その点、第２図の直並列型Ａ／Ｄコンバータで
は、（ｍ＋ｎ）ビツトのデジタル出力に変換する
場合でも、電圧比較回路は（2^m＋2ⁿ−２）個でよ
く。従つて、チツプサイズや消費電力を小さくで
きる。しかし、このコンバータでは、Ｄ／Ａコン
バータCONVを必要としてしまう。しかも、上
位ビツト変換用の前段のＡ／Ｄコンバータと、
Ｄ／ＡコンバータCONVとの間に誤差があると、
これがそのまま変換誤差として現れ、上位ビツト
と下位ビツトとの接なぎ目で誤差を生じてしま
う。すなわち、アナログ入力電圧V_ioが例えば単
調増加していくとき、デジタル出力の下位ビツト
から上位ビツトへ桁上げがある点で、デジタル出
力が小さくなり、単調増加しなくなつてしまう。

この発明は、これらの問題点を一掃したＡ／Ｄ
コンバータを提供しようとするものである。

以下その一例について説明しよう。なお、この
例においてはアナログ入力電圧V_ioを４ビツトの
デジタル出力D₃〜D₀に変換する場合である。

第３図において、上位ビツト用として３個の電
圧比較回路M₁〜M₃が設けられると共に、下位ビ
ツト用として３個の電圧比較回路N₁〜N₃が設け
られ、これら比較回路M₁〜M₃，N₁〜N₃にアナ
ログ入力電圧V_ioが共通に供給される。また、基
準電圧源V_rと接地との間に、16個の互いに等し
い値の抵抗器R₁₆〜R₁が直列接続され、その４個
の抵抗器R₁〜R₄，R₅〜R₈，R₉〜R₁₂，R₁₃〜R₁₆
をそれぞれ１組とし、その組と組との接続点、す
なわち、抵抗器R₄とR₅，R₈とR₉，R₁₂とR₁₃との
各接続点が比較回路M₁〜M₃の入力端にそれぞれ
接続される。

さらに、抵抗器R₁とR₂，R₇とR₈，R₉とR₁₀，
R₁₅とR₁₆との各接続点と、比較回路N₁の入力端
との間に、MOS―FET（Q₁₁〜Q₄₁）のソース・
ドレイン間がそれぞれ接続され、抵抗器R₂とR₃，
R₆とR₇，R₁₀とR₁₁，R₁₄とR₁₅との各接続点と、
比較回路N₂の入力端との間に、MOS―FET（Q₁₂
〜Q₄₂）のソース・ドレイン間がそれぞれ接続さ
れると共に、抵抗器R₃とR₄，R₅とR₆，R₁₁と
R₁₂，R₁₃とR₁₄との各接続点と、比較回路N₃の入
力端との間に、MOS―FET（Q₁₃〜Q₄₃）のソー
ス・ドレイン間がそれぞれ接続される。

そして、比較回路M₁〜M₃の比較出力P₁〜P₃が
上位ビツト用のエンコーダENCMに供給されて
デジタル出力の上位２ビツトD₃，D₂が取り出さ
れると共に、制御信号B₁〜B₄が取り出され、こ
の信号B₁〜B₄がFET（Q₁₁〜Q₁₃），（Q₂₁〜Q₂₃），
（Q₃₁〜Q₃₃），（Q₄₁〜Q₄₃）のゲートにそれぞれ供
給される。

また、比較回路N₁〜N₃の比較出力Q₁〜Q₃が下
位ビツト用のエンコーダENCNに供給されてデ
ジタル出力の下位ビツトD₁，D₀が取り出される
と共に、エンコーダENCMから制御信号S₀がエ
ンコーダENCNに供給される。

なお、第４図及び第５図にエンコーダENCM，
ENCNの真理値表を示す。

このような構成において、比較回路M₁〜M₃，
N₁〜N₃に供給される基準電圧をV_n1〜V_n3，V_o1
〜V_o3とする。そして、今、アナログ入力電圧V_io
が、例えば第３図に点として示すように、抵抗
器R₆とR₇との接続点の電位に等しいとする。す
ると、点の電位、すなわち、入力電圧V_ioは、
V_io＞V_n1，V_io＜V_n2，V_io＜V_n3なので、P₁＝
“１”，P₂＝“０”，P₃＝“０”となり、従つて、第
４図からD₃＝“０”，D₂＝“１”となる。

また、このとき、B₁＝“０”，B₂＝“１”，B₃＝
“０”，B₄＝“０”になるので、FET（Q₂₁，Q₂₂，
Q₂₃）だけがオンとなり、抵抗器R₈〜R₅の各接続
点の電位がFET（Q₂₁〜Q₂₃）を通じて比較回路N₁
〜N₃に電圧V_o1〜V_o3として供給される。そして、
このとき、入力電圧V_ioは点の電位に等しいの
で、V_io＜V_o1，V_io＝V_o2，V_io＞V_o3であり、従つ
て、Q₁＝“０”，Q₂＝“１”，Q₃＝“１”になると共
に、第４図からS₀＝“１”なので、第５図からD₁
＝“１”，D₀＝“０”となる。

従つて、アナログ入力電圧V_ioが点の電位に
等しいときには、デジタル出力D₃〜D₀として
“0110”が得られる。そして、点の電位は、接
地側から数えて第６番目のステツプの電位であり
（接地電位を０番目とする）、６＝“0110”である
から、D₃〜D₀＝“0110”は正しいデジタル出力で
ある。

また、アナログ入力電圧V_ioが、例えば第３図
に点として示すように、抵抗器R₉とR₁₀との接
続点の電位に等しいとすれば、点の電位、すな
わち、入力電圧V_ioは、V_io＞V_n1，V_io＞V_n2，V_io
＜V_n3なので、P₀＝“１”，P₂＝“１”，P₃＝“０”
となり、第４図からD₃＝“１”，D₂＝“０”とな
る。

また、このとき、B₁＝“０”，B₂＝“０”，B₃＝
“１”，B₄＝“０”になるので、FET（Q₃₁，Q₃₂，
Q₃₃）だけがオンとなり、抵抗器R₉〜R₁₂の各接
続点の電位がFET（Q₃₁〜Q₃₃）を通じて比較回路
N₁〜N₃に電圧V_o1〜V_o3として供給される。そし
て、このとき、入力電圧V_ioは点の電位に等し
いので、V_io＝V_o1，V_io＜V_o2，V_io＜V_o3であり、
従つて、Q₁＝“１”，Q₂＝“０”，Q₃＝“０”になる
と共に、S₀＝“０”なので、第５図からD₁＝
“０”，D₀＝“１”となる。

従つて、アナログ入力電圧V_ioが点の電位に
等しいときには、デジタル出力D₃〜D₀として
“1001”が得られる。そして、点の電位は、接
地側から数えて第９番目のステツプの電位である
から、D₃〜D₀＝“1001”は正しいデジタル出力で
ある。

このようにして、この発明によれば、Ａ／Ｄ変
換が行われるが、この場合、特にこの発明によれ
ば、例えば第３図にも示すように、抵抗器R₁〜
R₁₆の組ごとに得られる電圧とアナログ入力電圧
V_ioとを電圧比較してデジタル出力力の上位ビツ
トD₃，D₂が得ると共に、その抵抗器の組を選択
し、この選択された抵抗器の組の中の抵抗器ごと
に得られる電圧と入力電圧V_ioとを電圧比較して
デジタル出力の下位ビツトD₁，D₀を得ているの
で、電圧比較回路の数を少なくできる。すなわ
ち、デジタル出力の上位ビツトがｍビツト、下位
ビツトがｎビツトとすれば、上位ビツト用の電圧
比較回路は（2^m−１）個、下位ビツト用の電圧比
較回路は（2ⁿ−１）個となり、その数を少なくで
きる。従つて、IC化したときのチツプサイズを
小さくできると共に、消費電力を小さくできる。

また、IC化するとき、各素子を例えば第３図
に示すような位置関係にレイアウトできるので、
半導体チツプを有効に利用でき、この点からも小
型化ができる。さらに、スイツチ回路Q₁₁〜Q₄₃
をマトリツクス状に配置するとともに、基準電圧
を与える抵抗器R₁〜R₁₆を、ジグザグ状にレイア
ウトしているので、ある抵抗器Ｒと次の抵抗器Ｒ
との間の配線の抵抗分を、一様にでき、したがつ
て、正確な基準電圧を得ることができるので、高
精度のＡ／Ｄ変換を行うことができる。

さらに、抵抗器R₁〜R₁₆から得られる電圧を、
上位ビツトD₃，D₂及び下位ビツトD₁，D₀を得る
ときの基準電圧として共通に使用しているので、
アナログ入力電圧V_ioとデジタル出力D₃〜D₀との
間の単調性が完全であり、誤差を生じることがな
い。

なお、上述において、抵抗器R₁₆はなくてもよ
い。

【図面の簡単な説明】

第１図、第２図、第４図、第５図はこの発明を
説明するための図、第３図はこの発明の一例の接
続図である。 M₁〜M₃，N₁〜N₃は電圧比較回路、ENCM，
ENCNはエンコーダである。

Claims

【特許請求の範囲】１アナログ入力電圧を（ｍ＋ｎ）ビツト（ｍ，
ｎは正の整数）のデジタル出力信号にＡ／Ｄ変換
するＡ／Ｄコンバータにおいて、 2^m行×（2ⁿ−１）列のマトリツクス状に配置さ
れた2^m×（2ⁿ−１）個のスイツチ回路Ｑと、これらスイツチ回路Ｑに（2^m+n−１）ステツプ
の基準電圧を供給する少なくとも（2^m+n−１）個
の抵抗器Ｒと、上記スイツチ回路Ｑの各行ごとに設けられ、上
記基準電圧のうちの2ⁿステツプごとの基準電圧
と、上記アナログ入力電圧とが供給される（2^m−
１）個の上位ビツト用の電圧比較回路Ｍと、上記スイツチ回路Ａの各列ごとに設けられ、上
記アナログ入力電圧と、上記スイツチ回路Ｑの出
力のうちの各行ごとの出力とが供給される下位ビ
ツト用の電圧比較回路Ｎと、上記上位ビツト用の電圧比較回路Ｍの出力をエ
ンコードする第１のエンコーダと、上記下位ビツト用の電圧比較回路Ｎの出力をエ
ンコードする第２のエンコーダとを有し、上記抵抗器Ｒは、2ⁿ個ごとに折り返されてジグ
ザグ上にレイアウトされ、上記スイツチ回路Ｑには、上記基準電圧のうち
の上記2ⁿステツプごとの基準電圧を除く基準電圧
が供給され、上記第１のエンコーダから上記アナログ入力電
圧の上位ｍビツトのＡ／Ｄ変換出力が取り出され
るとともに、上記スイツチ回路Ｑの制御出力が取り出され、上記第２のエンコーダから上記アナログ入力電
圧の下位ｎビツトのＡ／Ｄ変換出力が取り出され
るとともに、上記第１のエンコーダの出力により、上記第２
のエンコーダのエンコードが補正制御されるよう
にしたＡ／Ｄコンバータ。