JPS59230323A - 高速ａ−ｄ変換器 - Google Patents
高速ａ−ｄ変換器Info
- Publication number
- JPS59230323A JPS59230323A JP58104931A JP10493183A JPS59230323A JP S59230323 A JPS59230323 A JP S59230323A JP 58104931 A JP58104931 A JP 58104931A JP 10493183 A JP10493183 A JP 10493183A JP S59230323 A JPS59230323 A JP S59230323A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digit digital
- circuit
- conversion circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ電気信号をコンピュータの入力信号等
のための上位桁ディジタル信号と下位桁ディジタル信号
に高速変換するためのＡ−Ｄ変換器に関する。
のための上位桁ディジタル信号と下位桁ディジタル信号
に高速変換するためのＡ−Ｄ変換器に関する。
従来、此種のＡ−Ｄ変換器は、第１図に示す如く、上位
桁ディジタル付帯化回路２とＤ−Ａ変換回路４と引算回
路６と下位桁ディジタル付帯化回路８とが直列状に接続
され、上位桁ディジタル付帯化回路２の入力端と引算回
路６の入力端との間には標本化保持回路１０が接続配置
されている。上記構成において、例えば、第５図に示す
アナログ電圧信号１２が上位桁ディジタル付帯化回路２
の入力端に入力されると、該アナログ信号１２は回路２
によってＡ−Ｄ変換されて、該回路２の出力端ｂｌ、ｂ
２．ｂ３．ｂ４に４ビツトの付量化ディジタル信号とし
て出力される。このディジタル信号は上位桁ディジタル
信号を構成する。次に、このディジタル信号はＤ−Ａ変
換回路４に入力され、ここで第６図ａに示す階段状のア
ナログ信号１４に変換される。
桁ディジタル付帯化回路２とＤ−Ａ変換回路４と引算回
路６と下位桁ディジタル付帯化回路８とが直列状に接続
され、上位桁ディジタル付帯化回路２の入力端と引算回
路６の入力端との間には標本化保持回路１０が接続配置
されている。上記構成において、例えば、第５図に示す
アナログ電圧信号１２が上位桁ディジタル付帯化回路２
の入力端に入力されると、該アナログ信号１２は回路２
によってＡ−Ｄ変換されて、該回路２の出力端ｂｌ、ｂ
２．ｂ３．ｂ４に４ビツトの付量化ディジタル信号とし
て出力される。このディジタル信号は上位桁ディジタル
信号を構成する。次に、このディジタル信号はＤ−Ａ変
換回路４に入力され、ここで第６図ａに示す階段状のア
ナログ信号１４に変換される。
次に、引算回路６は入力アナログ電圧信号１２の標本化
信号と１階段状アナログ信号１４との引算を行い、第６
図すに示す如く、自然２通用の余り出力信号１６を出力
する。この出力信号１６は、下位桁ディジタル付帯化回
路８の入力端に入力され、ここで自然２進用余り出力信
号１６は、４ビツトの下位桁ディジタル付帯化信号にＡ
−Ｄ変換される。このようにして入力アナログ電圧信号
１２は上位桁ディジタル付量化信号と下位桁ディジタル
付帯化信号とに変換される。上記の説明から明らかな如
く、従来は、下位桁ディジタル付帯化信号は、上位桁デ
ィジタル付帯イヒ信号を造出した後、この上位桁ディジ
タル付量化信号をＤ−Ａ変換し、このアナログ変換出力
を入力アナログ電圧信号に対して引算操作をして余り出
力を取り出゛シ、この余り出力を下位桁ディジタル付帯
化信号に変換している。従って、この方式によると全回
路の素子数は少なくて経済的という目的は達成されるけ
れども下位桁ディジタル付帯化信号を得るまでに時間が
かかってしまうという欠陥が存した。
信号と１階段状アナログ信号１４との引算を行い、第６
図すに示す如く、自然２通用の余り出力信号１６を出力
する。この出力信号１６は、下位桁ディジタル付帯化回
路８の入力端に入力され、ここで自然２進用余り出力信
号１６は、４ビツトの下位桁ディジタル付帯化信号にＡ
−Ｄ変換される。このようにして入力アナログ電圧信号
１２は上位桁ディジタル付量化信号と下位桁ディジタル
付帯化信号とに変換される。上記の説明から明らかな如
く、従来は、下位桁ディジタル付帯化信号は、上位桁デ
ィジタル付帯イヒ信号を造出した後、この上位桁ディジ
タル付量化信号をＤ−Ａ変換し、このアナログ変換出力
を入力アナログ電圧信号に対して引算操作をして余り出
力を取り出゛シ、この余り出力を下位桁ディジタル付帯
化信号に変換している。従って、この方式によると全回
路の素子数は少なくて経済的という目的は達成されるけ
れども下位桁ディジタル付帯化信号を得るまでに時間が
かかってしまうという欠陥が存した。
本発明は上記欠陥を除去した高速型Ａ−Ｄ変換器を提供
することを目的とするものである。
することを目的とするものである。
以下に本発明の構成を添付図面に示す実施例に基いて詳
細に説明する。
細に説明する。
第２図において、２は公知の上位桁ディジタル付量化Ａ
−Ｄ変換回路であり、その分解能に対応した多数のコン
パレータ２０を備えている。２２は入力アナログ電圧信
号に基いて、交番２通用の余り出力を造出する余り出力
変換回路であり、これの入力端２１と前記Ａ−Ｄ変換回
路２の入力端２３は、入力アナログ電気信号の入力ライ
ン２４に接続している。前記余り出力変換回路２２は、
差動型スイッチ回路２６を多数備えている。前記スイッ
チ回路２６は入力電圧に比例した電流が流れ、且つ制限
付定電流回路２８によって上限電流が制御されている。
−Ｄ変換回路であり、その分解能に対応した多数のコン
パレータ２０を備えている。２２は入力アナログ電圧信
号に基いて、交番２通用の余り出力を造出する余り出力
変換回路であり、これの入力端２１と前記Ａ−Ｄ変換回
路２の入力端２３は、入力アナログ電気信号の入力ライ
ン２４に接続している。前記余り出力変換回路２２は、
差動型スイッチ回路２６を多数備えている。前記スイッ
チ回路２６は入力電圧に比例した電流が流れ、且つ制限
付定電流回路２８によって上限電流が制御されている。
前記スイッチ回路２６の３−
電流が流れ始める入力電圧のレベルは前記Ａ−り変換回
路２の対応するコンパレータ２０の各比較基準電圧に対
応している。前記余り出力変換回路２２の出力端３０は
公知の下位桁ディジタル付量化Ａ−Ｄ変換回路８の入力
端に接続している。
路２の対応するコンパレータ２０の各比較基準電圧に対
応している。前記余り出力変換回路２２の出力端３０は
公知の下位桁ディジタル付量化Ａ−Ｄ変換回路８の入力
端に接続している。
次に本実施例の作用について説明する。例えば、入力ア
ナログ電圧信号１２は、上位桁ディジタル付量化Ａ−Ｄ
変換回路２の各コンパレータ２０によって並列比較処理
され、第７図ａに示す４ビツトの」二位桁ディジタル信
号が出力端ｂｌ、ｂ２．ｂ３．ｂ４より、出力される。
ナログ電圧信号１２は、上位桁ディジタル付量化Ａ−Ｄ
変換回路２の各コンパレータ２０によって並列比較処理
され、第７図ａに示す４ビツトの」二位桁ディジタル信
号が出力端ｂｌ、ｂ２．ｂ３．ｂ４より、出力される。
一方アナログ電圧信号１２は、交番２進用余り出力変換
回路２２によって第７図すに示す如く交番２進用の余り
出力信号１６ａに変換される。この出力信号１６ａは、
下位桁ディジタル付量化Ａ−Ｄ変換回路８の入力端３２
に供給され、該回路８は、上記余り出力信号１６ａを第
８図すに示す下位桁ディジタル信号に変換し、この信号
を出力端ｂ４− １’、ｂ２’、ｂ３’、ｂ４″から出力する。尚、スイ
ッチ回路２６の一対のトランジスタのエミッタ間の抵抗
素子を除去して第１２図に示す如くスイッチ回路２６ａ
を構成すると、余り出力変換回路２２は、自然２進用の
余り出力１６を出力する。この余り出力１６を下位桁デ
ィジタル付量化Ａ−Ｄ変換回路８の入力端３２に入力す
るようにしても良い。
回路２２によって第７図すに示す如く交番２進用の余り
出力信号１６ａに変換される。この出力信号１６ａは、
下位桁ディジタル付量化Ａ−Ｄ変換回路８の入力端３２
に供給され、該回路８は、上記余り出力信号１６ａを第
８図すに示す下位桁ディジタル信号に変換し、この信号
を出力端ｂ４− １’、ｂ２’、ｂ３’、ｂ４″から出力する。尚、スイ
ッチ回路２６の一対のトランジスタのエミッタ間の抵抗
素子を除去して第１２図に示す如くスイッチ回路２６ａ
を構成すると、余り出力変換回路２２は、自然２進用の
余り出力１６を出力する。この余り出力１６を下位桁デ
ィジタル付量化Ａ−Ｄ変換回路８の入力端３２に入力す
るようにしても良い。
次に、上位桁ディジタル付量化Ａ−Ｄ変換回路のコンパ
レータ２０群のうちの一つのコンパレータの動作につい
て説明する。
レータ２０群のうちの一つのコンパレータの動作につい
て説明する。
第９図において、コンパレータ２０ａ（７）一方の入力
端には比較基準電圧ａが印加されている。他方の入力端
に入力アナログ電圧信号１２が入力され、該電圧信号１
２のレベルがａ電圧に達すると、コンパレータ２０ａの
Ｑ出力端子はＨｉ ｇｈからＬｏｗに変化し、Ｑ出力端
子は、ＬｏｗからＨｉｇｈに変化する。
端には比較基準電圧ａが印加されている。他方の入力端
に入力アナログ電圧信号１２が入力され、該電圧信号１
２のレベルがａ電圧に達すると、コンパレータ２０ａの
Ｑ出力端子はＨｉ ｇｈからＬｏｗに変化し、Ｑ出力端
子は、ＬｏｗからＨｉｇｈに変化する。
次に、余り出力変換回路の差動型スイッチ回路の動作に
ついて第１１図を参照して説明する。
ついて第１１図を参照して説明する。
第１１図において、Ｖｓの基準電位は、第４図のライン
Ｌに設けられた多数の分割抵抗Ｒｎによって設定されて
いる。差動型スイッチ回路の出力ライン３４は制限付き
定電流回路２８に接続し、常に一定の電流例えば１ｍＡ
が流れている。抵抗３６をＩＫΩとすると、抵抗３６に
１ｍＡの電流が流れると、抵抗３６の両端には１ボルト
の電圧が生じる。今、（１）Ｖｓ−Ｖｌ＞１ボルト の状態にあると、トランジスタＴＩのエミッタ・コレク
タ間即ちＡラインに電流が流れ、トランジスタＴ２のエ
ミッタ・コレクタ間即ちＢラインの電流はゼロ（ＯＦＦ
）となる。
Ｌに設けられた多数の分割抵抗Ｒｎによって設定されて
いる。差動型スイッチ回路の出力ライン３４は制限付き
定電流回路２８に接続し、常に一定の電流例えば１ｍＡ
が流れている。抵抗３６をＩＫΩとすると、抵抗３６に
１ｍＡの電流が流れると、抵抗３６の両端には１ボルト
の電圧が生じる。今、（１）Ｖｓ−Ｖｌ＞１ボルト の状態にあると、トランジスタＴＩのエミッタ・コレク
タ間即ちＡラインに電流が流れ、トランジスタＴ２のエ
ミッタ・コレクタ間即ちＢラインの電流はゼロ（ＯＦＦ
）となる。
このとき、Ｖｏｕｔ（出力）の電圧は上昇する。Ｖｔｎ
（入力アナログ電圧）が増大し、（２） ０＜Ｖ ｓ
−Ｖ ｉ ｎ＜ １ボルトとなると、 Ａライン、Ｂラインともに導通し、 Ａラインを流れる電流値とＢラインを流れる電流値との
和は１ｍＡとなる。
（入力アナログ電圧）が増大し、（２） ０＜Ｖ ｓ
−Ｖ ｉ ｎ＜ １ボルトとなると、 Ａライン、Ｂラインともに導通し、 Ａラインを流れる電流値とＢラインを流れる電流値との
和は１ｍＡとなる。
このとき、Ｖｏｕｔの電圧は下降する。
（３） Ｖ ｓ −Ｖ １ ＜Ｏトナルト、Ａラインが
ＯＦＦとなって電流がゼロとなり、Ｂラインには１ｍＡ
の電流が流れる。
ＯＦＦとなって電流がゼロとなり、Ｂラインには１ｍＡ
の電流が流れる。
上記（１）（２）（３）の動作を行う差動型スイッチ回
路が多数並列に接続されることにより、入力アナログ電
圧１２は、第７図すに示す交番２進用の余り出力１６ａ
に変換される。
路が多数並列に接続されることにより、入力アナログ電
圧１２は、第７図すに示す交番２進用の余り出力１６ａ
に変換される。
本発明は上述の如く、入力アナログ電気信号を上位桁デ
ィジタル付帯化Ａ−Ｄ変換回路に入力すると同時に該ア
ナログ入力電気信号を余り出力変換回路に入力して、上
位桁ディ′ジタル信号を造出する処理動作と同時に余り
出力信号造出処理動作を行うように成し、この余り出力
信号を下位桁用ディジタル付帯化Ａ−Ｄ変換回路の入力
端に入力するようにしたので、従来装置に比し、比躍的
にＡ−Ｄ変換の高速化を図ることができる効果が存する
。
ィジタル付帯化Ａ−Ｄ変換回路に入力すると同時に該ア
ナログ入力電気信号を余り出力変換回路に入力して、上
位桁ディ′ジタル信号を造出する処理動作と同時に余り
出力信号造出処理動作を行うように成し、この余り出力
信号を下位桁用ディジタル付帯化Ａ−Ｄ変換回路の入力
端に入力するようにしたので、従来装置に比し、比躍的
にＡ−Ｄ変換の高速化を図ることができる効果が存する
。
−’／ −
第１図は従来案のブロック説明図、第２図は本発明の好
適な実施例を示すブロック説明図、第３図は回路図、第
４図は回路図、第５図は説明図、第６図は説明図、第７
図は説明図、第８図は説明図、第９図は回路図、第１０
図は説明図、第１１図は回路図、第１２図は他の実施例
を示す回路図である。 ２・・・・上位桁ディジタル付帯化Ａ−Ｄ変換回路。 ８・・・・下位桁ディジタル付帯化Ａ−Ｄ変換回路。 ２２・・・・余り出力変換回路 特許出願人 中 村 弘−ｍ＝、（−
ア− ８− 第１図 ｔＮ Ｊ：ｃｊｌ に Φ ｏ Ｏ−０〜）−一 、ロ −ぬ 、Ω １コ １− シー手続補正帯 昭和５９年６月２７日 特許庁長官殿 １、事件の表示 昭和５８年特許願第１０４９３１号 ２、発明の名称 高速Ａ−Ｄ変換器 ３、補正をする者 事件との関係 特許出願人 オオタクオオモリキタ 住 所 東京都大田区大森北４−１７−１８ナ
カムラ ヒロシ 氏 名 中村 弘 ４、代理人 住 所（居所）〒１５０ 東京都渋谷区神宮前６−
１９−１５第４図
適な実施例を示すブロック説明図、第３図は回路図、第
４図は回路図、第５図は説明図、第６図は説明図、第７
図は説明図、第８図は説明図、第９図は回路図、第１０
図は説明図、第１１図は回路図、第１２図は他の実施例
を示す回路図である。 ２・・・・上位桁ディジタル付帯化Ａ−Ｄ変換回路。 ８・・・・下位桁ディジタル付帯化Ａ−Ｄ変換回路。 ２２・・・・余り出力変換回路 特許出願人 中 村 弘−ｍ＝、（−
ア− ８− 第１図 ｔＮ Ｊ：ｃｊｌ に Φ ｏ Ｏ−０〜）−一 、ロ −ぬ 、Ω １コ １− シー手続補正帯 昭和５９年６月２７日 特許庁長官殿 １、事件の表示 昭和５８年特許願第１０４９３１号 ２、発明の名称 高速Ａ−Ｄ変換器 ３、補正をする者 事件との関係 特許出願人 オオタクオオモリキタ 住 所 東京都大田区大森北４−１７−１８ナ
カムラ ヒロシ 氏 名 中村 弘 ４、代理人 住 所（居所）〒１５０ 東京都渋谷区神宮前６−
１９−１５第４図
Claims (1)
- １、入力アナログ電気信号を付帯化された上位桁ディジ
タル信号と下位桁ディジタル信号に変換するＡ−Ｄ変換
器において、上位桁ディジタル付量化Ａ−Ｄ変換回路と
、該上位桁ディジタル付量化Ａ−Ｄ変換回路の入力端と
共通の入力端を有し、入力アナログ電気信号に基いて交
番２進用又は自然２進用の余り出力信号を造出する余り
出力変換回路と、入力端が前記余り出力変換回路の出力
端に接続し、前記余り変換回路の余り出力信号に基いて
前記入力アナログ電気信号の下位桁ディジタル信号を造
出する下位桁ディジタル付量化Ａ−Ｄ変換回路とから成
ることを特徴とする高速Ａ−Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104931A JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速ａ−ｄ変換器 |
| GB08412648A GB2143389A (en) | 1983-06-14 | 1984-05-17 | High speed A-D converter |
| DE3420970A DE3420970A1 (de) | 1983-06-14 | 1984-06-06 | Analog -/digital-umsetzer |
| FR8409141A FR2553948A1 (fr) | 1983-06-14 | 1984-06-12 | Convertisseur analogique-numerique rapide |
| IT67605/84A IT1196712B (it) | 1983-06-14 | 1984-06-13 | Convertitore analogico digitale ad alta velocita |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104931A JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59230323A true JPS59230323A (ja) | 1984-12-24 |
| JPS6353739B2 JPS6353739B2 (ja) | 1988-10-25 |
Family
ID=14393838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104931A Granted JPS59230323A (ja) | 1983-06-14 | 1983-06-14 | 高速ａ−ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS59230323A (ja) |
| DE (1) | DE3420970A1 (ja) |
| FR (1) | FR2553948A1 (ja) |
| GB (1) | GB2143389A (ja) |
| IT (1) | IT1196712B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW364950B (en) * | 1996-06-17 | 1999-07-21 | Koninkl Philips Electronics Nv | Method of testing an analog-to-digital converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693427A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2402072C3 (de) * | 1974-01-17 | 1978-11-02 | Kernforschungsanlage Juelich Gmbh, 5170 Juelich | Schaltung zur kontinuierlichen Umwandlung von Signalen in digitale Größen |
| FR2264432B1 (ja) * | 1974-03-15 | 1976-12-17 | Thomson Csf | |
| GB1572637A (en) * | 1977-01-31 | 1980-07-30 | Motorola Inc | Analogue-to-digital converter |
| DE2919627A1 (de) * | 1979-05-16 | 1980-11-27 | Licentia Gmbh | Faltverstaerker und seine anwendung zur schnellen, hochgenauen a/d-umsetzung |
| JPS589426A (ja) * | 1981-07-10 | 1983-01-19 | Sony Corp | Ａ／ｄコンバ−タ |
| AU557017B2 (en) * | 1981-07-21 | 1986-12-04 | Sony Corporation | Analog-to-digital converter |
-
1983
- 1983-06-14 JP JP58104931A patent/JPS59230323A/ja active Granted
-
1984
- 1984-05-17 GB GB08412648A patent/GB2143389A/en not_active Withdrawn
- 1984-06-06 DE DE3420970A patent/DE3420970A1/de not_active Withdrawn
- 1984-06-12 FR FR8409141A patent/FR2553948A1/fr not_active Withdrawn
- 1984-06-13 IT IT67605/84A patent/IT1196712B/it active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693427A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353739B2 (ja) | 1988-10-25 |
| DE3420970A1 (de) | 1984-12-20 |
| IT1196712B (it) | 1988-11-25 |
| FR2553948A1 (fr) | 1985-04-26 |
| GB8412648D0 (en) | 1984-06-20 |
| GB2143389A (en) | 1985-02-06 |
| IT8467605A1 (it) | 1985-12-13 |
| IT8467605A0 (it) | 1984-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1997032400A1 (en) | High bandwidth parallel analog-to-digital converter | |
| EP0418184B1 (en) | Push pull double digital-to-analog converter | |
| JPH04213920A (ja) | アナログ‐ディジタル変換器 | |
| US3789389A (en) | Method and circuit for combining digital and analog signals | |
| US3577139A (en) | Analog-to-digital converter | |
| JPS59230323A (ja) | 高速ａ−ｄ変換器 | |
| JP4242973B2 (ja) | 逐次比較型ａｄコンバータ及びそれを組み込んだマイクロコンピュータ | |
| EP0558243A2 (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| EP0494536A2 (en) | Operational circuit device | |
| KR880013329A (ko) | 디지탈-아날로그 변환기 | |
| JP3230227B2 (ja) | Ａ／ｄコンバータ | |
| KR930007592Y1 (ko) | Da 변환기 | |
| SU1624486A1 (ru) | Функциональный преобразователь | |
| SU1640824A1 (ru) | Цифроаналоговый преобразователь | |
| RU2024917C1 (ru) | Стабилизатор постоянного тока | |
| JPH04162828A (ja) | Ｐｃｍ符号器 | |
| JP2668607B2 (ja) | メンバーシップ関数発生回路 | |
| SU1667253A1 (ru) | Бипол рный преобразователь кода в напр жение | |
| RU2093956C1 (ru) | Аналого-цифровой преобразователь с кодовой отрицательной обратной связью | |
| SU1157522A1 (ru) | Сравнивающее устройство | |
| KR900001070B1 (ko) | 전파형 아날로그-디지탈 변환기 | |
| JPH1041821A (ja) | Ａ／ｄ変換装置 | |
| JPH0432575B2 (ja) | ||
| RU2060586C1 (ru) | Преобразователь напряжения в интервал времени | |
| JPS6124332A (ja) | Ａ／ｄ変換のビツト数向上方式 |