JP2668607B2 - メンバーシップ関数発生回路 - Google Patents
メンバーシップ関数発生回路Info
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- JP2668607B2 JP2668607B2 JP3238700A JP23870091A JP2668607B2 JP 2668607 B2 JP2668607 B2 JP 2668607B2 JP 3238700 A JP3238700 A JP 3238700A JP 23870091 A JP23870091 A JP 23870091A JP 2668607 B2 JP2668607 B2 JP 2668607B2
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Description
【０００１】
【産業上の利用分野】本発明はファジィコンピュータの
入力段で使用するメンバーシップ関数発生回路に関す
る。
入力段で使用するメンバーシップ関数発生回路に関す
る。
【０００２】
【従来の技術】現用のファジィコンピュータでは、スロ
ットル開度などの入力情報はメンバーシップ関数で扱
う。周知のようにファジィ推論では入力が大きいとか、
中ぐらいと表現される情報を扱う。例えばスロットル開
度が20°であるとき、この20°はどの程度中ぐらいであ
るかの情報量が必要となる。図５は前記したような程度
を表現するために使用される関数出力図であり、この関
数をメンバーシップ関数と言う。なお、「大きい」，
「中ぐらい」などをラベル、それらの程度をグレードと
表現する。図５に示すように、スロットル開度20°の
「中ぐらい」のグレードは0.7 となる。
ットル開度などの入力情報はメンバーシップ関数で扱
う。周知のようにファジィ推論では入力が大きいとか、
中ぐらいと表現される情報を扱う。例えばスロットル開
度が20°であるとき、この20°はどの程度中ぐらいであ
るかの情報量が必要となる。図５は前記したような程度
を表現するために使用される関数出力図であり、この関
数をメンバーシップ関数と言う。なお、「大きい」，
「中ぐらい」などをラベル、それらの程度をグレードと
表現する。図５に示すように、スロットル開度20°の
「中ぐらい」のグレードは0.7 となる。
【０００３】
【発明が解決しようとする課題】上記した従来のメンバ
ーシップ関数発生回路は、被制御対象にあるセンサから
のアナログ量が入力され、このアナログ量に対応するグ
レードを出力する構成を有している。そして、この場合
に使用するメンバーシップ関数発生回路は、構造が複雑
な回路である上に、このメンバーシップ関数発生回路は
各ラベル毎に必要とする。更に入力する物理量がデジタ
ル値で与えられる場合は、これを一旦Ｄ／Ａ変換してか
ら入力しなければならない。本発明は上記事情に鑑みて
なされたものであり、デジタル値から直接グレードを発
生することの可能なメンバーシップ関数発生回路を提供
することを目的としている。
ーシップ関数発生回路は、被制御対象にあるセンサから
のアナログ量が入力され、このアナログ量に対応するグ
レードを出力する構成を有している。そして、この場合
に使用するメンバーシップ関数発生回路は、構造が複雑
な回路である上に、このメンバーシップ関数発生回路は
各ラベル毎に必要とする。更に入力する物理量がデジタ
ル値で与えられる場合は、これを一旦Ｄ／Ａ変換してか
ら入力しなければならない。本発明は上記事情に鑑みて
なされたものであり、デジタル値から直接グレードを発
生することの可能なメンバーシップ関数発生回路を提供
することを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明はデジタル値をバッファに入力して、その内
の上位ビット列をデコーダに入力すると共に、下位ビッ
トをＤ／Ａコンバータに入力し、前記Ｄ／Ａコンバータ
からは正（Ｎ），補（Ｃ）の２種類のアナログ量を発生
し、前記デコーダの出力によってメンバーシップ関数の
ラベルに対応する複数の出力端子の内の隣り合った２つ
を選択して、正，補それぞれのアナログ量を出力する構
成とした。
め、本発明はデジタル値をバッファに入力して、その内
の上位ビット列をデコーダに入力すると共に、下位ビッ
トをＤ／Ａコンバータに入力し、前記Ｄ／Ａコンバータ
からは正（Ｎ），補（Ｃ）の２種類のアナログ量を発生
し、前記デコーダの出力によってメンバーシップ関数の
ラベルに対応する複数の出力端子の内の隣り合った２つ
を選択して、正，補それぞれのアナログ量を出力する構
成とした。
【０００５】
【実施例】以下図面を参照して実施例を説明する。図１
は本発明によるメンバーシップ関数発生回路の一実施例
の構造図である。図１において、１はバッファであり、
ここへのデジタル入力としては例えばエンジンの回転数
検出のための周期計測するカウンタ出力などである。な
お、バッファ１としては８ビットとし、上位の３ビット
（６，７，８）がデコーダ３へ入力する。そして下位の
５ビット（１，２，３，４，５）がＤ／Ａコンバータ２
へ入力する。ＯＰ1 は第１の演算増幅器で、この−端子
には下位５ビット（１，２，３，４，５）からの出力が
インバータと重み付き抵抗Ｒ1 〜Ｒ5 を経由して接続さ
れ、その出力Ｎにはノーマルなアナログ量Ｎが出力され
る。＋端子には抵抗Ｒ6 を介して接地される。ＯＰ2 は
第２の演算増幅器で、この−端子には前記同様下位５ビ
ットからの出力が重み付き抵抗Ｒ1 〜Ｒ5 のみを経由し
て接続され、その出力Ｃには前記ノーマルな出力Ｎに対
して補数の関係にある出力が得られる。＋端子は前記同
様抵抗Ｒ6 を介して接地される。
は本発明によるメンバーシップ関数発生回路の一実施例
の構造図である。図１において、１はバッファであり、
ここへのデジタル入力としては例えばエンジンの回転数
検出のための周期計測するカウンタ出力などである。な
お、バッファ１としては８ビットとし、上位の３ビット
（６，７，８）がデコーダ３へ入力する。そして下位の
５ビット（１，２，３，４，５）がＤ／Ａコンバータ２
へ入力する。ＯＰ1 は第１の演算増幅器で、この−端子
には下位５ビット（１，２，３，４，５）からの出力が
インバータと重み付き抵抗Ｒ1 〜Ｒ5 を経由して接続さ
れ、その出力Ｎにはノーマルなアナログ量Ｎが出力され
る。＋端子には抵抗Ｒ6 を介して接地される。ＯＰ2 は
第２の演算増幅器で、この−端子には前記同様下位５ビ
ットからの出力が重み付き抵抗Ｒ1 〜Ｒ5 のみを経由し
て接続され、その出力Ｃには前記ノーマルな出力Ｎに対
して補数の関係にある出力が得られる。＋端子は前記同
様抵抗Ｒ6 を介して接地される。
【０００６】ＲN ，ＲC は零調整用抵抗であり各Ｏ
Ｐ1 ，ＯＰ2 の−端子と電源との間に接続される。第１
の演算増幅器の出力端は、スイッチング素子群ＳＮ1 〜
ＳＮ8 （以下第１のスイッチング素子群と称す）を経由
して出力端子〜に接続され、第２の演算増幅器の出
力端は、スイッチング素子群ＳＣ1 〜ＳＣ8 （以下第２
のスイッチング素子群と称す）を経由して出力端子〜
に接続される。なお、スイッチング素子ＳＣ1 とＳＮ
1 ，ＳＣ2 とＳＮ2 ，〜ＳＣ8 とＳＮ8 とは同時にオン
・オフ制御され、これらはデコーダ３の出力端（１，
２，〜８）に接続されている。
Ｐ1 ，ＯＰ2 の−端子と電源との間に接続される。第１
の演算増幅器の出力端は、スイッチング素子群ＳＮ1 〜
ＳＮ8 （以下第１のスイッチング素子群と称す）を経由
して出力端子〜に接続され、第２の演算増幅器の出
力端は、スイッチング素子群ＳＣ1 〜ＳＣ8 （以下第２
のスイッチング素子群と称す）を経由して出力端子〜
に接続される。なお、スイッチング素子ＳＣ1 とＳＮ
1 ，ＳＣ2 とＳＮ2 ，〜ＳＣ8 とＳＮ8 とは同時にオン
・オフ制御され、これらはデコーダ３の出力端（１，
２，〜８）に接続されている。
【０００７】図２はデコーダ３の入力と出力との対応図
であり、入力コードａ，ｂ，ｃに対応したオン（１），
オフ（０）信号を出力する。このデコーダの出力によ
り、スイッチング素子ＳＣ1 ，ＳＣ2 ，…，ＳＮ1 ，Ｓ
Ｎ2 ，…がオン・オフされる。例えばデジタル値が０で
あると、ａ＝０，ｂ＝０，ｃ＝０であるため、図２より
デコーダ３の出力ポート１のみが「１」となり、この出
力ポートに対応するスイッチング素子ＳＣ1 とＳＮ1 が
オンとなる。
であり、入力コードａ，ｂ，ｃに対応したオン（１），
オフ（０）信号を出力する。このデコーダの出力によ
り、スイッチング素子ＳＣ1 ，ＳＣ2 ，…，ＳＮ1 ，Ｓ
Ｎ2 ，…がオン・オフされる。例えばデジタル値が０で
あると、ａ＝０，ｂ＝０，ｃ＝０であるため、図２より
デコーダ３の出力ポート１のみが「１」となり、この出
力ポートに対応するスイッチング素子ＳＣ1 とＳＮ1 が
オンとなる。
【０００８】次に作用について説明する。先ず、デコー
ダ３は前記した通り入力コードに対応した出力を出力端
子（１，２，〜８）に導出している。これを出力端子
，，〜についてみると、各スイッチング素子のオ
ン状態に応じて、と，と，と，と，
と，と，と，ととが同時にオンとなる振
り分けをしている。一方、第１のスイッチング群ＳＮ1
〜ＳＮ8 には第１の演算増幅器の出力、即ち、ノーマル
なアナログ量Ｎが接続され、第２のスイッチングＳＣ1
，〜ＳＣ8には第２の演算増幅器の出力、即ち、Ｎに対
する補の関係の出力Ｃが接続されている。これは出力さ
れるグレードの最大値を１とすると、 Ｃ＝１−Ｎ の関係になる。したがって下位５ビットによるデジタル
値の増大は、Ｄ／Ａコンバータ２内において、一方のノ
ーマルなアナログ量が階段状に増大すると、他方の補の
関係にある出力は階段状に減少する。
ダ３は前記した通り入力コードに対応した出力を出力端
子（１，２，〜８）に導出している。これを出力端子
，，〜についてみると、各スイッチング素子のオ
ン状態に応じて、と，と，と，と，
と，と，と，ととが同時にオンとなる振
り分けをしている。一方、第１のスイッチング群ＳＮ1
〜ＳＮ8 には第１の演算増幅器の出力、即ち、ノーマル
なアナログ量Ｎが接続され、第２のスイッチングＳＣ1
，〜ＳＣ8には第２の演算増幅器の出力、即ち、Ｎに対
する補の関係の出力Ｃが接続されている。これは出力さ
れるグレードの最大値を１とすると、 Ｃ＝１−Ｎ の関係になる。したがって下位５ビットによるデジタル
値の増大は、Ｄ／Ａコンバータ２内において、一方のノ
ーマルなアナログ量が階段状に増大すると、他方の補の
関係にある出力は階段状に減少する。
【０００９】図４は出力結果を示し、図４(a) におい
て、デジタル値が０のときは左端にあり、各ビットが全
て１のときは右端の状態にある。又、デジタル値が１変
化する毎に図４(b) に示されるように階段状に変化す
る。要するに電圧の上昇，下降は下位の５ビットにより
行ない、スイッチの切替えは上位の３ビットによって行
なう。この場合、スイッチのオン状態ではノーマルな出
力と補の関係にある出力とが同時に出力されるため、一
方は上昇，他方は下降の関係にあり、その結果、図４
(a) に示される出力結果が得られる。これは正にメンバ
ーシップ関数そのものである。
て、デジタル値が０のときは左端にあり、各ビットが全
て１のときは右端の状態にある。又、デジタル値が１変
化する毎に図４(b) に示されるように階段状に変化す
る。要するに電圧の上昇，下降は下位の５ビットにより
行ない、スイッチの切替えは上位の３ビットによって行
なう。この場合、スイッチのオン状態ではノーマルな出
力と補の関係にある出力とが同時に出力されるため、一
方は上昇，他方は下降の関係にあり、その結果、図４
(a) に示される出力結果が得られる。これは正にメンバ
ーシップ関数そのものである。
【００１０】図３は他の実施例の構成図であり、本実施
例の特徴部分は出力ＮとしてＤ／Ａコンバータの出力Ｃ
を反転加算したものであり、その他は図１と同様であ
る。本実施例においても図１と同様の効果が得られる。
例の特徴部分は出力ＮとしてＤ／Ａコンバータの出力Ｃ
を反転加算したものであり、その他は図１と同様であ
る。本実施例においても図１と同様の効果が得られる。
【００１１】
【発明の効果】以上説明したように、本発明によればデ
ジタル値の上位ビットでデコーダによりスイッチング素
子を作動し、下位ビットによりＤ／Ａコンバータの出力
を正常値と補数との２種類とし、前記スイッチング素子
により２種類のアナログ量を選択して出力する構成とし
たので、デジタル値から直接メンバーシップ関数を発生
できる。
ジタル値の上位ビットでデコーダによりスイッチング素
子を作動し、下位ビットによりＤ／Ａコンバータの出力
を正常値と補数との２種類とし、前記スイッチング素子
により２種類のアナログ量を選択して出力する構成とし
たので、デジタル値から直接メンバーシップ関数を発生
できる。
【図１】本発明によるメンバーシップ関数発生回路の一
実施例の構成図。
実施例の構成図。
【図２】デコーダの入力と出力との対応図。
【図３】本発明の他の実施例の構成図。
【図４】出力結果図。
【図５】ラベルのグレードを示す図。
１ バッファ ２ Ｄ／Ａコンバータ ３ デコーダ ＯＰ1 ，ＯＰ2 演算増幅器 ＳＮ1 〜ＳＮ8 第１のスイッチング素子群 ＳＣ1 〜ＳＣ8 第２のスイッチング素子群 Ｒ1 〜Ｒ5 重み付き抵抗
Claims (2)
- 【請求項１】 デジタル値をバッファに入力して、その
内の上位ビット列をデコーダに入力すると共に、下位ビ
ットをＤ／Ａコンバータに入力し、前記Ｄ／Ａコンバー
タからは正（Ｎ），補（Ｃ）の２種類のアナログ量を発
生し、前記デコーダの出力によってメンバーシップ関数
のラベルに対応する複数の出力端子の内の隣り合った２
つを選択して、正，補それぞれのアナログ量を出力する
ことを特徴とするメンバーシップ関数発生回路。 - 【請求項２】 デジタル値を８ビットとし、上位３ビッ
トをデコーダへ入力すると共に、下位５ビットにて電圧
値の変化量としたことを特徴とする請求項１記載メンバ
ーシップ関数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238700A JP2668607B2 (ja) | 1991-08-26 | 1991-08-26 | メンバーシップ関数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238700A JP2668607B2 (ja) | 1991-08-26 | 1991-08-26 | メンバーシップ関数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553817A JPH0553817A (ja) | 1993-03-05 |
| JP2668607B2 true JP2668607B2 (ja) | 1997-10-27 |
Family
ID=17033995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238700A Expired - Fee Related JP2668607B2 (ja) | 1991-08-26 | 1991-08-26 | メンバーシップ関数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668607B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110461515B (zh) | 2018-01-22 | 2020-09-25 | Osg株式会社 | 阶梯钻以及阶梯钻的制造方法 |
-
1991
- 1991-08-26 JP JP3238700A patent/JP2668607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553817A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |