JPS5850826A - マルチレベル論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は，所望のベースで作動するよう組立てられ，マ
ルチレベル論理入力にて直接作動するマルチレベル論理
ゲートトなるマルチレベル論理回路に関する。本回路は
、種々のスイッチング技術、例えば流体、空圧、光学お
よび電子回路に応用できるが、本発明に係る各種のマル
チレベル論理ゲートは、現在市販されている基本電子部
品から容易に製造できるので、以下デジタル電子技術に
限定して説明する。

デジタル電子工学を利用した二進論理システムは、高度
に進歩しているが、このシステムには重大な欠点がある
。すなわち複雑なタスクのため割尚てられたマシンの速
度と精度を向上するために従来より一般的に採用されて
いる方法は、データワードの長い２進コンピユータを使
うことである。従って、この方法には多数の制約がある
。まず第一に必要な全部品の数が多くなることであり、
第２にＩＯチップ１個当りのピンの接続数が多数になる
こと、第３にチップ間、モジュール間、システム間等の
配線が複雑になり、コストも高くなること等の欠点が生
じる。

このため複雑なソフトウェアを使うマシンの形態の人工
頭脳を製造する努力がなされた。この一つの解決法とし
て、ファジーロジック（ｆｕｚｚｙ　ｌｏｇｉｃ　）　
　を実行できるソフトウェアが開発された。しかしなが
恰このような複雑なソフトウェアは通常長くて遅いプロ
グラムを実行すせるので２進コンピユータは、このよう
な複雑なソフトウェアの利用には適していない。

又仮にこのようなソフトウェアを２進マシンで使用する
としてもソフトウェアの作成−デバツギング、改良ＫＦ
ｉ長い時間が必要となる上に２進マシンは、「真」と「
偽」の論理を選択する以外に選択−がない。

父上記以外に２進マシンでマルチレベル論理システムを
シニエレートできるシステムヲ考案しようとする努力も
なされた。この種の方法としては、１９７４年６月ＩＥ
Ｅ議事論第１２１巻６号第４０９ページのグリーンおよ
びタイラー氏の論文「マルチレベル論理システムのモジ
ュ−ル間」Ｋ記載の方法がある。この方法は、ガロア域
を使用し、２進回路を使ってマルチレベル論理システム
のシミユレートを可能とするが、情報が２進コードで１
つの回路から他の回路へ伝送されるとすれば、このよう
な回路と同様な２進回路との接続点が情報の隘路となる
。

次の米国特許は、・デジタル／アナログコンバータ、デ
ジタル制御回路、およびデジタルスレショルド回路、の
例を述べたものである。

米国特許第４１６８，７２２号 第４２０４，１２２号 第４５７４，４７０号 第４４１７，２６２号 第５，５６１９５７号 第＆６０ｔ６２６号 第５．６４６．５２９号 第Ｌ９００，７４４号 第４９１４５２７号 第４１５４６９６号 第４．！５２６．１！１６号 特に米国特許第４．１５２．６９６号は、多数のリレー
をスイッチングするのに使用される制御回路に接続され
る伝送ライン上の情報を圧縮する技術に関するが、ここ
では多数のツェナーダイオードを使って異なる入力信号
を検出し、特定の入力信号が受信されると、関連ツェナ
ーダイオードが作動してトランジスタスイッチング回路
をスイッチングし、次にこの回路がリレーを附勢し、適
当な制御機能を奏するよう罠なっている。従って、こ゛
の制御回路からの出力は複数の独立した２進出力である
。

米国特許第４．５２６１５６号は、ヌレショルド回路に
つり４て教示しているが、この回路は複数のスレショル
ドを含み、入力レベル依存スイッチングトランジスタか
ら成る手段によって構成される。

米国特許第５．１９４！５２７号は１分圧装置用の出力
回路について教示しているが、この回路では入力電圧を
８ビツトのアップダウンカウンタへ送シ、代表的なデジ
タル値を発生し、このデジタル値はデジタル／アナログ
コンバータによって出力電圧へ変換されるようになって
いる。

これら特許に開示の回路部品Ｆｉ１本発明の回路部品と
類似点があるが、これら特許のうちマルチレベル論理回
路の構成を教唆するようなものは一つもない。

従って、本発明の目的は、マルチレベル論理入力にて作
動し％マルチレベル論理出力を発生できる「真」のマル
チレベル論理回路を提供するにある。マルチレベル論理
入力又は出力については、基数ｎ（ｎは３以上の数）で
作動する論理信号を参照のこと。本発明の一態様によれ
に、（ａ）１以上のマルチレベル入力を受けることがで
きる入力レベル検出器（ＩＬＤ）と、（ｂ）ｆ１制御ス
イッチング手段（ａＳ）と、・（Ｃ）単一マルチレベル
出力を発生する出力レベル発生器（ＯＬＧ）とから成る
マルチレベル論理回路を提供するにある。

この−膜化された回路は、マルチレベル論理マシンの作
動のための基本ビルディングブロックの製造に使用でき
る。基本ゲートは、（ｎ−１）補数器と、最大補数ゲー
トから成る。これらの２つの基本ゲートは、基数ｎ内の
レジスタ、７リツプフロツブ、および基本ラッチすなわ
ち基本メモリセルから成る種々のマルチレベル論理ゲー
トおよび４回路の製造に使用できる。又とれら基本ゲー
トから製造される回路に加え、マルチレベル入力にて演
算す裔わち２進演算できるより複雑なマルチレベル論理
回路も製造できるし、マルチレベル論理回路と現行の２
進回路又はシステムとのインターフェースを可能とする
インターフェース回路奄製造できる。

製造すべき回路を所望の基数で作動できるようにすれば
１本発明は製造すべきマシンを２進デジタル電子技術で
作動する本のよりも高速でかつ大メモリ容量にすること
ができる。例えば。

基数１０、例えば１６本のアト２スラインと８本のデー
タラインを有する基数にて作動するマシンを製造すれば
、基数１０で作動する中央演算ユニットは１０’の情報
コーディングで１０１６の異なるメモリロケーションの
アドレス指定ができる。１−の情報コーディングは、現
在の−の情報コーディング能力と比べてはるかに大きい
。

従って、情報コーディング能力が増大しているので、一
つの言語の全ボキャブラリーをコーディングすれば、マ
シンを自然語で認識・作動できる。更にマルチレベル入
力を使って作動する能力に！ｊｊ）、「ファジーロジッ
ク」を具体化し六ソフトウェアでマシンをアクセプトお
よび作動できるので、人間の思考をシンユレートした「
人工頭脳」の製造が可能となる。

本発明の上記以外の特徴は、添附図面を参照した以下の
詳細な説明から明らかとなろう。

マルチレベル論理回路＃′ｉ１少カ゛くとも一つの入力
レベル検出器（以下ＩＬＤと称す）と、少なくとも一つ
の制御スイッチ手段（以下Ｃ８と称す）と、少なくとも
一つの出力レベル発生器（以下ＯＬＧと称す）とから成
る。０８ｔｌ、スイッチングネットワークであり、その
機能はＩＬＤ信号に応答し、“ＯＬＧからの対゛応論理
レベルを選択することにある。ＯＬＧは、対応する論理
レベルが選択されると適当な出力論理レベルを発生する
ネットワークである。

更に詳細には、ＩＬＤはＯ８をエネイブル／ディスエイ
プルできる１組の入力パラメータ依存スイッチすなわち
スイッチングネ・ットワークであり、所望のパラメ゛−
タ、゛例えば温度、圧力。

輝度、周波数、電流、電圧等を検出するよう一つのＩ’
ＬＤが選択される。Ｃ８は、１組のスイッチであって、
０・ＬＧからの出力論理レベルをエネイブル／ディスエ
イプルするように使用できる。０ＬＧＦｉ、パラメータ
レベルの測定器であって、マルチレベルを発生するよう
に出カバラメータレＱル発生器を直列、並列、又はマト
リックス状に配列するととＫより形成できる。

ＩＬＤ、Ｏ８およびＯＬＧ構成部品の相互作用に応じて
異なるタイプのマルチレベル論理回路を製造できる。こ
れら部品を使って主として３つのタイプの回路が開発さ
れているが、これら回路はタイプ１、タイプ２およびタ
イプ３の回路と称されるが、他の回路の組合わせ龜可能
である。

タイプ１　このタイプ１の回路は、一つのＩＬＤと、１
つのａＳと、１つのＯＬＧを含み、第１図に・この種の
ブロックダイヤグラムが示されている。

タイプ２　このタイプの回路は、２つのＩ−ＬＤと、Ｃ
８とＯＬＧの組合わせを複数有し、第２−図にこの種の
ブロックダイヤ、グラムが示されている。この回路は、
入力ＡおよびＢを有し、出力ＡＲＢを発生するが、Ｒは
マルチレベル入力ＡとＢとの２進関係を表示する。

タイプ３　タイプ３の回路蝶、２つのＩＬＤと、２つの
Ｃ８と−っのＯＬＧを有する。第５図にこの糧の回路の
ブロックダイヤグラムが示されている。この回路もマル
チレベル入力ＡおよびＢにて２進演算をすることができ
る。

タイプ１，２および３のマルチレベル論理（ＭＬＬ）回
路を含む可能な回路構造が、それぞれ第４．５および６
図に示されるが、ここで次の点に留意され良い。

（１）　　図示した各スイッチは、一つのスイッチであ
るか、又は多数のスイッチを組合わせたネットワークを
表わす。

（１）　　ｒスイッチ」とは、ターンオン又はオフされ
ることのできる装置（９！Ｊえば熱電対、流体パルプ、
トランジスタ等）を意味する。

（Ｉｌｌ）　　各ＩＬＤは、次の特性のうちの一つを有
することができる。

第７１図に示す「ステップ機能」（入力軸上のＴはスレ
ショルドを意味する。） 第７ｂ図に示す「長方形窓」特性（ＴＵＵ、上方スレシ
ョルドを意味し、ＴＬは下方スレショルドを意味する。

） 翰　各ＯＬＧは、一連の出力パラメータレベ・ル発生器
から構成できる。

以下、長方形窓特性を有するＯＬＤを「ｎ論理レベル認
識器の１つ」又は「ｎＬＬＲの１つ」と称す。

以下本発明は、入力および出力変数が別々の電圧値とな
っているデジタル式マルチレベル論理ゲート、回路醇に
関するものとする。

第４図に示す一般的な回路構造の次に基本マルチレベル
論理ゲートを具体化した実際の電子回路について説明す
る。

第８図に基本ＭＬＬゲートを含むＤＴＲＤ回路を示す。

この機能部品は、次のようＫ１１１＆別される。

（ａ）　　ＩＬＤは、直列接続されたＤ−Ｒｂ−ＢＥの
一組である。

（ｂ）ａｓは、−組のＯＫススイチである。

（ｃ）ＯＬＧは、第８図の左側に示す直列ダイオードか
ら構成できる。ここでＲｂ　Ｆｉ）ランジスタのベース
抵抗であり、ＢＥはペース・エミッタであり、０）Ｊコ
レクタ・エミツーｌである。

論理レベルは、第１０ａ図に示すように定められる。本
例では、 人、＝ダイオードのＶｆ　＋　）ランジスタのＶｂｅ（
飽和）＝すなわちｔ４Ｖ Ｕ＝論理単位冨ダイオードのＶｆ＝すなわちα７■ 特性は、第１０（ｂ）図に示される。従って、第４図に
示される回路のＤＴＤゲートはｒ（ｎ−１）補数器」の
ゲートすカわち「基数ｎのインバータ」のゲートである
。

例えば、Ａに印゛加される入力電圧Ｗｉｎが１．４Ｖよ
りも低いと、すなわちＡが論理Ｏであると、出力電圧Ｖ
ｏｕｔ　ｌｄ　ｒ（ｎ−１）ｘ　０．７　＋ｔ　４　Ｊ
ボルトすなわちＹは論理（ｎ−１）となる。

例えば、Ｖｉｎが約（ｔ４＋１×す）ボルト、すなわち
Ａが論理１であると、入力ダイオードＤＩは導蓮しｂＴ
ｒＩはターンオンされる。これＫより、出力電圧分圧器
の底部のダイオードはアースされｓ　Ｖｏｕｔは（ｎ−
２）Ｘ（１７：＋１４ボルトとなる。すなわちＹは論理
（ｎ−２）となる。

一般に、Ｖｉｎが（ｔ４＋Ｋｘ７）ボルトであると、す
なわち、人が論理にであると、入力ダイオードＤＩ、・
・・・・・、ＤＫは導通し、Ｔｒ　Ｋ　ｎ　ｓ　　ター
ンオンされに出力ダイオードがアースされ不ので、Ｖｏ
ｕｔは（ｎ−１−ｋ）Ｘα７＋ｔ４Ｖとする。すなわち
Ｙａ論理（ｎ−１−ｋ）となる。

従って、第８図に示されるゲートは（ｎ−１）補数器で
ある。

ＤＴＤゲートは、簡単であるが、幾らかの欠点がある。

第、ＩＫ、２つの連続する論理レベルの差が約α７ボル
トであるのでノイズに弱く、第２に入力検出ダイオード
が直列（電流路の点から）であるので入力論理レベルが
高くなるにつれて伝播ディレィが大きくなることである
。

これらの欠点は、次のＺＴＺゲートの使用により、解消
される。

ツェナー・トランジスターツェナー（ＺＴＺ’）！艷 基本ＭＬＬゲートから成るＺＴＺ回路は、第９図に示さ
れている。この機能部品は、次のように識別される。

（ａ）　　ＩＬＤｔｉ、−組の直列Ｚ−Ｒｂ−ＢＢであ
る。

（ロ）　Ｏ８は、−組のＯＥススイチである。

（ｃ）　　ＯＬＧは、一連のツェナーダイオードから構
成される。ここで２は、ツェナーダイオード、ＲｂＦｉ
）ランジスタのペース抵抗、ＢＥＦｉペース・エミッタ
、０Ｅｔｊコレクタ晦エミツタである。

論理レベルは、第１０（ａ）図に示すように定められ、
本実施例では。

（飽和） Ｕ＝ツェナーダイオードのＶｚ　＝所望の値第１０（ｂ
）図に％性機能を示す。従って、回路を第９図に示した
ＺＴＺゲートは、もう一つ別の（ｎ−１）補数ゲートで
あり、第９図に示す回路の作動は、第８図のものと同じ
である。論理単位すなわちＵは、所望電圧値に定めるこ
とができる。

最大ゲート（すなわち基数ＮのＮ０Ｒ）第９図（又は第
８図）Ｋ示すゲートの入力に１つ以上のダイオード１０
０を追加すると、最大相補ゲートすなわちＭＡＸゲート
が得られる。

第９図を参照すると、ＭＡＸグー）＃′１（ｎ−１）の
並列ツェナーダイオードを有するＩＬＤに接続された入
力ライン１０１および１０２を有する。

高入力論理レベλを受けるか否かにより、ダイオード１
００又は１０５のいずれがが導通する。

ライン１０１に単位２の論理レベルが与えられ、ライン
１０２に単位８の論理レベルが与えられ、ベース１０で
回路が作動すると、ライン１０２およびダイオード１０
５が導通し５％最初の８個のツェナーダイオード１ｕ〜
（ｎ−２）ｕがスイッチオンされる。ｎ＝１０であるこ
とに注意のこと。

ツェナー８に対応するトランジスタがスイッチオンされ
て、下方の８個の出力ツエナーダイオートカバイパスさ
れるので・１単位の出力論理レベルが得られる。これは
、ゲートに入力された最高の入力（８単位）の（ｎ−’
１）補数（本例では９の補数）である。ゲートは、同様
にして任意の数のマルチレベル入力ラインを有すること
ができる。

補数器とＭＡＸゲートを適当に組合わせることによυ、
２進シフシステム発された捻とんどのゲートおよび回路
をｎ進法システムに使用できる。これらゲートおよび回
路のわずかしか例として示していない。

第１１図は、５つの基本ゲートを示す。このうちの５つ
は最初の２つから得られ、各ゲート記号内の文字ｎ　ｉ
ｔ　ｓゲートが基数ｎすなわちｎ進ゲートにあることを
示す。これらは２進ゲートに対応するので、当業者であ
ればその作動は容易に理解されよう。

第１２（３１）（ｂ）および（Ｃ）図は、べ−ｘＨの「
基本ラッチすなわち基本メモリセル（ＢＭＯ）Ｊ。

「クロック化されたＤ−フリップ７０ツブ」およびマス
タースレーブＤ−フリップフロップ」をそれぞれ示す。

第１！１図は、直列／並−列入力−を有す４１１進法の
左／右シフトレジスタの回路を示す。

タイプ２のＭＬＬ回路 第５図に示す回路の次に（基数ｎ）内の２つの１桁の数
の間の２進関係を電子的に考案できる。例えば、どの基
数でもＡｘＢの最高位の数（ＭＳＤ）−のみならず最小
位の数（ＬＳＤ）を実施できる。第１４図は、−膜性を
失なうことなく基数１０の１桁の全マルチプライヤの回
路を示したもので、この回路は、第５図を２度すなわち
最初ａＡｘＢＯＬＳＤＫ使用し、次ＩＣＡＸＢ１７）Ｍ
ＡＤのために使用する。

第５図に示す回路も使用可能であり、ここでは一つの出
力ラインを使ってマルチ単項演算を実行する。

第１４図は、２つの回路処分けることができる。左部分
はＡｘＢの最小位の数（ＬＳＤ）の出力を発生し、右部
分はＡＸＨの最高位の数を発生する。

この回路は、２つのＩＤＬを有し・各ＩＤＩ、Ｆｉマル
チレベル入力ＡおよびＢを受信できる　ｎＬＬＨのうち
の一つの形態をしている。ＢＩＬＤは、ｎ個（本例では
１０）の２進出力を有し、各出力はカラムエネイブリン
グスイッチに接続されている。各カラムは、Ｏ８と０Ｌ
Ｇ（ゼロＯＬＧおよび従ってＯ８を有し々いゼロカラム
以外）の組合わせから成る。

Ａ　ＩＬＤからの出力は、各カラムの制御スイッチング
手段（Ｃ８）の異ｆｉ鼠制御スイッチに接続されている
。

同様にして、Ｍ８Ｄ回路は２つのＩＬＤからのＯ８およ
びＯＬＧのカラムから成る。

例えば、基数１０による５×７の掛算Ｆｉ、Ａの論理５
の入力およびＢの論理７の入力を利用できる。ＢＩＬＤ
から開始して、ラインク上に出力があれｉ、カラム７が
スイッチオンされる。

説明上人がオンでないと仮定すると、ＬＳＤの出力は論
理９（カラム７の両端の電圧）となる。

Ａがオンであると、Ａの出力Ｆｉ、Ａ　ＩＬＤのライン
５上に発生する。このラインは異なるカラムのすべての
トランジスタ５に接続される。本例では、カラム７の５
のトランジスタしかオンとされないので、ＯＬＧの４単
位がバイパスされ、このため論理５の出力が得られる。

これはＬＳＤの出力となる。

右側のＭＳＤ回路では、カラム７もオンであ）、この・
カラム内のトランジスタ階５もオンにされているので、
ＯＬＧの下方３単位がバイパスされて３論理単位の出力
が得られる。従って、結果は３５となる。

ＬＳＤおよびＭＡＤ回路の各カラムは、Ａ入力上で単項
演算を実行する。

簡略化とコスト削減のため基数１０（一般的には基数ｎ
）の１桁のマルチプライヤ（第１４図）の各半分をタイ
プ３０ＭＬＬ回路（このＩＬＤはほぼ９の異なる（ｎ−
１）ブレークダウン電圧を有する）として製造できる。

タイプ３０ＭＬＬ回路 第６図に示される回路の次に任意の基数による１桁の半
加算器／減算器を考えることがそきる。

１桁半加算器／減算器の結果Ａ＋Ｂ　（又はＡ−Ｂ）の
ＬＳＤだけとなるので、１桁の全加算器／減算器を作動
させれば、桁上げ７倍入れ操作が必要である。

第３図の次に、ＯＬＧの出力パラメータ発生器をマトリ
ックス状に配列すれば、この桁上け／借入れ操作を実行
できる。

第１５図および第１６図は、−膜性を失１うことなく、
基数１０による１桁の全加算器の回路と基数１０による
１桁の全減算器の回路をそれぞれ示す。

第１５図の回路は、電源とアースとの間の通路に沿って
設けらｈた２つのＩＬＤを有する附加回路で％ＩＬＤか
らの出力は、この通路に沿うスイッチ比接続されている
ので、Ｂ　ＩＬＤからの出力をＯＬＧに沿った特定の点
でアースレベルを選択するのに使用できる。ＡＩＬＤか
らの出力は、電源をＯＬＧの上半分に沿う特定点に接続
するのに使用できる。

第１５図の右側回路は、２進マトリツクスのエンコーダ
／デコーダに類似する桁上は操作を示す。

例えば、７＋８の加算は、Ｂにおいて７を入力し、Ａに
おいて８を入力する。ラインク上のＢ　ＩＬＤの出力は
、そのトランジスタをオンにし、×７・点をアースさせ
る。これと同時にＢ７トランジスタはスイッチオンされ
、×７点上にプライオリティを有する。

ラインＢ上のＡ　ＩＬＤ出力は、そのトランジスタをオ
ンにする。このトランジスタａ％ＯＬＧの頂端から離れ
た１単位にて０ＬＧＫ電源を接続する。従って、その出
力は５の論理単位で、これは、トランジスタＢ７のコレ
クタのアース点と、０ＬＧＯ頂端からの点１単位にある
電源との間の電圧である。

桁上は回路の×７ラインはアースされており、Ａ８）ラ
ンジスタがオンされると、Ａ８とＢクラインにブリッジ
されたダイオードは導通するので、桁上はトランジスタ
がターンオフされ、電源電圧Ｖｃｃの桁上は出力（桁上
け１として示す）が発生される。

第１６図の減算回路は同様であり、商業であればその作
動も明らかであろう。

ｎＬＬＲのＡ１ 第１７図は、ｎＬＬＲの１として機能するＩＬＤを示す
が、このＩＬＤは第１４〜１６図の回路に通す。このＩ
ＬＤは、マルチレベル入力Ａ１１個のトランジスタ＊ｎ
＠の２進インバータト（ｎ−１）の２進ＡＮＤゲートを
有し、一時にゲートのｎ個の２進出力のうちの一つが附
勢される。

例えば論理０の入力は０トランジスタをスイッチオンさ
せ、ｏＡＮＤゲート（ＡＮＤゲート内の数字２はゲート
が２進のＡＮＤゲートであることを示す゛）の下方ライ
ンに高入力を与える。

この高入力は、０トランジスタからの低出力の反転であ
って、このゲートの上方ラインーヒの高入力と結合され
、０出カライン上に２進の論理１　　（Ａ）が与えられ
る。従って、マルチレベル入力の論理レベル０が入力Ａ
に達すると、２進出力２イン０が附勢される。

一般に論理にのマルチレベル入力は、対応する２進出カ
ラインＫを附勢する。入力人に達する論理１の入力を考
えると、この入力Ｆｉｏおよび論理１のトランジスタの
双方をスイッチオンする。０．トランジスタは、論理１
の電圧が入力ダイオードよりも高いので導通するが、論
理１のトランジスタは、論理１の電圧が、論理１のツェ
ナーダイオードをスイッチオンする程度に十分大きくな
ると導通する。０出力上のＡＮＤゲートは、下方ライン
（このライン上の反転ゲートによって反転された０トラ
ンジＸりからの低出力となっている。）上の高入力を受
ける。

この０ＡＮＤゲートの上方ラインは論理１のトランジス
タがスイッチオンされると低入力を受けるので、論理０
ゲートへの低入力と高入力の組合わせＦｉ、ライン０上
の低すなわちゼロ出力となる。しかし、なから、論理１
のＡＮＤゲートは、両ライン上の高入力を受はるので、
出力ライン１上に論理１の２進出力を発生する。従って
、入力の論理レベルに対応する一つの２進出力だけが附
勢される。

以上で本発明に係る所望のペース内で作動する回路につ
いて説明した。実施例は、ペース１０を参照しているが
、本発明は、特定の回路に必要であれはどんな基数でで
も利用可能である。例えば基数１６又は２の累乗で作動
する回路を製造することが好ましいこともある。第１１
図を見れは、ｗＪ９図に示、した基本マルチレベル補数
器およびマルチレベル補数最大ゲートから多数の基本ゲ
ート・、および第１２図の基本メモリ七ルが案出できる
。蕗９図の回路は、本発明がいかに笑施されるかを示す
一例にすぎず、当業者であれば、これ以外の多数の実施
例が明らかとなろう＝従って１本発明は、基本マルチレ
ベルゲートおよび基本マルチレベル２巡演算子である基
本ビルディングブロックから複雑度を変えたマルチレベ
ル論理回路を製造するための規則とガイドラインを示し
たものである。

特許請求の範囲に示した発明の範囲内で設計変更できる
ことは明らかである。

【図面の簡単な説明】

第１図は、タイプ１のマルチレベル論理回路を示し、第
２図はタイプ２のマルチレベル＊理回路を示し、第３図
はタイプ３のマルチレベル論理回路・を示し、２！Ｉ４
図は出力レベル発生器が直列の出力パラメータ発生器で
あるタイプ１のマルチレベル論理回路を示し、第５図は
出力レベル発生器が直列の出力パラメータ発生器から成
るタイプ２の回路を示し、第６図は出力レベル発生器が
直列の出力パラメータ発生器ｔＬら成るタイプ５０回路
を示し、第７Ａ図は入力レベル検出スイッチの「ステッ
プ機能」特性を示し、第７Ｂ図は、入力レベル検出スイ
ッチの長方形窓特性を示し、第８図はダイオード、トラ
ンジスタおよびタイオードを使ったタイプ１の回路を示
【７、第９図はツェナー・ダイオードおよびトランジス
タを使ったタイプ１０回路を示し、第１０Ａ図は第８図
および第９図の回路の各種論理レベルを示シ、１、第１
０Ｂ図は、第８図又は第９図の回路の論理機能を示し、
第１１図Ｆｉ５個のケート（そのうちの３つは最初の２
つのマルチレベル論理ゲートよシ誘導できる）を示し、
第１２Ａ図は、基数ｎの基本・メモリラッチを示し、第
１２Ｂ図はマルチレベルのクロック化され；／ｃ　Ｄ−
フリップ７０ツクを示し、１１２０図リマルすレベルマ
スタスレー、プでクロック化されｆＣＩ）−フリップフ
ロップを示し７、第１３図ｉｉ直列／並列入力を有する
マルチレベルの左／右シフトレジスタを示し、第１４図
は基数１０の１桁の全マルチ″プライヤの実施例を示し
、第１５図は基数１０の１桁フル加算器の実施例を示し
、第１６図は基数１０の１桁の全減算器の実施例を示し
、第１７図＃１ｎｌｌｌＷレベルｇ臓器のうちの−らを
示す電子回路を示す。 Ａ、Ｂ　：　　ＭＬＬ回路へのマルチレベル入カＢＭＯ
：基本メモリセル ＢＥ：）ランジスタのベース・エミッタ間Ｂｕｆ　　’
：バッファー 〇Ｅ　：　トランジスタのコレクタ・エミッタ間Ｏ８二
制御スイッチング手段 Ｄ　：　ダイオード ＤＴｒＤ：ダイオード・トランジスタ・ダイオード回路 ＩＬＤ　：入力レベル検出器 ＬＬＲ：論理レベル認識器 ＬＳＤ　：最小位の数 ＭＡＸ　：最大数ゲート λ（ＩＮ　：最小数ゲート ＭＬＬ　：マルチレベル論理 ＭＳＤ　：最大位の数 ＯＬＧ　：出力レベル発生器 Ｒ：　２進演算子 Ｒｂ：）ランジスタのベース抵抗 Ｔ　：　スレショルド Ｔｒ：）ランジスタ Ｕ　二　論理単位 ■：電圧 Ｖｂｅ　：　　バイポーラトランジスタのベースエミッ
タ接合間の順方向電圧 Ｖｃｅ二　電源電圧 ■ｆ：　　ダイオード間の順方向電圧 ■Ｚ：　ツェナーダイオードのブレークダウン電圧 Ｙ　：　マルチレベル出力 Ｚ　：　ツェナーダイオード ＺＴｒＺ：ツェナー・トランジスタ・ツェナー回路 図面の浄書（内容に変更なし） Ｆ１５．　１ 「１ａ　２ ｂ ＦＩＧ、　　Ｓ β ＦＩＧ、　　６ （０）１ 八− （ｂ） Ｆｌ（３，１０゜ ＦＩＧ、　１７ 手続補正書（自発） 昭和５７　　年　９月１７日 特許庁長官若杉　和　夫殿 ■、事件の表示 特願昭５７−’１４２５７８号 ２、発明の名称 マルチレベル論理回路 ３、補正をする者 事件との関係　　特許出願人 氏　名　チャンティ　セングチャン ４、代　理　人 郵便番号　１００ 住　所　　東京都千代田区九の内２丁目４番１号５、補
正命令の日付　　昭和　　年　　月　　日６、補正の対
象 明細書の浄書（内容に変更なし） ７、補正の内容　　− （別紙の通り） 手　続補　正置（自発） 昭和５７°年１１月　を日 １、事件の表示 特願昭５−７．−．１ｍ’２　’５７８号２、発明の名
称 マルチレベル−論理回路 ３、補正をする者。 事件との関係　　％許出Ｍ人 氏　議　　チャンティ　セングチャン

Claims (9)

【特許請求の範囲】
1. （１）３以上の基数で作動するマルチレベル論理回路て
   あって、少なくとも一つの入力レベル検出器と、少カく
   とも一つの制御スイッチング手段と、少なくとも一つの
   出力レベル発生器とから成シ、上記入力レベル検出器の
   うちの一つが上記制御スイッチング手段のうちの一つに
   接続され、適当な入力論理レベルを検出して上記制御ス
   イッチング手段のうちの一つに信号を発生し、次に制御
   スイッチング手段は上記出力レベル発生器のうちの一つ
   から対応論理レベルを選択することを特徴とするマルチ
   レベル論理回路。
2. （２）回路が入力レベル検出器と、制御スイッチング手
   段と、出力レベル発生器とから成ることを特徴とする特
   許請求の範囲第１項記載のマルチレベル論理回路。
3. （３）入力レベル検出器、制御スイッチング手段。 出力レベル発生器の各々が（ｎ−１）の要素を有するこ
   とを特徴とする特許請求の範囲第２項記載のマルチレベ
   ル論理回路。
4. （４）上記入力レベル検出器が一つのマルチレベル入力
   を賽子ることを特徴とする特許請求の範囲第３項記載の
   マ“ルチレペル論理回路。
5. （５）上記入力レベル検出器が２以上のマルチレベル入
   力を有する特許請求の範囲第３項記載のマルチレベル論
   理回路。
6. （６）上記入力レベル検出器はｎ個の論理レベルのうち
   の一つを検出でき、上記制御スイッチング手段は出力レ
   ベル発生器により作動し論理レベル（ｎ−１−ａ）（こ
   こで１は上記入力レベル検出器によって検出される入力
   論理レベルである）の出力を発生することを特徴とする
   特許請求の範囲・第４項記載のマルチレベル論理回路。
7. （７）上記入力レベル検出器は、２本以上のマルチレベ
   ル入力ラインを有し、該入力ラインのうちの一本の最高
   、論理レベルが入力レベル検出器に伝送され、このため
   上記入力ライン上にａｌ。 ａｔ、ａｌ・・・・・・ａＫ大入力発生すると、出力レ
   ベ。 発生器の出力は、（ｎ　−１−ａｘ）　（ここでａｘは
   入力（ａｌ・・・・・・ａＫ）のうちの一つに生じる最
   高論理レベルである）となることを特徴とする特許請求
   の範囲第５項記載のマルチレベルｔｉ＋理回路。
8. （８）　　上記入力レベル検出器はｎ個の論理レベルの
   うちの一つを検出でき、上記制御スイッチ手段は出力レ
   ベル発生器によシ作動し、論理レベル（ｎ−１−ａ）（
   ここでａは上記レベル検出器により検出される入力論理
   レベルである）の出力を発生する回路と、上記入力レベ
   ル検出器が２本以上のマルチレベル入力ラインを有（２
   、該入力ラインのうちの一つにある最高論理レベルカ入
   力レベル検出器に送らね、このため上記入力ライン上に
   ａｌ、ａｔ、ａ３．・・・・・・、！ＩＫ入力が発生す
   ると、出力レベル発生器からの出力が（ｎ−１−ａｘ）
   （ここでａｘＦｉ入力（ａｔ・・・・・・・・・ａｘ　
   ）のうちの一つにある最高論理レベルである）と彦る回
   路が組合わされ、更に別のマルチレベル論理回路を構成
   する特許請求の範囲第４項又は第５項記載のマルチレベ
   ル論理回路。
9. （９）２つの入力レベル検出器が制御スイッチング手段
   に信号を供給し、上記２つの入力上で２進操作さセるの
   で、この結果上記出力レベル発生器から一つのマルチレ
   ベル出力が発生することを特徴とする特許請求の範囲第
   １項記載のマルチレベル論理回路。 Ｑｌ　　上記２つの入力レベル検出器のうちの各々がｎ
   論理レベル検出器のうちの一つを含み、該論理レベル認
   識器の各々がｎ個の出力を有し、第１の論理レベルｍ臓
   器のｎ個の出力がそれぞれエネイブリングスイッチに接
   続され、これらスイッチは制御スイッチング手段および
   出力レベル発生器の特定組合わせネットワークを選択で
   き、第・２人力レベル検出器のｎ個の出力が選択された
   ネットワークの制御スイッチング手段を制御できること
   を特徴とする特許請求の範囲第９項記載のマルチレベル
   論理回路。 （＋１）　　各入力レベル検出器がそれぞれｎ個の出力
   を有するｎ論理レベル認識器の一つを含み、第１論理レ
   ベル認識器のｎ個の出力がそれぞれの制御スイッチをス
   イッチングするのに使用され、次に制御スイッチは出力
   レベル発生器の一部をバイパスさせ、第２人力レベル検
   出器のｎ個の出力は電源を出力レベル発生器の特定点に
   接続させる別の制御スイッチをターンオンするのに使用
   され、２つの入力レベル検出器の結合作動により出力レ
   ベル発生器は上記２つの入力上の２進演算に対応する出
   力を発生できることを特徴とする特許請求の範囲第９項
   記載のマルチレベル論理回路。 αａ　各入力レベル検出器が電圧応答入力スイッチング
   手段から成ることを特徴とする特許請求範囲のいずれか
   に記載のマルチレベル論理回路。 ａ３　　上記出力レベル発生器がｎ個の異なる電圧出力
   を発生′できる分圧器から成ることを特徴とする特許請
   求の範囲第１２項記載のマルチレベル論理回路。 ａ４　　上記分圧器は直列の（ｎ−１）個の要素から成
   り、その各々は上記制御スイッチング手段の上記（ｎ−
   １）要素の各々によってノ｛イＩ《スされることを特徴
   とする特許請求の範囲第１５項記載のマルチレベル論理
   回路。 αｅ　上記出力レベル発生器がマトリックス林の電圧レ
   ベル発生器から成ることを特徴とする特許請求の範囲第
   １２項記載のマルチレベル論理回路。