JPS5931266B2 - ２レベル信号駆動回路網 - Google Patents
２レベル信号駆動回路網Info
- Publication number
- JPS5931266B2 JPS5931266B2 JP56056410A JP5641081A JPS5931266B2 JP S5931266 B2 JPS5931266 B2 JP S5931266B2 JP 56056410 A JP56056410 A JP 56056410A JP 5641081 A JP5641081 A JP 5641081A JP S5931266 B2 JPS5931266 B2 JP S5931266B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- drive circuit
- output
- auxiliary drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Description
【発明の詳細な説明】
本発明の分野
本発明は２レベル・データ信号変換回路に関Ｌ特に通常
の使用状態で発生され得る内部回路雑音が抑止されるデ
ータ反転駆動回路に関する。
の使用状態で発生され得る内部回路雑音が抑止されるデ
ータ反転駆動回路に関する。
本発明の背景スイッチング型の情報処理回路における大
きな問題の１つに、内部回路雑音の発生があつた。
きな問題の１つに、内部回路雑音の発生があつた。
情報処理回路の内部には、雑音の発生源が多数ある。雑
音発生の根本理由としては、電源の不適切なデカツプリ
ングが挙げられているが、問題はそれだけにとどまらず
、例えば回路中のスイッチング遷移の分布効果によつて
雑音が発生することもある。これまでにも様々な雑音防
止策が提案され、その多くはかなりの成果を挙げている
が、改善の余地は依然として残つている。本発明の要約 本発明に従えば、２レベル・データ信号の切替えに起因
する内部回路雑音の発生は、共通の電源に接続された複
数のデータ駆動回路及び補助駆動回路から成る反転駆動
回路網において抑止される。
音発生の根本理由としては、電源の不適切なデカツプリ
ングが挙げられているが、問題はそれだけにとどまらず
、例えば回路中のスイッチング遷移の分布効果によつて
雑音が発生することもある。これまでにも様々な雑音防
止策が提案され、その多くはかなりの成果を挙げている
が、改善の余地は依然として残つている。本発明の要約 本発明に従えば、２レベル・データ信号の切替えに起因
する内部回路雑音の発生は、共通の電源に接続された複
数のデータ駆動回路及び補助駆動回路から成る反転駆動
回路網において抑止される。
これらのデータ駆動回路は、１つの文字を表わす２レベ
ルの多元信号の各々によつて選択的に付勢される。例え
ば１つの文字がＭビツトから成る符号化系においては、
Ｍ本の入力線がＭ個のデータ駆動回路が設けられる。こ
れらの入力線は、対応するビツトの状態に応じて、何れ
か一方のレベルに切替えられ、それが第１レベル（例え
ば２進１）であれば、対応するデータ駆動回路が付勢さ
れる。従つて、共通電源から流れ出る電流の量は、第１
レベルに切替えられた入力線の数によつて変わる。この
ような電流変化は雑音のもとになるが、本発明において
は、共通電源からの電流が常に一定になるように電流の
変化分を打消す１以上の補助駆動回路が設けられる。こ
れにより、電源電圧及びそこから引出される電力も実質
的に一定に保たれ、従つて電源に起因する内部雑音が生
じることはない〜 補助駆動回路は、データ信号の適切な変換即ち反転を保
証するためのエラー検査信号を生成する働きもある。
ルの多元信号の各々によつて選択的に付勢される。例え
ば１つの文字がＭビツトから成る符号化系においては、
Ｍ本の入力線がＭ個のデータ駆動回路が設けられる。こ
れらの入力線は、対応するビツトの状態に応じて、何れ
か一方のレベルに切替えられ、それが第１レベル（例え
ば２進１）であれば、対応するデータ駆動回路が付勢さ
れる。従つて、共通電源から流れ出る電流の量は、第１
レベルに切替えられた入力線の数によつて変わる。この
ような電流変化は雑音のもとになるが、本発明において
は、共通電源からの電流が常に一定になるように電流の
変化分を打消す１以上の補助駆動回路が設けられる。こ
れにより、電源電圧及びそこから引出される電力も実質
的に一定に保たれ、従つて電源に起因する内部雑音が生
じることはない〜 補助駆動回路は、データ信号の適切な変換即ち反転を保
証するためのエラー検査信号を生成する働きもある。
１つのデータ駆動回路が第１レベルの信号によつて付勢
されたときに流れる電流を１単位とすると、各補助駆動
回路はこの単位電流の２ｎ倍（ｎ＝０、１、・・・・・
りの電流を流すように構成される。
されたときに流れる電流を１単位とすると、各補助駆動
回路はこの単位電流の２ｎ倍（ｎ＝０、１、・・・・・
りの電流を流すように構成される。
例えば、第１補助駆動回路は単位電流を流し、第２補助
駆動回路は単位電流の２倍の電流を流し、第３補助駆動
回路は単位電流の４倍の電流を流す。このようにすると
、補助駆動回路の数が少なくてすむ。内部回路雑音を少
しでも減らすため、各駆動回路は所与の時刻に同時にゲ
ートされる。
駆動回路は単位電流の２倍の電流を流し、第３補助駆動
回路は単位電流の４倍の電流を流す。このようにすると
、補助駆動回路の数が少なくてすむ。内部回路雑音を少
しでも減らすため、各駆動回路は所与の時刻に同時にゲ
ートされる。
ゲートされるべき補助駆動回路の選択は簡単な２進制御
回路によつてなされる。先行技術文献 本発明に関係する先行技術文献には次のものがある。
回路によつてなされる。先行技術文献 本発明に関係する先行技術文献には次のものがある。
（１）米国特許第３０１００２７号
（支）米国特許第３２１３４３３号
（３）米国特許第３２４３７８７号
（４）米国特許第３４６７９５３号
（５）米国特許第３６４３２３９号
文献（１）は、制御可能な補償用直列インピーダンス素
子及び変圧器を用いて負荷インピーダンスに対抗する補
償インピーダンスを与えることにより、電源から複数（
可変）の通電デバイスに流れる電流を一定に保つ回路を
開示している。
子及び変圧器を用いて負荷インピーダンスに対抗する補
償インピーダンスを与えることにより、電源から複数（
可変）の通電デバイスに流れる電流を一定に保つ回路を
開示している。
′
文献（２）は、複数（可変）の通電デバイス又は回路中
にあるシンクを流れる全電流を切替えることによつて電
源からの電流を一定に保つ回路を開示している。
にあるシンクを流れる全電流を切替えることによつて電
源からの電流を一定に保つ回路を開示している。
文献（３ｙ（よ、付勢電流が実質的に一定になるように
、各デバイスをこれと実質的に同じ別のダミー・デバイ
スで整合させた回路を開示している。
、各デバイスをこれと実質的に同じ別のダミー・デバイ
スで整合させた回路を開示している。
文献（４）は、雑音の発生を防止するのではなく、発生
した雑音を検出して反転した後相殺する回路を開示して
いる。電源からの駆動電流は、回路中の雑音に応じて調
節される。文献（５）は、回路素子を幾つかのグループ
に分け、各グループで信号の雑音成分を相殺するように
線を置換える回路を開示している。
した雑音を検出して反転した後相殺する回路を開示して
いる。電源からの駆動電流は、回路中の雑音に応じて調
節される。文献（５）は、回路素子を幾つかのグループ
に分け、各グループで信号の雑音成分を相殺するように
線を置換える回路を開示している。
これらの文献に開示されている回路の目的は本発明と同
じであるが、前述の補助駆動回路の使用による雑音発生
の抑止及びエラー検査信号の発生は本発明に独自のもの
である。
じであるが、前述の補助駆動回路の使用による雑音発生
の抑止及びエラー検査信号の発生は本発明に独自のもの
である。
実施例の説明
第１図に示した実施例は、各々異なつた２レベル信号Ａ
−Ｇを受取る７本の入力線１１〜１７を有する。
−Ｇを受取る７本の入力線１１〜１７を有する。
これらの２レベル信号Ａ−饋ζ共通のゲート線３８に一
方の人力が接続されているアンド・ゲート３１〜３７を
介して、対応するデータ駆動回路２１〜２７の方へゲー
トされる。データ駆動回路２１〜２７としてはコレクタ
開放型の回路が適している。その一例を第２図に示す。
第２図の回路は、入力トランジスタ６１及び出力トラン
ジスタ６２を有し、入力信号を受取る入力端子６０は入
力トランジスタ６１のベースに接続されている。入力ト
ランジスタ６１のエミツタは出力トランジスタ６２のベ
ースに接続され、出力端子６３は出力トランジスタ６２
のコレクタに接続される。人力トランジスタ６１のベー
ス・バイアスはバイアス抵抗６４によつて与えられる。
エミツタ抵抗６５は、入力トランジスタ６１のエミツタ
と接地との間で電圧降下を生じさせる。出力トランジス
タ６２のエミツタも接地されているので、エミツタ抵抗
６５の両端の電圧が出力トランジスタ６２のベース・エ
ミツタ間に印加される。コレクタ抵抗６６は、入力トラ
ンジスタ６１の負荷として働く。両トランジスタ６１及
び６２のコレクタ間に１Ｉζ速度を上げるためのキヤパ
シタ６７が接続される。図示のように、出力トランジス
タ６２のコレクタは開放されている。即ち、出力トラン
ジスタ６２のコレクタは出力端子６３と直結されており
、どのような負荷抵抗も設けられていない。これは、回
路設計者が外部負荷の値、更には負荷素子（例えばリレ
ーを付勢するソレノイド）の特性までも選べるようにす
るためである。第２図においては、外部負荷は、後続の
回路の入力端子７２に接続された抵抗７１として示され
ている。図示の１駆動回路の出力端子６３は入力端子７
２に直結される。図から明らかなように、この回路は反
転駆動回路として働く。第１図に戻つて、データ駆動回
路２１〜２７の出力は、同じ抵抗値Ｒを有する負荷抵抗
４１〜４７が接続されている出力端子５１〜５７へ供給
される。
方の人力が接続されているアンド・ゲート３１〜３７を
介して、対応するデータ駆動回路２１〜２７の方へゲー
トされる。データ駆動回路２１〜２７としてはコレクタ
開放型の回路が適している。その一例を第２図に示す。
第２図の回路は、入力トランジスタ６１及び出力トラン
ジスタ６２を有し、入力信号を受取る入力端子６０は入
力トランジスタ６１のベースに接続されている。入力ト
ランジスタ６１のエミツタは出力トランジスタ６２のベ
ースに接続され、出力端子６３は出力トランジスタ６２
のコレクタに接続される。人力トランジスタ６１のベー
ス・バイアスはバイアス抵抗６４によつて与えられる。
エミツタ抵抗６５は、入力トランジスタ６１のエミツタ
と接地との間で電圧降下を生じさせる。出力トランジス
タ６２のエミツタも接地されているので、エミツタ抵抗
６５の両端の電圧が出力トランジスタ６２のベース・エ
ミツタ間に印加される。コレクタ抵抗６６は、入力トラ
ンジスタ６１の負荷として働く。両トランジスタ６１及
び６２のコレクタ間に１Ｉζ速度を上げるためのキヤパ
シタ６７が接続される。図示のように、出力トランジス
タ６２のコレクタは開放されている。即ち、出力トラン
ジスタ６２のコレクタは出力端子６３と直結されており
、どのような負荷抵抗も設けられていない。これは、回
路設計者が外部負荷の値、更には負荷素子（例えばリレ
ーを付勢するソレノイド）の特性までも選べるようにす
るためである。第２図においては、外部負荷は、後続の
回路の入力端子７２に接続された抵抗７１として示され
ている。図示の１駆動回路の出力端子６３は入力端子７
２に直結される。図から明らかなように、この回路は反
転駆動回路として働く。第１図に戻つて、データ駆動回
路２１〜２７の出力は、同じ抵抗値Ｒを有する負荷抵抗
４１〜４７が接続されている出力端子５１〜５７へ供給
される。
負荷抵抗４１〜４７は第２図の負荷抵抗７１に対応して
おり、共通の電源線５８に接続される。第１図の回路構
成がデータ駆動回路２１〜２７及びその入出力回路だけ
であれば、共通電源＋Ｅから線５８に流れる電流は、入
力線１１〜１７上の信号レベルに応じて、ゼロから単位
電流の７信まで変化する。
おり、共通の電源線５８に接続される。第１図の回路構
成がデータ駆動回路２１〜２７及びその入出力回路だけ
であれば、共通電源＋Ｅから線５８に流れる電流は、入
力線１１〜１７上の信号レベルに応じて、ゼロから単位
電流の７信まで変化する。
このような電流変化は内部回路雑音のもとになる。本発
明では、このような内部回路雑音は、データ駆動回路２
１〜２７と実質的に同じ補助駆動回 一路６７〜６９を
設けることにより抑止される。
明では、このような内部回路雑音は、データ駆動回路２
１〜２７と実質的に同じ補助駆動回 一路６７〜６９を
設けることにより抑止される。
必要な補助駆動回路の数は、その負荷抵抗７７〜７９の
値を適切に設定することにより、データ駆動回路２１〜
２７の数よりも少なくできる。負荷抵抗７７の値は、デ
ータ駆動回路２１〜２７の負 ．−荷抵抗５１〜５７の
値Ｒと同じにされる。従つて、補助１駆動回路６７が付
勢されたときに負荷抵抗７７に流れる電流＆ζ負荷抵抗
４１〜４７の１つに流れる電流即ち単位電流に等しＸ．
ｔ負荷抵抗７８の値はＲ／２であり、従つて単位電流の
２倍 ｊの電流を流す。負荷抵抗７９の値はＲ／４であ
り、従つて単位電流の４倍の電流を流す。２レベル信号
の数従つてデータ駆動回路の数が８以上の場合は、余分
の補助駆動回路が必要になるが、それらの負荷抵抗の値
をＲ／８、Ｒ／１６・・・・・・のように ４設定して
ゆけばよい。
値を適切に設定することにより、データ駆動回路２１〜
２７の数よりも少なくできる。負荷抵抗７７の値は、デ
ータ駆動回路２１〜２７の負 ．−荷抵抗５１〜５７の
値Ｒと同じにされる。従つて、補助１駆動回路６７が付
勢されたときに負荷抵抗７７に流れる電流＆ζ負荷抵抗
４１〜４７の１つに流れる電流即ち単位電流に等しＸ．
ｔ負荷抵抗７８の値はＲ／２であり、従つて単位電流の
２倍 ｊの電流を流す。負荷抵抗７９の値はＲ／４であ
り、従つて単位電流の４倍の電流を流す。２レベル信号
の数従つてデータ駆動回路の数が８以上の場合は、余分
の補助駆動回路が必要になるが、それらの負荷抵抗の値
をＲ／８、Ｒ／１６・・・・・・のように ４設定して
ゆけばよい。
下記の表１は、データ駆動回路の数Ｍと補助駆動回路の
数Ｎとの関係を示したものである。第１図の実施例では
７つの２レベル信号Ａ−Ｇが入力されているが、その組
合わせは１２８（２７）種類ある。
数Ｎとの関係を示したものである。第１図の実施例では
７つの２レベル信号Ａ−Ｇが入力されているが、その組
合わせは１２８（２７）種類ある。
即ち、７ビツト符号では１２８種類の文字を表わすこと
ができる。本発明では、２レベル信号Ａ−Ｇのすべての
組合わせについて、補助をむ選択された駆動回路は常に
単位電流の７倍の電流を流す。この様子を下記の表（一
部省略）に示す。補助駆動回路６７〜６９＆ζその左側
に示されている制御回路８０によつて選択される。
ができる。本発明では、２レベル信号Ａ−Ｇのすべての
組合わせについて、補助をむ選択された駆動回路は常に
単位電流の７倍の電流を流す。この様子を下記の表（一
部省略）に示す。補助駆動回路６７〜６９＆ζその左側
に示されている制御回路８０によつて選択される。
制御回路８０は、４個の反転器８１，９７〜９９、３個
のオア・ゲート８７〜８９及び４個の加算器１０１〜１
０４から成つている。反転器８１はゲート線３８土の信
号を反転し、線８３を介してオア・ゲート８７〜８９の
一方の入カへ供給する。補助駆動回路６７〜６９は、対
応するオア・ゲート８７〜８９の出力によつて選択され
る。オア・ゲート８７〜８９の他方の入力には、対応す
る反転器９７〜９９の出力が供給される。加算器１０１
〜１０４は通常の２進加算器であり、その一例を第３図
に示す。
のオア・ゲート８７〜８９及び４個の加算器１０１〜１
０４から成つている。反転器８１はゲート線３８土の信
号を反転し、線８３を介してオア・ゲート８７〜８９の
一方の入カへ供給する。補助駆動回路６７〜６９は、対
応するオア・ゲート８７〜８９の出力によつて選択され
る。オア・ゲート８７〜８９の他方の入力には、対応す
る反転器９７〜９９の出力が供給される。加算器１０１
〜１０４は通常の２進加算器であり、その一例を第３図
に示す。
使用されている論理回路はすべてナンド回路である。こ
のような加算器は既に周知であるから、詳細については
省略する。第１図に戻つて、加算器１０１〜１０３は各
々の被加数Ｘ及び加数Ｙとして２レベル信号Ａ−Ｆの１
つを受取る。
のような加算器は既に周知であるから、詳細については
省略する。第１図に戻つて、加算器１０１〜１０３は各
々の被加数Ｘ及び加数Ｙとして２レベル信号Ａ−Ｆの１
つを受取る。
図示の例では、２レベル信号は奇数偲７）であるから、
最後の２レベル信号Ｇは第３加算器１０３の桁上げ入力
端子に印加される。２レベル信号が偶数であれば、最後
の２つの２レベル信号を受取る加算器（第１図では１０
３）の桁上げ入力端子にはどのような桁上げ信号も印加
されない（常時ゼロが印加されるようになつていてもよ
い。
最後の２レベル信号Ｇは第３加算器１０３の桁上げ入力
端子に印加される。２レベル信号が偶数であれば、最後
の２つの２レベル信号を受取る加算器（第１図では１０
３）の桁上げ入力端子にはどのような桁上げ信号も印加
されない（常時ゼロが印加されるようになつていてもよ
い。
）加算器１０３の和出力端子は加算器１０２の桁上げ入
力端子に接続され、加算器１０２の和出力端子は加算器
１０１の桁上げ入力端子に接続される。加算器１０１〜
１０３の桁上げ出力端子は加算器１０４の３つの入力端
子に各々図示のように接続される。反転器９７及び９８
は各々加算器１０１及び１０４の和出力を受取り、反転
器９９は加算器１０４の桁上げ出力を受取る。加算器１
０３，１０２及び１０１Ｇ瓢 ２レベル信号Ａ−Ｇを下
位のものから順に加算し、これにより対応する補助駆動
回路は、負荷全体を平衡化するのに必要な電流を流す。
補助駆動回路は、電流の一定化の他にも有用な機能を持
つている。
力端子に接続され、加算器１０２の和出力端子は加算器
１０１の桁上げ入力端子に接続される。加算器１０１〜
１０３の桁上げ出力端子は加算器１０４の３つの入力端
子に各々図示のように接続される。反転器９７及び９８
は各々加算器１０１及び１０４の和出力を受取り、反転
器９９は加算器１０４の桁上げ出力を受取る。加算器１
０３，１０２及び１０１Ｇ瓢 ２レベル信号Ａ−Ｇを下
位のものから順に加算し、これにより対応する補助駆動
回路は、負荷全体を平衡化するのに必要な電流を流す。
補助駆動回路は、電流の一定化の他にも有用な機能を持
つている。
１つのデータ駆動回路が流す単位電流をＩとし、第２レ
ベル（２進０）の入力信号を受取つたデータ駆動回路の
数をＭとすると、表から明らかなように、選択された補
助駆動回路が流す全電流はＭ′に等しい。
ベル（２進０）の入力信号を受取つたデータ駆動回路の
数をＭとすると、表から明らかなように、選択された補
助駆動回路が流す全電流はＭ′に等しい。
表の番号３の行を例にとつてみると、入力信号Ｆ及びＧ
が第１レベル即ち２進１であるから、対応するデータ駆
動回路２６及び２７は各々単位電流１を流し、これに対
して重み１の補助駆動回路６７及び重み４の補助駆動回
路６９が選択されて、各々Ｉ及び４１の電流を流す。か
くして、共通電源＋Ｅから引出される全電流７１のうち
、２１をデータ駆動回路が流し、５１を補助駆動回路が
流す。補助駆動回路分の倍数「５」は、第２レベル即ち
２進０の入力信号Ａ−Ｅを受取つたデータ駆動回路２１
〜２５の数と同じである。これを利用すれば、補助駆動
回路の出力Ｘ，Ｙ及びｚでエラー検査を行なえる。即ち
、これらの出力は、７個の２レベル入力信号中の２進１
の数（データ駆動回路２１〜２７の出力における２進０
の数）を符号化したものに相当しているから、例えば入
力の２進１の数又は出力の２進０の数を３ビツトに符号
化する回路を別に設けて、その出力を補助駆動回路６７
〜６９の出力Ｘ−Ｚと比較すれば、エラ→く生じている
か否かがわかる。なお第１図においては、３４Ｗ）補助
駆動回路が使用されているが、普通は、バリテイ検査用
の駆動回路が既に設けられているから、実質的には２個
の補助駆動回路を追加するだけでよい。
が第１レベル即ち２進１であるから、対応するデータ駆
動回路２６及び２７は各々単位電流１を流し、これに対
して重み１の補助駆動回路６７及び重み４の補助駆動回
路６９が選択されて、各々Ｉ及び４１の電流を流す。か
くして、共通電源＋Ｅから引出される全電流７１のうち
、２１をデータ駆動回路が流し、５１を補助駆動回路が
流す。補助駆動回路分の倍数「５」は、第２レベル即ち
２進０の入力信号Ａ−Ｅを受取つたデータ駆動回路２１
〜２５の数と同じである。これを利用すれば、補助駆動
回路の出力Ｘ，Ｙ及びｚでエラー検査を行なえる。即ち
、これらの出力は、７個の２レベル入力信号中の２進１
の数（データ駆動回路２１〜２７の出力における２進０
の数）を符号化したものに相当しているから、例えば入
力の２進１の数又は出力の２進０の数を３ビツトに符号
化する回路を別に設けて、その出力を補助駆動回路６７
〜６９の出力Ｘ−Ｚと比較すれば、エラ→く生じている
か否かがわかる。なお第１図においては、３４Ｗ）補助
駆動回路が使用されているが、普通は、バリテイ検査用
の駆動回路が既に設けられているから、実質的には２個
の補助駆動回路を追加するだけでよい。
第４図は、第１図の回路網の入出力波形の一例を示した
ものである。
ものである。
波形４０１〜４０７は入力線１１〜１ｒの状態を表わし
、波形４１０はゲート線３８の状態を表わし、波形４１
１〜４１７はデータ駆動回路２１〜２７の出力状態を表
わし、波形４２１〜４２３は補助駆動回路６７〜６９の
出力状態を表わしている。入力線１１〜１７（波形４０
１〜４０７）は、時刻Ｔ。
、波形４１０はゲート線３８の状態を表わし、波形４１
１〜４１７はデータ駆動回路２１〜２７の出力状態を表
わし、波形４２１〜４２３は補助駆動回路６７〜６９の
出力状態を表わしている。入力線１１〜１７（波形４０
１〜４０７）は、時刻Ｔ。
において″１００１１００″′に変化する。このときゲ
ート線３８（波形４１０）はまだ付勢されていないから
、アンド・ゲート３１〜３７は条件付けられず、データ
駆動回路２１〜２７は電流を流していない。従つて、デ
ータ駆動回路２１〜２７の出力（波形４１１〜４１７）
には、共通電源＋Ｅの電位が２進１として現われている
。これに対し、補助駆動回路６７〜６９は対応するオア
．′ゲート８７〜８９を介して反転器８１の出力により
付勢され、電流を流しているので、その出力（波形４２
１〜４２３）は２進０になつている。補助駆動回路６７
〜６９が流す電流は単位電流の７倍である。時刻ｔ１に
おいてゲート線３８（波形４１０）が付勢されると、２
進１の入力進号を受取つているアンド・ゲート３１，３
４及び３５が条件付けられ、対応するデータ，駆動回路
２１，２４及び２５を付勢して、負荷抵抗４１，４４及
び４５に電流を流させる０この結果、データ駆動回路２
１，２４及び２５の出力（波形４１１，４１４及び４１
５）は２進０に変わり、７ビットの出ヵ信号“０１１０
０１１”が生じる。
ート線３８（波形４１０）はまだ付勢されていないから
、アンド・ゲート３１〜３７は条件付けられず、データ
駆動回路２１〜２７は電流を流していない。従つて、デ
ータ駆動回路２１〜２７の出力（波形４１１〜４１７）
には、共通電源＋Ｅの電位が２進１として現われている
。これに対し、補助駆動回路６７〜６９は対応するオア
．′ゲート８７〜８９を介して反転器８１の出力により
付勢され、電流を流しているので、その出力（波形４２
１〜４２３）は２進０になつている。補助駆動回路６７
〜６９が流す電流は単位電流の７倍である。時刻ｔ１に
おいてゲート線３８（波形４１０）が付勢されると、２
進１の入力進号を受取つているアンド・ゲート３１，３
４及び３５が条件付けられ、対応するデータ，駆動回路
２１，２４及び２５を付勢して、負荷抵抗４１，４４及
び４５に電流を流させる０この結果、データ駆動回路２
１，２４及び２５の出力（波形４１１，４１４及び４１
５）は２進０に変わり、７ビットの出ヵ信号“０１１０
０１１”が生じる。
これは人力信号“１００１１００″′を反転したものに
なつているｏ一方、制御回路８０においては、反転器８
１の出力はオフになり、更に入力線１１，１４及び１５
が２進１であるから、加算器１０１〜１０４の和出力Ｓ
及び桁上げ出力Ｃは次のようになる。この結果、加算器
１０４から２進０の桁上げ出力を受取る反転器９９だけ
がオア・ゲート８９を介して補助駆動回路６９を付勢し
、他の補助駆動回路６７及び６８は付勢されなくなる。
従つて、単位電流の４倍の電流を流す補助駆動回路６９
の出力Ｘ（波形４２１）だけが２進０に保たれ、他の出
力Ｙ（波形４２２）及びＺ（波形４２３）は２進１に変
わる。その場合も、共通電源＋Ｅから流れ出る全電流は
、単位電流の７倍に保たれている。ＸＹＺは“０１ビ（
＝３）であり、入力信号Ａ−Ｇにおける２進１の数、従
つてデータ駆動回路２１〜２７の出力Ｘ−σにおける２
進０の数を表わしている〇時刻Ｔ２においてゲート線３
８（波形４１０）が滅勢されると、第１図の回路網は時
刻Ｔ，以前の状態に戻り、補助駆動回路６７〜６９だけ
が電流を流すようになる。
なつているｏ一方、制御回路８０においては、反転器８
１の出力はオフになり、更に入力線１１，１４及び１５
が２進１であるから、加算器１０１〜１０４の和出力Ｓ
及び桁上げ出力Ｃは次のようになる。この結果、加算器
１０４から２進０の桁上げ出力を受取る反転器９９だけ
がオア・ゲート８９を介して補助駆動回路６９を付勢し
、他の補助駆動回路６７及び６８は付勢されなくなる。
従つて、単位電流の４倍の電流を流す補助駆動回路６９
の出力Ｘ（波形４２１）だけが２進０に保たれ、他の出
力Ｙ（波形４２２）及びＺ（波形４２３）は２進１に変
わる。その場合も、共通電源＋Ｅから流れ出る全電流は
、単位電流の７倍に保たれている。ＸＹＺは“０１ビ（
＝３）であり、入力信号Ａ−Ｇにおける２進１の数、従
つてデータ駆動回路２１〜２７の出力Ｘ−σにおける２
進０の数を表わしている〇時刻Ｔ２においてゲート線３
８（波形４１０）が滅勢されると、第１図の回路網は時
刻Ｔ，以前の状態に戻り、補助駆動回路６７〜６９だけ
が電流を流すようになる。
以上のように、本発明に従えば、少数の補助駆動回路及
び簡単な制御回路を設けるだけで、入力信号の組合わせ
とは無関係に、共通電源から流れ出る電流を一定にする
ことができ、更に補助駆動回路の出力からエラーを検査
することもできる。
び簡単な制御回路を設けるだけで、入力信号の組合わせ
とは無関係に、共通電源から流れ出る電流を一定にする
ことができ、更に補助駆動回路の出力からエラーを検査
することもできる。
第１図は本発明の一実施例を示す回路図、第２図は駆動
回路の一例を示す回路図、第３図は加算器の一例を示す
論理回路図、第４図は入出力信号の波形図である。
回路の一例を示す回路図、第３図は加算器の一例を示す
論理回路図、第４図は入出力信号の波形図である。
Claims (1)
- 【特許請求の範囲】 １ 下記の（イ）乃至（ホ）を有する２レベル信号駆動
回路網。 （イ）各々異なつた２レベル信号を受取る複数の入力線
。 （ロ）共通電源。 （ハ）上記入力線の各々に対応して設けられ、対応する
入力線上の信号レベルが第１レベルのときに付勢されて
、上記共通電源から電流を流す複数の駆動回路。 （ニ）上記入力線に各々接続された複数の入力端子を有
し、上記２レベル信号の信号レベルから付勢されない駆
動回路の数を検出する制御回路。 （ホ）上記制御回路の出力に応答して、上記付勢されな
い駆動回路に相当する量の電流を上記共通電源から流す
複数の補助駆動回路。２ 上記駆動回路は付勢されると
各々同じ量の電流を流し、上記補助駆動回路は上記制御
回路の出力によつて付勢されると、上記同じ量の電流の
２＾ｎ倍（ｎ＝０、１、２・・・・・・）の電流を各々
流す特許請求の範囲第１項記載の２レベル信号駆動回路
網。 ３ 上記駆動回路の出力と上記共通電源との間には同じ
抵抗値Ｒを有する負荷抵抗が各々接続され、上記補助駆
動回路の出力と上記共通電源との間には抵抗値Ｒ／２＾
ｎを有する負荷抵抗が各々接続されている特許請求の範
囲第２項記載の２レベル信号駆動回路網。 ４ 上記制御回路は上記補助駆動回路と同数の出力端子
を有し、上記付勢されない駆動回路の数に応じて特定の
補助駆動回路を付勢する特許請求の範囲第１項、第２項
又は第３項に記載の２レベル信号駆動回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/162,344 US4334310A (en) | 1980-06-23 | 1980-06-23 | Noise suppressing bilevel data signal driver circuit arrangement |
| US162344 | 1980-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5714240A JPS5714240A (en) | 1982-01-25 |
| JPS5931266B2 true JPS5931266B2 (ja) | 1984-08-01 |
Family
ID=22585225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56056410A Expired JPS5931266B2 (ja) | 1980-06-23 | 1981-04-16 | ２レベル信号駆動回路網 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4334310A (ja) |
| EP (1) | EP0042576B1 (ja) |
| JP (1) | JPS5931266B2 (ja) |
| DE (1) | DE3167582D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644265A (en) * | 1985-09-03 | 1987-02-17 | International Business Machines Corporation | Noise reduction during testing of integrated circuit chips |
| US5472041A (en) * | 1989-12-01 | 1995-12-05 | Cf&I Steel, L.P. | Railroad rail and method and system of rolling the same by conventional or continuous rolling process |
| GB2247138B (en) * | 1990-06-29 | 1994-10-12 | Digital Equipment Corp | System and method for error detection and reducing simultaneous switching noise |
| US5463315A (en) * | 1993-06-15 | 1995-10-31 | Hewlett-Packard Company | Spike suppression for a tester circuit for integrated circuits |
| US5555001A (en) * | 1994-03-08 | 1996-09-10 | Prime View Hk Limited | Redundant scheme for LCD display with integrated data driving circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3010027A (en) * | 1958-12-09 | 1961-11-21 | Bell Telephone Labor Inc | Constant current pulse generator |
| US3213433A (en) * | 1961-03-29 | 1965-10-19 | Ncr Co | Drive circuit for core memory |
| US3243787A (en) * | 1961-11-13 | 1966-03-29 | Bell Telephone Labor Inc | Pulse generating system |
| US3467953A (en) * | 1963-07-12 | 1969-09-16 | Bell Telephone Labor Inc | Drive current optimization for magnetic memory systems |
| US3643239A (en) * | 1969-12-05 | 1972-02-15 | Sperry Rand Corp | Method of reducing bit line to bit line coupled noise in a plated wire memory stack |
| US3678259A (en) * | 1970-07-28 | 1972-07-18 | Singer Co | Asynchronous logic for determining number of leading zeros in a digital word |
| US4068148A (en) * | 1975-10-14 | 1978-01-10 | Hitachi, Ltd. | Constant current driving circuit |
| US4045684A (en) * | 1976-01-19 | 1977-08-30 | Hewlett-Packard Company | Information transfer bus circuit with signal loss compensation |
-
1980
- 1980-06-23 US US06/162,344 patent/US4334310A/en not_active Expired - Lifetime
-
1981
- 1981-04-16 JP JP56056410A patent/JPS5931266B2/ja not_active Expired
- 1981-06-16 EP EP81104632A patent/EP0042576B1/de not_active Expired
- 1981-06-16 DE DE8181104632T patent/DE3167582D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3167582D1 (en) | 1985-01-17 |
| EP0042576B1 (de) | 1984-12-05 |
| US4334310A (en) | 1982-06-08 |
| EP0042576A1 (de) | 1981-12-30 |
| JPS5714240A (en) | 1982-01-25 |
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