JP2760017B2 - 論理回路 - Google Patents
論理回路Info
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- JP2760017B2 JP2760017B2 JP1060283A JP6028389A JP2760017B2 JP 2760017 B2 JP2760017 B2 JP 2760017B2 JP 1060283 A JP1060283 A JP 1060283A JP 6028389 A JP6028389 A JP 6028389A JP 2760017 B2 JP2760017 B2 JP 2760017B2
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- circuit
- transistor
- collector
- ecl
- load
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路に関し、特に、コレクタ共通接続
点を有するECL〔Emitter Coupled Logic;本明細書にお
いてはECLはCML（Current Mode Logic）を含むものとす
る〕回路の論理回路に関する。
点を有するECL〔Emitter Coupled Logic;本明細書にお
いてはECLはCML（Current Mode Logic）を含むものとす
る〕回路の論理回路に関する。
［従来の技術］ 従来、この種のECL回路のコレクタ共通接続点を有す
る論理回路は、例えば２入力AND回路の場合、第３図に
示すように、ベースが入力端子305に接続されたトラン
ジスタ321のコレクタと、ベースが入力端子306に接続さ
れたトランジスタ324のコレクタとを共通に高電位側電
源に接続し、参照電位印加端子304にベースが接続され
たトランジスタ322、323のコレクタには共通に抵抗311
とレベルクランプ用ダイオード331との並列回路が負荷
として接続されるものであり、その論理出力はトランジ
スタ327、抵抗314からなるエミッタファロア回路を介し
て出力端子303から出力されるものであった。トランジ
スタ321、322のエミッタは共通に定電流源341の一端
に、また、トランジスタ323、324のエミッタは共通に定
電流源342の一端に接続されており、定電流源341、342
の他端は、低電位側電源302に接続されている。
る論理回路は、例えば２入力AND回路の場合、第３図に
示すように、ベースが入力端子305に接続されたトラン
ジスタ321のコレクタと、ベースが入力端子306に接続さ
れたトランジスタ324のコレクタとを共通に高電位側電
源に接続し、参照電位印加端子304にベースが接続され
たトランジスタ322、323のコレクタには共通に抵抗311
とレベルクランプ用ダイオード331との並列回路が負荷
として接続されるものであり、その論理出力はトランジ
スタ327、抵抗314からなるエミッタファロア回路を介し
て出力端子303から出力されるものであった。トランジ
スタ321、322のエミッタは共通に定電流源341の一端
に、また、トランジスタ323、324のエミッタは共通に定
電流源342の一端に接続されており、定電流源341、342
の他端は、低電位側電源302に接続されている。
［発明が解決しようとする問題点］ 上述した従来のECL回路のコレクタ共通接続点を有す
る論理回路は、コレクタ共通接続点により共有する負荷
に、二つ以上の定電流源から電流が供給される場合、ロ
ーレベルが必要以上に下がらぬようにレベルクランプ用
のダイオードを負荷抵抗と並列に接続している。しか
し、コレクタ共通接続点により共有する負荷に、一つの
定電流源からのみ電流が供給される場合、電流が負荷抵
抗と同時にレベルクランプ用のダイオードにも流れるた
め、その場合、負荷による電圧降下は530mV程度とな
り、通常のECL回路の論理振幅約600mVに対し、ローレベ
ルが約70mV不足する。従って、従来の回路ではノイズマ
ージンが低くなり、誤動作を起こす恐れがあった。
る論理回路は、コレクタ共通接続点により共有する負荷
に、二つ以上の定電流源から電流が供給される場合、ロ
ーレベルが必要以上に下がらぬようにレベルクランプ用
のダイオードを負荷抵抗と並列に接続している。しか
し、コレクタ共通接続点により共有する負荷に、一つの
定電流源からのみ電流が供給される場合、電流が負荷抵
抗と同時にレベルクランプ用のダイオードにも流れるた
め、その場合、負荷による電圧降下は530mV程度とな
り、通常のECL回路の論理振幅約600mVに対し、ローレベ
ルが約70mV不足する。従って、従来の回路ではノイズマ
ージンが低くなり、誤動作を起こす恐れがあった。
［問題点を解決するための手段］ 本発明の論理回路は、第１のトランジスタのコレクタ
に負荷として抵抗が接続され第２のトランジスタのコレ
クタに負荷として抵抗とレベルクランプ用ダイオードと
の並列回路が接続された第１のECL回路と、第１のトラ
ンジスタのコレクタが第１のECL回路の第１のトランジ
スタのコレクタに接続され第２のトランジスタのコレク
タが第１のECL回路の第２のトランジスタのコレクタに
接続された第２のECL回路とを具備するものであって、
少なくとも一方のECL回路はその第１のトランジスタ側
に参照電位が入力されるものであり、前記並列回路と２
つのコレクタとの接続点は、直接またはエミッタフォロ
ア回路を介して、コレクタが電源に接続されエミッタが
参照電位が入力される第１のトランジスタを有するいず
れかのECL回路の共通エミッタ接続点に接続されたトラ
ンジスタのベースに接続され、かつ、前記抵抗のみから
なる負荷と２つのコレクタとの接続点が論理出力点とな
されている。
に負荷として抵抗が接続され第２のトランジスタのコレ
クタに負荷として抵抗とレベルクランプ用ダイオードと
の並列回路が接続された第１のECL回路と、第１のトラ
ンジスタのコレクタが第１のECL回路の第１のトランジ
スタのコレクタに接続され第２のトランジスタのコレク
タが第１のECL回路の第２のトランジスタのコレクタに
接続された第２のECL回路とを具備するものであって、
少なくとも一方のECL回路はその第１のトランジスタ側
に参照電位が入力されるものであり、前記並列回路と２
つのコレクタとの接続点は、直接またはエミッタフォロ
ア回路を介して、コレクタが電源に接続されエミッタが
参照電位が入力される第１のトランジスタを有するいず
れかのECL回路の共通エミッタ接続点に接続されたトラ
ンジスタのベースに接続され、かつ、前記抵抗のみから
なる負荷と２つのコレクタとの接続点が論理出力点とな
されている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を示す２入力AND回路の
回路図である。なお、以下の実施例において、第３図に
示した従来例の部分と共通する部分には、下２桁が共通
する参照番号が付されている。
回路図である。なお、以下の実施例において、第３図に
示した従来例の部分と共通する部分には、下２桁が共通
する参照番号が付されている。
第１図において、ベースに参照電位が入力されるトラ
ンジスタ122、123のコレクタ同士により第１のコレクタ
共通接続が形成されるとともに、ベースが入力端子に接
続されるトランジスタ121、124のコレクタ同士により第
２のコレクタ共通接続が形成されている。第１のコレク
タ共通接続点に接続される負荷は抵抗112のみであって
この点が論理出力点とされている。そして第２のコレク
タ共通接続点に接続される負荷は抵抗111およびレベル
クランプ用のダイオード131からなる並列回路であっ
て、その点の出力はトランジスタ126および抵抗113から
なるエミッタフォロア回路を通して、コレクタを高電位
側電源に接続され、エミッタをトランジスタ123のエミ
ッタに接続されたトランジスタ125のベースに入力され
ている。
ンジスタ122、123のコレクタ同士により第１のコレクタ
共通接続が形成されるとともに、ベースが入力端子に接
続されるトランジスタ121、124のコレクタ同士により第
２のコレクタ共通接続が形成されている。第１のコレク
タ共通接続点に接続される負荷は抵抗112のみであって
この点が論理出力点とされている。そして第２のコレク
タ共通接続点に接続される負荷は抵抗111およびレベル
クランプ用のダイオード131からなる並列回路であっ
て、その点の出力はトランジスタ126および抵抗113から
なるエミッタフォロア回路を通して、コレクタを高電位
側電源に接続され、エミッタをトランジスタ123のエミ
ッタに接続されたトランジスタ125のベースに入力され
ている。
次に、第１図に示された回路の動作について説明す
る。入力端子105および106に入力される信号が共にハイ
レベルの時は節点151はローレベルとなり、出力端子103
はハイレベルとなる。したがって、負荷抵抗112には電
流が供給されない。入力端子105および106に入力される
信号のうちいずれか一方のみがハイレベルの時は、節点
151および出力端子103がいずれもローレベルとなる。こ
の場合、トランジスタ122、123はいずれか一方がオン状
態となりしかも両者が同時にオン状態となることはない
ので、負荷抵抗112には定電流源141または142のいずれ
か一方からのみ電流が供給される。したがって、この場
合、出力端子103のローレベルは、コレクタが共通に接
続されていない場合と同じレベルとなる。入力端子105
および106に入力される信号が共にローレベルの時は、
節点151はハイレベルとなり、トランジスタ125がオン状
態となる。したがって、定電流源142の電流はトランジ
スタ125を通して流れるため、負荷抵抗112には定電流源
141からのみ電流が供給される。よって、この場合にも
出力端子103のローレベルは、コレクタ共通接続が形成
されない場合と同じレベルとなる。
る。入力端子105および106に入力される信号が共にハイ
レベルの時は節点151はローレベルとなり、出力端子103
はハイレベルとなる。したがって、負荷抵抗112には電
流が供給されない。入力端子105および106に入力される
信号のうちいずれか一方のみがハイレベルの時は、節点
151および出力端子103がいずれもローレベルとなる。こ
の場合、トランジスタ122、123はいずれか一方がオン状
態となりしかも両者が同時にオン状態となることはない
ので、負荷抵抗112には定電流源141または142のいずれ
か一方からのみ電流が供給される。したがって、この場
合、出力端子103のローレベルは、コレクタが共通に接
続されていない場合と同じレベルとなる。入力端子105
および106に入力される信号が共にローレベルの時は、
節点151はハイレベルとなり、トランジスタ125がオン状
態となる。したがって、定電流源142の電流はトランジ
スタ125を通して流れるため、負荷抵抗112には定電流源
141からのみ電流が供給される。よって、この場合にも
出力端子103のローレベルは、コレクタ共通接続が形成
されない場合と同じレベルとなる。
以上説明したように、本実施例回路では、論理出力は
抵抗のみの負荷側から取り出されており、かつ、この負
荷抵抗112に電流が流れる場合には、必ず一つの定電流
源からのみ電流が供給されるので、論理振幅を常に通常
のECL回路と同程度とすることができ、十分なノイズマ
ージンを確保することが可能となる。
抵抗のみの負荷側から取り出されており、かつ、この負
荷抵抗112に電流が流れる場合には、必ず一つの定電流
源からのみ電流が供給されるので、論理振幅を常に通常
のECL回路と同程度とすることができ、十分なノイズマ
ージンを確保することが可能となる。
なお、論理出力されない側のコレクタ共通接続点は、
従来通り負荷抵抗とレベルクランプ用ダイオードを用い
ているので、入力端子105および106のいずれか一方のみ
がハイレベルの時は、節点151のローレベルが上昇する
が、出力先が同一回路内であるため、異なる回路間での
結線に較べてノイズマージンを減少させる要素が少な
く、誤動作の危険は少ない。
従来通り負荷抵抗とレベルクランプ用ダイオードを用い
ているので、入力端子105および106のいずれか一方のみ
がハイレベルの時は、節点151のローレベルが上昇する
が、出力先が同一回路内であるため、異なる回路間での
結線に較べてノイズマージンを減少させる要素が少な
く、誤動作の危険は少ない。
第２図は、本発明の他の実施例を示すイネーブル付き
２入力データセレクタの回路図である。この回路では、
入力端子208はセレクト端子であって、この端子がハイ
レベルになされると、トランジスタ234、232によってト
ランジスタ223〜225側のECL回路が選択され、端子208が
ローレベルになされると、ベースが参照電位印加端子20
9に接続されたトランジスタ233によってトランジスタ22
8〜230側のECL回路が選択される。そしてイネーブル端
子である入力端子205にローレベルの信号が入力された
時、入力端子206、207に入力されたデータのうち選択さ
れた側のデータが出力端子203に出力される。入力端子2
05にハイレベルが入力されると入力端子206、207、208
のレベルによらず、出力端子203における出力はローレ
ベルとなる。
２入力データセレクタの回路図である。この回路では、
入力端子208はセレクト端子であって、この端子がハイ
レベルになされると、トランジスタ234、232によってト
ランジスタ223〜225側のECL回路が選択され、端子208が
ローレベルになされると、ベースが参照電位印加端子20
9に接続されたトランジスタ233によってトランジスタ22
8〜230側のECL回路が選択される。そしてイネーブル端
子である入力端子205にローレベルの信号が入力された
時、入力端子206、207に入力されたデータのうち選択さ
れた側のデータが出力端子203に出力される。入力端子2
05にハイレベルが入力されると入力端子206、207、208
のレベルによらず、出力端子203における出力はローレ
ベルとなる。
入力端子205のイネーブル信号がローレベルで、入力
端子206、207のうち、入力端子208の論理状態により選
択された側の端子がローレベルの場合、節点251はロー
レベルであるから、トランジスタ223または228がオン状
態になる。よって、コレクタ共通接続点に接続される負
荷抵抗212には、定電流源242からのみ電流が供給され
る。入力端子205のイネーブル信号がローレベルで、入
力端子206、207のうち、入力端子208の論理状態により
選択された側の端子がハイレベルの場合、節点251はロ
ーレベルであるから、トランジスタ224または229がオン
状態になる。したがって、コレクタ共通接続点に接続さ
れる負荷抵抗212には電流が供給されない。
端子206、207のうち、入力端子208の論理状態により選
択された側の端子がローレベルの場合、節点251はロー
レベルであるから、トランジスタ223または228がオン状
態になる。よって、コレクタ共通接続点に接続される負
荷抵抗212には、定電流源242からのみ電流が供給され
る。入力端子205のイネーブル信号がローレベルで、入
力端子206、207のうち、入力端子208の論理状態により
選択された側の端子がハイレベルの場合、節点251はロ
ーレベルであるから、トランジスタ224または229がオン
状態になる。したがって、コレクタ共通接続点に接続さ
れる負荷抵抗212には電流が供給されない。
入力端子205のイネーブル信号がハイレベルで、入力
端子206、207のうち入力端子208の論理状態により選択
された側の端子がローレベルの場合、節点251がハイレ
ベルとなるためトランジスタ225、230のいずれかがオン
状態になり、トランジスタ223、228は共にオフ状態とな
るので、コレクタ共通接続点に接続される負荷抵抗212
には、トランジスタ221を通して定電流源241からの電流
のみが供給される。
端子206、207のうち入力端子208の論理状態により選択
された側の端子がローレベルの場合、節点251がハイレ
ベルとなるためトランジスタ225、230のいずれかがオン
状態になり、トランジスタ223、228は共にオフ状態とな
るので、コレクタ共通接続点に接続される負荷抵抗212
には、トランジスタ221を通して定電流源241からの電流
のみが供給される。
入力端子205のイネーブル信号がハイレベルで、入力
端子206、207のうち、入力端子208の論理状態により選
択された側の端子がローレベルの場合も負荷抵抗212に
流れる電流は、定電流源241の分のみである。
端子206、207のうち、入力端子208の論理状態により選
択された側の端子がローレベルの場合も負荷抵抗212に
流れる電流は、定電流源241の分のみである。
以上説明したように、本実施例においても論理出力さ
れる側の負荷は抵抗のみであり、かつ、この負荷抵抗21
1に電流が流れる場合には、必ず一つの定電流源のみか
ら電流が供給されるので、論理振幅を通常のECL回路と
同等のものとすることができ、十分なノイズマージンを
確保することが可能となる。また、節点251のローレベ
ルが先の実施例の節点151と同じ理由により、論理によ
っては上昇するが、やはり先の実施例に関して述べた説
明と同じ理由により、誤作動の危険性は少ない。
れる側の負荷は抵抗のみであり、かつ、この負荷抵抗21
1に電流が流れる場合には、必ず一つの定電流源のみか
ら電流が供給されるので、論理振幅を通常のECL回路と
同等のものとすることができ、十分なノイズマージンを
確保することが可能となる。また、節点251のローレベ
ルが先の実施例の節点151と同じ理由により、論理によ
っては上昇するが、やはり先の実施例に関して述べた説
明と同じ理由により、誤作動の危険性は少ない。
なお、バイパス用のトランジスタ125、225（230）が
接続される側のECL回路は、抵抗のみを負荷としベース
に参照電位が印加されるトランジスタを有するECL回路
である。第１図の例のように両方がこの条件を満たす場
合には、どちらか一方に接続される。
接続される側のECL回路は、抵抗のみを負荷としベース
に参照電位が印加されるトランジスタを有するECL回路
である。第１図の例のように両方がこの条件を満たす場
合には、どちらか一方に接続される。
［発明の効果］ 以上説明したように、本発明は、コレクタが共通接続
されたECL論理回路において、論理出力される側の負荷
は抵抗のみによって、また、論理出力されない側の負荷
は抵抗とクランプ用ダイオードとの並列回路によって構
成し、論理出力されない側のコレクタがハイレベルとな
った時には、論理出力される側の負荷抵抗に流れるべき
電流のうち、一定電流源分をバイパスさせるものである
ので、本発明によれば、論理出力される側の負荷抵抗に
電流が流れる場合には一つの定電流源分のみの電流が流
れるようにすることができ、通常のECL論理回路と同等
の論理レベルを得ることができる。従って、本発明によ
れば、単に論理出力される側の負荷を抵抗のみとした場
合のように論理レベルが過大となることがなく、また、
抵抗とクランプ用ダイオードの並列回路の負荷により論
理出力を得る場合のようにノイズマージンが低下するこ
とがない。
されたECL論理回路において、論理出力される側の負荷
は抵抗のみによって、また、論理出力されない側の負荷
は抵抗とクランプ用ダイオードとの並列回路によって構
成し、論理出力されない側のコレクタがハイレベルとな
った時には、論理出力される側の負荷抵抗に流れるべき
電流のうち、一定電流源分をバイパスさせるものである
ので、本発明によれば、論理出力される側の負荷抵抗に
電流が流れる場合には一つの定電流源分のみの電流が流
れるようにすることができ、通常のECL論理回路と同等
の論理レベルを得ることができる。従って、本発明によ
れば、単に論理出力される側の負荷を抵抗のみとした場
合のように論理レベルが過大となることがなく、また、
抵抗とクランプ用ダイオードの並列回路の負荷により論
理出力を得る場合のようにノイズマージンが低下するこ
とがない。
また、従来は、コレクタを共通接続したことによるノ
イズマージンの低下を見込んで、論理振幅を大きめにし
ていたが、本発明の回路では、その必要がなくなるの
で、論理振幅を約70mV小さくでき、コレクタが共通接続
されていない回路の高速化を図れるという効果がある。
イズマージンの低下を見込んで、論理振幅を大きめにし
ていたが、本発明の回路では、その必要がなくなるの
で、論理振幅を約70mV小さくでき、コレクタが共通接続
されていない回路の高速化を図れるという効果がある。
第１図、第２図は、それぞれ、本発明の実施例を示す回
路図、第３図は、従来例を示す回路図である。 101、201、301……高電位側電源、102、202、302……低
電位側電源、103、203、303……出力端子、104、204、2
09、304……参照電圧印加端子、105、106、205〜208、3
05、306……入力端子、111〜114、211〜215、311、314
……抵抗、121〜127、221〜230、232〜234、321〜324、
327……トランジスタ、131、231、331……ダイオード、
141、142、241、242、341、342……定電流源、151、251
……節点。
路図、第３図は、従来例を示す回路図である。 101、201、301……高電位側電源、102、202、302……低
電位側電源、103、203、303……出力端子、104、204、2
09、304……参照電圧印加端子、105、106、205〜208、3
05、306……入力端子、111〜114、211〜215、311、314
……抵抗、121〜127、221〜230、232〜234、321〜324、
327……トランジスタ、131、231、331……ダイオード、
141、142、241、242、341、342……定電流源、151、251
……節点。
Claims (1)
- 【請求項１】第１のトランジスタのコレクタに負荷とし
て抵抗が接続され第２のトランジスタのコレクタに負荷
として抵抗とレベルクランプ用ダイオードとの並列回路
が接続された第１のECL回路と、第１のトランジスタの
コレクタが第１のECL回路の第１のトランジスタのコレ
クタに接続され第２のトランジスタのコレクタが第１の
ECL回路の第２のトランジスタのコレクタに接続された
第２のECL回路とを具備する論理回路において、 少なくとも一方のECL回路はその第１のトランジスタ側
に参照電位が入力されるものであり、 前記並列回路と２つのコレクタとの接続点は直接または
エミッタフォロア回路を介して、コレクタが電源に接続
されエミッタが参照電位が入力される第１のトランジス
タを有するいずれかのECL回路の共通エミッタ接続点に
接続されたトランジスタのベースに接続され、かつ、 前記抵抗のみからなる負荷と２つのコレクタと接続点が
論理出力点となされている、 ことを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060283A JP2760017B2 (ja) | 1989-03-13 | 1989-03-13 | 論理回路 |
| US07/492,639 US5107145A (en) | 1989-03-13 | 1990-03-13 | High speed current mode logic circuit with constant logic level current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060283A JP2760017B2 (ja) | 1989-03-13 | 1989-03-13 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239722A JPH02239722A (ja) | 1990-09-21 |
| JP2760017B2 true JP2760017B2 (ja) | 1998-05-28 |
Family
ID=13137665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060283A Expired - Lifetime JP2760017B2 (ja) | 1989-03-13 | 1989-03-13 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5107145A (ja) |
| JP (1) | JP2760017B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266521A (ja) * | 1990-03-15 | 1991-11-27 | Nec Corp | コレクタドットｃｍｌ回路 |
| JP3507621B2 (ja) * | 1996-05-28 | 2004-03-15 | 株式会社東芝 | 半導体集積回路 |
| US6483345B1 (en) * | 1999-06-23 | 2002-11-19 | Nortel Networks Limited | High speed level shift circuit for low voltage output |
| US6472908B1 (en) | 2000-02-03 | 2002-10-29 | Applied Micro Circuits Corporation | Differential output driver circuit and method for same |
| US6489811B2 (en) * | 2001-03-08 | 2002-12-03 | Hiband Semiconductor, Inc. | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width |
| US9614530B2 (en) | 2014-12-12 | 2017-04-04 | Samsung Display Co., Ltd. | Fast fall and rise time current mode logic buffer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773208B2 (ja) * | 1984-06-30 | 1995-08-02 | ソニー株式会社 | 論理回路 |
| JPH061898B2 (ja) * | 1986-06-17 | 1994-01-05 | 三菱電機株式会社 | 順序回路 |
| US4970417A (en) * | 1988-07-07 | 1990-11-13 | Fujitsu Limited | Emitter coupled logic latch circuit |
-
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