JP3507621B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、特にＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ；エミッタ結合論理）集積回路に関する。
り、特にＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ；エミッタ結合論理）集積回路に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタを使用して論
理信号を伝達させる半導体集積回路は、ＴＴＬ形、ＥＣ
Ｌ形等に大別される。ＴＴＬ形の場合、高電位レベルは
２．４〜２．５Ｖ、低電位レベルは０〜０．４Ｖであ
る。一方、ＥＣＬ形の場合、電位レベルは−０．７〜−
１．９Ｖ、その振幅は１Ｖ程度と、ＴＴＬ形とは大きく
異なるので、その取り扱いも異なったものとなる。
理信号を伝達させる半導体集積回路は、ＴＴＬ形、ＥＣ
Ｌ形等に大別される。ＴＴＬ形の場合、高電位レベルは
２．４〜２．５Ｖ、低電位レベルは０〜０．４Ｖであ
る。一方、ＥＣＬ形の場合、電位レベルは−０．７〜−
１．９Ｖ、その振幅は１Ｖ程度と、ＴＴＬ形とは大きく
異なるので、その取り扱いも異なったものとなる。
【０００３】図４は、従来の差動ＥＣＬ回路の回路図、
図５は、図４の差動ＥＣＬ回路において、ｎｐｎバイボ
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖとして内部ノードの電
位を模式的に表した説明図である。
図５は、図４の差動ＥＣＬ回路において、ｎｐｎバイボ
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖとして内部ノードの電
位を模式的に表した説明図である。
【０００４】この差動ＥＣＬ回路の構成は、以下の通り
である。通常、接地電位である基準電位ＧＮＤが一端に
与えられた抵抗Ｒ１、Ｒ２の他端には、それぞれｎｐｎ
バイポーラ・トランジスタＱ１、Ｑ２のコレクタが接続
されている。これら２個のｎｐｎバイポーラ・トランジ
スタＱ１、Ｑ２のベースには、電位レベル−０．９〜−
１．７Ｖの入力信号ＩＮ，／ＩＮがそれぞれ入力され
る。共通接続されたｎｐｎバイポーラ・トランジスタＱ
１、Ｑ２のエミッタには、抵抗Ｒ３の一端が接続され、
抵抗Ｒ３の他端には電源電位ＶEEが与えられている。以
上説明した部分からカレントスイッチＳ１が構成されて
いる。このカレントスイッチＳ１からの出力がエミッタ
フォロワへの入力となる。即ち、コレクタに基準電位Ｇ
ＮＤが与えられたｎｐｎバイポーラ・トランジスタＱ
３、Ｑ４のベースに、それぞれ、抵抗Ｒ１とｎｐｎバイ
ポーラ・トランジスタＱ１のコレクタとの接続ノード、
抵抗Ｒ２とｎｐｎバイポーラ・トランジスタＱ２のコレ
クタとの接続ノードが接続されている。ｎｐｎバイポー
ラ・トランジスタＱ３、Ｑ４のエミッタには、それぞれ
抵抗Ｒ４、Ｒ５の一端が接続され、抵抗Ｒ４及びＲ５の
他端には電源電位ＶEEが与えられている。そして、ｎｐ
ｎバイポーラ・トランジスタＱ３、Ｑ４と抵抗Ｒ４、Ｒ
５の一端との接続ノードから、この差動ＥＣＬ回路の出
力信号ＯＵＴ，／ＯＵＴが取り出される。尚、抵抗Ｒ
１、Ｒ２の抵抗値はともにＲである。
である。通常、接地電位である基準電位ＧＮＤが一端に
与えられた抵抗Ｒ１、Ｒ２の他端には、それぞれｎｐｎ
バイポーラ・トランジスタＱ１、Ｑ２のコレクタが接続
されている。これら２個のｎｐｎバイポーラ・トランジ
スタＱ１、Ｑ２のベースには、電位レベル−０．９〜−
１．７Ｖの入力信号ＩＮ，／ＩＮがそれぞれ入力され
る。共通接続されたｎｐｎバイポーラ・トランジスタＱ
１、Ｑ２のエミッタには、抵抗Ｒ３の一端が接続され、
抵抗Ｒ３の他端には電源電位ＶEEが与えられている。以
上説明した部分からカレントスイッチＳ１が構成されて
いる。このカレントスイッチＳ１からの出力がエミッタ
フォロワへの入力となる。即ち、コレクタに基準電位Ｇ
ＮＤが与えられたｎｐｎバイポーラ・トランジスタＱ
３、Ｑ４のベースに、それぞれ、抵抗Ｒ１とｎｐｎバイ
ポーラ・トランジスタＱ１のコレクタとの接続ノード、
抵抗Ｒ２とｎｐｎバイポーラ・トランジスタＱ２のコレ
クタとの接続ノードが接続されている。ｎｐｎバイポー
ラ・トランジスタＱ３、Ｑ４のエミッタには、それぞれ
抵抗Ｒ４、Ｒ５の一端が接続され、抵抗Ｒ４及びＲ５の
他端には電源電位ＶEEが与えられている。そして、ｎｐ
ｎバイポーラ・トランジスタＱ３、Ｑ４と抵抗Ｒ４、Ｒ
５の一端との接続ノードから、この差動ＥＣＬ回路の出
力信号ＯＵＴ，／ＯＵＴが取り出される。尚、抵抗Ｒ
１、Ｒ２の抵抗値はともにＲである。
【０００５】従来の差動ＥＣＬ回路においては、電位レ
ベル−０．９〜−１．７Ｖの入力信号ＩＮ，／ＩＮが、
カレントスイッチＳ１に入力される。カレントスイッチ
Ｓ１を構成する２個のｎｐｎバイポーラ・トランジスタ
Ｑ１、Ｑ２は、Ｑ１、Ｑ２のうちいずれかベース電圧の
高い方がオンとなり、Ｑ１及びＱ２のエミッタ電位は、
その高い方のベース電位からベース・エミッタ間電圧Ｖ
BEだけ下がった電位となる。
ベル−０．９〜−１．７Ｖの入力信号ＩＮ，／ＩＮが、
カレントスイッチＳ１に入力される。カレントスイッチ
Ｓ１を構成する２個のｎｐｎバイポーラ・トランジスタ
Ｑ１、Ｑ２は、Ｑ１、Ｑ２のうちいずれかベース電圧の
高い方がオンとなり、Ｑ１及びＱ２のエミッタ電位は、
その高い方のベース電位からベース・エミッタ間電圧Ｖ
BEだけ下がった電位となる。
【０００６】この差動ＥＣＬ回路は、以下のように動作
する。抵抗Ｒ１、Ｒ２のうち、ｎｐｎバイポーラ・トラ
ンジスタＱ１、Ｑ２のうちのオンとなった方に接続され
た抵抗には、一端に基準電位ＧＮＤを与える基準電位点
から電流Ｉが流れて当該抵抗の他端の電位が低下し−Ｒ
×Ｉとなり、さらに、エミッタフォロワにおいて、電位
−Ｒ×Ｉから、オンとなったｎｐｎバイポーラ・トラン
ジスタＱ３又はＱ４のベース・エミッタ間電圧ＶBEの分
だけ低下した電位−Ｒ×Ｉ−ＶBEが、「ロウ」レベルの
出力信号ＯＵＴ又は／ＯＵＴとして出力端子から取り出
される。一方、抵抗Ｒ１、Ｒ２のうち、ｎｐｎバイポー
ラ・トランジスタＱ１、Ｑ２のうちのオフとなった方に
接続された抵抗には、一端に基準電位ＧＮＤを与える基
準電位点からの電流は流れず、抵抗の他端の電位は基準
電位ＧＮＤにほぼ等しいため、エミッタフォロワにおい
て、基準電位ＧＮＤから、オンとなったｎｐｎバイポー
ラ・トランジスタＱ３又はＱ４のベース・エミッタ間電
圧ＶBEの分だけ低下した電位ＧＮＤ−ＶBEが、「ハイ」
レベルの出力信号ＯＵＴ又は／ＯＵＴとして出力端子か
ら取り出される。
する。抵抗Ｒ１、Ｒ２のうち、ｎｐｎバイポーラ・トラ
ンジスタＱ１、Ｑ２のうちのオンとなった方に接続され
た抵抗には、一端に基準電位ＧＮＤを与える基準電位点
から電流Ｉが流れて当該抵抗の他端の電位が低下し−Ｒ
×Ｉとなり、さらに、エミッタフォロワにおいて、電位
−Ｒ×Ｉから、オンとなったｎｐｎバイポーラ・トラン
ジスタＱ３又はＱ４のベース・エミッタ間電圧ＶBEの分
だけ低下した電位−Ｒ×Ｉ−ＶBEが、「ロウ」レベルの
出力信号ＯＵＴ又は／ＯＵＴとして出力端子から取り出
される。一方、抵抗Ｒ１、Ｒ２のうち、ｎｐｎバイポー
ラ・トランジスタＱ１、Ｑ２のうちのオフとなった方に
接続された抵抗には、一端に基準電位ＧＮＤを与える基
準電位点からの電流は流れず、抵抗の他端の電位は基準
電位ＧＮＤにほぼ等しいため、エミッタフォロワにおい
て、基準電位ＧＮＤから、オンとなったｎｐｎバイポー
ラ・トランジスタＱ３又はＱ４のベース・エミッタ間電
圧ＶBEの分だけ低下した電位ＧＮＤ−ＶBEが、「ハイ」
レベルの出力信号ＯＵＴ又は／ＯＵＴとして出力端子か
ら取り出される。
【０００７】従って、例えば、ｎｐｎバイポーラ・トラ
ンジスタＱ１のベース電位が−０．９Ｖ、Ｑ２のベース
電位が−１．７Ｖのときは、ｎｐｎバイポーラ・トラン
ジスタＱ１がオンとなり、Ｑ１及びＱ２のエミッタ電位
は−０．９Ｖ−ＶBE＝−１．８Ｖとなる。
ンジスタＱ１のベース電位が−０．９Ｖ、Ｑ２のベース
電位が−１．７Ｖのときは、ｎｐｎバイポーラ・トラン
ジスタＱ１がオンとなり、Ｑ１及びＱ２のエミッタ電位
は−０．９Ｖ−ＶBE＝−１．８Ｖとなる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
差動ＥＣＬ回路においては、上記と同じ条件の下におい
て、ｎｐｎバイポーラ・トランジスタＱ１のベース電位
が−０．９Ｖから−１．７Ｖに、Ｑ２のベース電位が−
１．７Ｖから−０．９Ｖに切り替わるとき、Ｑ１のベー
ス電位とＱ２のベース電位とは過渡的に等しくなり、Ｑ
１及びＱ２のエミッタ電位は−１．３Ｖ−ＶBE＝−２．
２Ｖまで下がるので、次のような問題点を生ずる。即
ち、このとき、電源電位ＶEEが−２．２Ｖよりも高けれ
ば、カレントスイッチＳ１に電流が流れない期間が生
じ、差動出力であるべき２つの出力ＯＵＴ，／ＯＵＴの
出力電位がともに「ハイ」レベルに留まる期間が生ずる
こととなる。従って、従来の差動ＥＣＬ回路において、
安定な動作を確保するためには、電源電位ＶEEは−２．
２Ｖよりも低い電位でなければならず、終端電圧ＶTT
（＝−２Ｖ）を発生する電源とは別個に、電源電位ＶEE
を発生する電源が必要とされる。
差動ＥＣＬ回路においては、上記と同じ条件の下におい
て、ｎｐｎバイポーラ・トランジスタＱ１のベース電位
が−０．９Ｖから−１．７Ｖに、Ｑ２のベース電位が−
１．７Ｖから−０．９Ｖに切り替わるとき、Ｑ１のベー
ス電位とＱ２のベース電位とは過渡的に等しくなり、Ｑ
１及びＱ２のエミッタ電位は−１．３Ｖ−ＶBE＝−２．
２Ｖまで下がるので、次のような問題点を生ずる。即
ち、このとき、電源電位ＶEEが−２．２Ｖよりも高けれ
ば、カレントスイッチＳ１に電流が流れない期間が生
じ、差動出力であるべき２つの出力ＯＵＴ，／ＯＵＴの
出力電位がともに「ハイ」レベルに留まる期間が生ずる
こととなる。従って、従来の差動ＥＣＬ回路において、
安定な動作を確保するためには、電源電位ＶEEは−２．
２Ｖよりも低い電位でなければならず、終端電圧ＶTT
（＝−２Ｖ）を発生する電源とは別個に、電源電位ＶEE
を発生する電源が必要とされる。
【０００９】以上のように、従来の差動ＥＣＬ回路に標
準的なＥＣＬレベル信号を入力し、−２Ｖ程度の低電圧
電源を用いて動作させようとすると、安定した論理回路
としての動作を維持することが困難である。また、以上
の例は、差動ＥＣＬ回路について説明したが、シングル
エンドＥＣＬ回路においても、その構成の相違点は入力
信号の一方を所定電位（通常、−１．３Ｖ）に固定した
のみであるため、本質的に同様の問題点を有している。
準的なＥＣＬレベル信号を入力し、−２Ｖ程度の低電圧
電源を用いて動作させようとすると、安定した論理回路
としての動作を維持することが困難である。また、以上
の例は、差動ＥＣＬ回路について説明したが、シングル
エンドＥＣＬ回路においても、その構成の相違点は入力
信号の一方を所定電位（通常、−１．３Ｖ）に固定した
のみであるため、本質的に同様の問題点を有している。
【００１０】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、−２Ｖ程度の低電圧電源でも安定
して動作させることが可能な半導体集積回路、具体的に
は、ＥＣＬ回路を提供することである。
であり、その目的は、−２Ｖ程度の低電圧電源でも安定
して動作させることが可能な半導体集積回路、具体的に
は、ＥＣＬ回路を提供することである。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路によれば、入力信号に基づき所定範囲の電位の差動
入力信号を発生する付加回路と、差動入力信号が入力さ
れるＥＣＬ回路とを備えたことを特徴とし、従来の差動
ＥＣＬ回路に、入力信号の電位レベルを高電位方向に移
動させるための回路を付加することにより、カレントス
イッチを構成するｎｐｎバイポーラ・トランジスタのエ
ミッタ電位の電位レベルを高電位方向に移動させるよう
にしたので、電源電圧が−２Ｖ程度である場合におい
て、標準的なＥＣＬレベル信号によってカレントスイッ
チを構成するｎｐｎバイポーラ・トランジスタのベース
電位が切り替わる瞬間においても、電流が連続して流
れ、安定した動作を維持することが可能なＥＣＬ回路を
実現することが可能となる。
回路によれば、入力信号に基づき所定範囲の電位の差動
入力信号を発生する付加回路と、差動入力信号が入力さ
れるＥＣＬ回路とを備えたことを特徴とし、従来の差動
ＥＣＬ回路に、入力信号の電位レベルを高電位方向に移
動させるための回路を付加することにより、カレントス
イッチを構成するｎｐｎバイポーラ・トランジスタのエ
ミッタ電位の電位レベルを高電位方向に移動させるよう
にしたので、電源電圧が−２Ｖ程度である場合におい
て、標準的なＥＣＬレベル信号によってカレントスイッ
チを構成するｎｐｎバイポーラ・トランジスタのベース
電位が切り替わる瞬間においても、電流が連続して流
れ、安定した動作を維持することが可能なＥＣＬ回路を
実現することが可能となる。
【００１２】入力信号は第１及び第２の入力信号を含
み、差動入力信号は第１及び第２の差動入力信号を含
み、ＥＣＬ回路は差動ＥＣＬ回路であるものとすると良
い。
み、差動入力信号は第１及び第２の差動入力信号を含
み、ＥＣＬ回路は差動ＥＣＬ回路であるものとすると良
い。
【００１３】また、ＥＣＬ回路はシングルエンドＥＣＬ
回路であるものとしても良い。
回路であるものとしても良い。
【００１４】具体的には、一端に第１の基準電位が与え
られた第１の抵抗と、アノードに第１の基準電位が与え
られ、カソードが第１の抵抗の他端と共通接続された第
１のダイオードと、共通接続された第１の抵抗の他端及
び第１のダイオードのカソードにコレクタが接続され、
ベースに第１の入力信号が入力される第１のｎｐｎバイ
ポーラ・トランジスタと、第１のｎｐｎバイポーラ・ト
ランジスタのエミッタに一端が接続され、他端に第２の
基準電位が与えられた第２の抵抗と、一端に第１の基準
電位が与えられた第３の抵抗と、アノードに第１の基準
電位が与えられ、カソードが第３の抵抗の他端と共通接
続された第２のダイオードと、共通接続された第３の抵
抗の他端及び第２のダイオードのカソードにコレクタが
接続され、ベースに第２の入力信号が入力される第２の
ｎｐｎバイポーラ・トランジスタと、第２のｎｐｎバイ
ポーラ・トランジスタのエミッタに一端が接続され、他
端に第２の基準電位が与えられた第４の抵抗と、第１の
抵抗の他端及び第１のダイオードのカソードと第１のｎ
ｐｎバイポーラ・トランジスタのコレクタとの第１の接
続ノードの電位信号を第１の差動入力信号とし、第３の
抵抗の他端及び第２のダイオードのカソードと第２のｎ
ｐｎバイポーラ・トランジスタのコレクタとの第２の接
続ノードの電位信号を第２の差動入力信号とする差動Ｅ
ＣＬ回路とを備えたことを特徴とし、従来の差動ＥＣＬ
回路に、入力信号の電位レベルを高電位方向に移動させ
るための回路を付加することにより、カレントスイッチ
を構成するｎｐｎバイポーラ・トランジスタのエミッタ
電位の電位レベルを高電位方向に移動させるようにした
ので、電源電圧が−２Ｖ程度である場合において、標準
的なＥＣＬレベル信号によってカレントスイッチを構成
するｎｐｎバイポーラ・トランジスタのベース電位が切
り替わる瞬間においても、電流が連続して流れ、安定し
た動作を維持することが可能なＥＣＬ回路を実現するこ
とが可能となる。
られた第１の抵抗と、アノードに第１の基準電位が与え
られ、カソードが第１の抵抗の他端と共通接続された第
１のダイオードと、共通接続された第１の抵抗の他端及
び第１のダイオードのカソードにコレクタが接続され、
ベースに第１の入力信号が入力される第１のｎｐｎバイ
ポーラ・トランジスタと、第１のｎｐｎバイポーラ・ト
ランジスタのエミッタに一端が接続され、他端に第２の
基準電位が与えられた第２の抵抗と、一端に第１の基準
電位が与えられた第３の抵抗と、アノードに第１の基準
電位が与えられ、カソードが第３の抵抗の他端と共通接
続された第２のダイオードと、共通接続された第３の抵
抗の他端及び第２のダイオードのカソードにコレクタが
接続され、ベースに第２の入力信号が入力される第２の
ｎｐｎバイポーラ・トランジスタと、第２のｎｐｎバイ
ポーラ・トランジスタのエミッタに一端が接続され、他
端に第２の基準電位が与えられた第４の抵抗と、第１の
抵抗の他端及び第１のダイオードのカソードと第１のｎ
ｐｎバイポーラ・トランジスタのコレクタとの第１の接
続ノードの電位信号を第１の差動入力信号とし、第３の
抵抗の他端及び第２のダイオードのカソードと第２のｎ
ｐｎバイポーラ・トランジスタのコレクタとの第２の接
続ノードの電位信号を第２の差動入力信号とする差動Ｅ
ＣＬ回路とを備えたことを特徴とし、従来の差動ＥＣＬ
回路に、入力信号の電位レベルを高電位方向に移動させ
るための回路を付加することにより、カレントスイッチ
を構成するｎｐｎバイポーラ・トランジスタのエミッタ
電位の電位レベルを高電位方向に移動させるようにした
ので、電源電圧が−２Ｖ程度である場合において、標準
的なＥＣＬレベル信号によってカレントスイッチを構成
するｎｐｎバイポーラ・トランジスタのベース電位が切
り替わる瞬間においても、電流が連続して流れ、安定し
た動作を維持することが可能なＥＣＬ回路を実現するこ
とが可能となる。
【００１５】また、一端に第１の基準電位が与えられた
第１の抵抗と、アノードに第１の基準電位が与えられ、
カソードが第１の抵抗の他端と共通接続された第１のダ
イオードと、共通接続された第１の抵抗の他端及び第１
のダイオードのカソードにコレクタが接続され、ベース
に第１の入力信号が入力される第１のｎｐｎバイポーラ
・トランジスタと、第１のｎｐｎバイポーラ・トランジ
スタのエミッタに一端が接続され、他端に第２の基準電
位が与えられた第２の抵抗と、第１の抵抗の他端及び第
１のダイオードのカソードと第１のｎｐｎバイポーラ・
トランジスタのコレクタとの第１の接続ノードの電位信
号を第１の差動入力信号とするシングルエンドＥＣＬ回
路とを備えたことを特徴とし、この場合においても同様
に、従来のシングルエンドＥＣＬ回路に、入力信号の電
位レベルを高電位方向に移動させるための回路を付加す
ることにより、カレントスイッチを構成するｎｐｎバイ
ポーラ・トランジスタのエミッタ電位の電位レベルを高
電位方向に移動させるようにしたので、電源電圧が−２
Ｖ程度である場合において、標準的なＥＣＬレベル信号
によってカレントスイッチを構成するｎｐｎバイポーラ
・トランジスタのベース電位が切り替わる瞬間において
も、電流が連続して流れ、安定した動作を維持すること
が可能なＥＣＬ回路を実現することが可能となる。
第１の抵抗と、アノードに第１の基準電位が与えられ、
カソードが第１の抵抗の他端と共通接続された第１のダ
イオードと、共通接続された第１の抵抗の他端及び第１
のダイオードのカソードにコレクタが接続され、ベース
に第１の入力信号が入力される第１のｎｐｎバイポーラ
・トランジスタと、第１のｎｐｎバイポーラ・トランジ
スタのエミッタに一端が接続され、他端に第２の基準電
位が与えられた第２の抵抗と、第１の抵抗の他端及び第
１のダイオードのカソードと第１のｎｐｎバイポーラ・
トランジスタのコレクタとの第１の接続ノードの電位信
号を第１の差動入力信号とするシングルエンドＥＣＬ回
路とを備えたことを特徴とし、この場合においても同様
に、従来のシングルエンドＥＣＬ回路に、入力信号の電
位レベルを高電位方向に移動させるための回路を付加す
ることにより、カレントスイッチを構成するｎｐｎバイ
ポーラ・トランジスタのエミッタ電位の電位レベルを高
電位方向に移動させるようにしたので、電源電圧が−２
Ｖ程度である場合において、標準的なＥＣＬレベル信号
によってカレントスイッチを構成するｎｐｎバイポーラ
・トランジスタのベース電位が切り替わる瞬間において
も、電流が連続して流れ、安定した動作を維持すること
が可能なＥＣＬ回路を実現することが可能となる。
【００１６】さらに、電源電位ＶEEの変動が小さい場合
には、以上の回路構成からダイオードを省いた回路構成
としても良い。
には、以上の回路構成からダイオードを省いた回路構成
としても良い。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の実施の形態について、図面を参照しながら説明す
る。
路の実施の形態について、図面を参照しながら説明す
る。
【００１８】本発明に係る半導体集積回路の特徴は、従
来の差動ＥＣＬ回路に、入力信号の電位レベルを高電位
方向に移動させるための回路を付加し、カレントスイッ
チを構成するｎｐｎバイポーラ・トランジスタのエミッ
タ電位の電位レベルを高電位方向に移動させることにあ
る。
来の差動ＥＣＬ回路に、入力信号の電位レベルを高電位
方向に移動させるための回路を付加し、カレントスイッ
チを構成するｎｐｎバイポーラ・トランジスタのエミッ
タ電位の電位レベルを高電位方向に移動させることにあ
る。
【００１９】この構成により、電源電圧が−２Ｖ程度で
ある場合において、標準的なＥＣＬレベル信号によって
カレントスイッチを構成するｎｐｎバイポーラ・トラン
ジスタのベース電位が切り替わる瞬間においても、電流
が連続して流れ、安定した動作を維持することが可能な
ＥＣＬ回路を実現することが可能となる。
ある場合において、標準的なＥＣＬレベル信号によって
カレントスイッチを構成するｎｐｎバイポーラ・トラン
ジスタのベース電位が切り替わる瞬間においても、電流
が連続して流れ、安定した動作を維持することが可能な
ＥＣＬ回路を実現することが可能となる。
【００２０】図１は、本発明の第１の実施の形態に係る
半導体集積回路の回路図、図２は、図１の半導体集積回
路において、ｎｐｎバイボーラ・トランジスタのベース
・エミッタ間電圧ＶBE＝０．９Ｖ、基準電位ＧＮＤ＝０
Ｖ、電源電位ＶEEとして内部ノードの電位を模式的に表
した説明図である。
半導体集積回路の回路図、図２は、図１の半導体集積回
路において、ｎｐｎバイボーラ・トランジスタのベース
・エミッタ間電圧ＶBE＝０．９Ｖ、基準電位ＧＮＤ＝０
Ｖ、電源電位ＶEEとして内部ノードの電位を模式的に表
した説明図である。
【００２１】本発明の第１の実施の形態に係る半導体集
積回路は、以下のように構成される。本発明の第１の実
施の形態に係る半導体集積回路においては、従来の差動
ＥＣＬ回路のカレントスイッチの入力側に、カレントス
イッチに入力される入力信号の電位レベルを高電位方向
に移動させるための回路を付加している。付加回路は、
次のような構成である。通常、接地電位である基準電位
ＧＮＤがそれぞれアノード、一端に与えられたダイオー
ドＤ１、抵抗Ｒ６の共通接続されたカソード及び他端
に、ｎｐｎバイポーラ・トランジスタＱ６のコレクタが
接続されている。バイポーラ・トランジスタＱ６のベー
スには一方の入力信号ＩＮが入力され、エミッタには抵
抗Ｒ７の一端が接続されている。抵抗Ｒ７の他端には、
電源電位ＶEEが与えられている。同様に、通常、接地電
位である基準電位ＧＮＤがそれぞれアノード、一端に与
えられたダイオードＤ２、抵抗Ｒ８の共通接続されたカ
ソード及び他端に、ｎｐｎバイポーラ・トランジスタＱ
５のコレクタが接続されている。バイポーラ・トランジ
スタＱ５のベースには他方の入力信号／ＩＮが入力さ
れ、エミッタには抵抗Ｒ９の一端が接続されている。抵
抗Ｒ９の他端には、電源電位ＶEEが与えられている。ダ
イオードＤ１、Ｄ２によって、抵抗Ｒ６、Ｒ８に過剰な
電流が流れるのを防止し、抵抗Ｒ６、Ｒ８の他端の電位
の過剰な低下が防止される。
積回路は、以下のように構成される。本発明の第１の実
施の形態に係る半導体集積回路においては、従来の差動
ＥＣＬ回路のカレントスイッチの入力側に、カレントス
イッチに入力される入力信号の電位レベルを高電位方向
に移動させるための回路を付加している。付加回路は、
次のような構成である。通常、接地電位である基準電位
ＧＮＤがそれぞれアノード、一端に与えられたダイオー
ドＤ１、抵抗Ｒ６の共通接続されたカソード及び他端
に、ｎｐｎバイポーラ・トランジスタＱ６のコレクタが
接続されている。バイポーラ・トランジスタＱ６のベー
スには一方の入力信号ＩＮが入力され、エミッタには抵
抗Ｒ７の一端が接続されている。抵抗Ｒ７の他端には、
電源電位ＶEEが与えられている。同様に、通常、接地電
位である基準電位ＧＮＤがそれぞれアノード、一端に与
えられたダイオードＤ２、抵抗Ｒ８の共通接続されたカ
ソード及び他端に、ｎｐｎバイポーラ・トランジスタＱ
５のコレクタが接続されている。バイポーラ・トランジ
スタＱ５のベースには他方の入力信号／ＩＮが入力さ
れ、エミッタには抵抗Ｒ９の一端が接続されている。抵
抗Ｒ９の他端には、電源電位ＶEEが与えられている。ダ
イオードＤ１、Ｄ２によって、抵抗Ｒ６、Ｒ８に過剰な
電流が流れるのを防止し、抵抗Ｒ６、Ｒ８の他端の電位
の過剰な低下が防止される。
【００２２】付加回路のダイオードＤ１及び抵抗Ｒ６と
ｎｐｎバイポーラ・トランジスタＱ６のコレクタとの接
続ノードからは、差動ＥＣＬ回路の一方の入力信号とな
るＶIN’が取り出される。同様に、ダイオードＤ２及び
抵抗Ｒ８とｎｐｎバイポーラ・トランジスタＱ５のコレ
クタとの接続ノードからは、差動ＥＣＬ回路の他方の入
力信号となるＶ／IN’が取り出される。
ｎｐｎバイポーラ・トランジスタＱ６のコレクタとの接
続ノードからは、差動ＥＣＬ回路の一方の入力信号とな
るＶIN’が取り出される。同様に、ダイオードＤ２及び
抵抗Ｒ８とｎｐｎバイポーラ・トランジスタＱ５のコレ
クタとの接続ノードからは、差動ＥＣＬ回路の他方の入
力信号となるＶ／IN’が取り出される。
【００２３】差動ＥＣＬ回路の部分の構成は、以下のよ
うに、従来の回路と同様の構成である。通常、接地電位
である基準電位ＧＮＤが一端に与えられた抵抗Ｒ１、Ｒ
２の他端には、それぞれｎｐｎバイポーラ・トランジス
タＱ１、Ｑ２のコレクタが接続されている。これら２個
のｎｐｎバイポーラ・トランジスタＱ１、Ｑ２のベース
には、上記付加回路から取り出された入力信号ＶIN’，
Ｖ／IN’がそれぞれ入力される。共通接続されたｎｐｎ
バイポーラ・トランジスタＱ１、Ｑ２のエミッタには、
抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には電源電
位ＶEEが与えられている。以上説明した部分からカレン
トスイッチＳ１が構成されている。このカレントスイッ
チＳ１からの出力がエミッタフォロワへの入力となる。
即ち、コレクタに基準電位ＧＮＤが与えられたｎｐｎバ
イポーラ・トランジスタＱ３、Ｑ４のベースに、それぞ
れ、抵抗Ｒ１とｎｐｎバイポーラ・トランジスタＱ１の
コレクタとの接続ノード、抵抗Ｒ２とｎｐｎバイポーラ
・トランジスタＱ２のコレクタとの接続ノードが接続さ
れている。ｎｐｎバイポーラ・トランジスタＱ３、Ｑ４
のエミッタには、それぞれ抵抗Ｒ４、Ｒ５の一端が接続
され、抵抗Ｒ４及びＲ５の他端には電源電位ＶEEが与え
られている。そして、ｎｐｎバイポーラ・トランジスタ
Ｑ３、Ｑ４と抵抗Ｒ４、Ｒ５の一端との接続ノードか
ら、この差動ＥＣＬ回路の出力信号ＯＵＴ，／ＯＵＴが
取り出される。尚、抵抗Ｒ１、Ｒ２の抵抗値はともにＲ
である。
うに、従来の回路と同様の構成である。通常、接地電位
である基準電位ＧＮＤが一端に与えられた抵抗Ｒ１、Ｒ
２の他端には、それぞれｎｐｎバイポーラ・トランジス
タＱ１、Ｑ２のコレクタが接続されている。これら２個
のｎｐｎバイポーラ・トランジスタＱ１、Ｑ２のベース
には、上記付加回路から取り出された入力信号ＶIN’，
Ｖ／IN’がそれぞれ入力される。共通接続されたｎｐｎ
バイポーラ・トランジスタＱ１、Ｑ２のエミッタには、
抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には電源電
位ＶEEが与えられている。以上説明した部分からカレン
トスイッチＳ１が構成されている。このカレントスイッ
チＳ１からの出力がエミッタフォロワへの入力となる。
即ち、コレクタに基準電位ＧＮＤが与えられたｎｐｎバ
イポーラ・トランジスタＱ３、Ｑ４のベースに、それぞ
れ、抵抗Ｒ１とｎｐｎバイポーラ・トランジスタＱ１の
コレクタとの接続ノード、抵抗Ｒ２とｎｐｎバイポーラ
・トランジスタＱ２のコレクタとの接続ノードが接続さ
れている。ｎｐｎバイポーラ・トランジスタＱ３、Ｑ４
のエミッタには、それぞれ抵抗Ｒ４、Ｒ５の一端が接続
され、抵抗Ｒ４及びＲ５の他端には電源電位ＶEEが与え
られている。そして、ｎｐｎバイポーラ・トランジスタ
Ｑ３、Ｑ４と抵抗Ｒ４、Ｒ５の一端との接続ノードか
ら、この差動ＥＣＬ回路の出力信号ＯＵＴ，／ＯＵＴが
取り出される。尚、抵抗Ｒ１、Ｒ２の抵抗値はともにＲ
である。
【００２４】以下、本発明の第１の実施の形態に係る半
導体集積回路の動作について説明する。ｎｐｎバイポー
ラ・トランジスタＱ６のベースに電位−０．９Ｖ、Ｑ５
のベースに電位−１．７Ｖの入力信号ＩＮ，／ＩＮがそ
れぞれ与えられているとき、ｎｐｎバイポーラ・トラン
ジスタＱ６のベース・エミッタ間電圧ＶBEは電源電位Ｖ
EEとの関係において０．９Ｖ以上となるため、Ｑ６はオ
ンとなり抵抗Ｒ７に電流が流れる。抵抗Ｒ７に電流が流
れている状態の下で、一端に基準電位ＧＮＤが与えられ
た抵抗Ｒ６の他端の電位は、ダイオードＤ１の順方向電
圧の制限により−０．９Ｖとなる。この抵抗Ｒ６の他端
における電位信号を一方の入力信号ＶIN’としてｎｐｎ
バイポーラ・トランジスタＱ１のベースに入力する。一
方、ｎｐｎバイポーラ・トランジスタＱ５のベース・エ
ミッタ間電圧ＶBEは電源電位ＶEEとの関係において０．
９Ｖ未満となるため、Ｑ５はオフとなり抵抗Ｒ９には電
流が流れない。従って、一端に基準電位ＧＮＤが与えら
れた抵抗Ｒ８の他端の電位は、基準電位ＧＮＤとほぼ等
しくなり、この抵抗Ｒ８の他端における電位信号を他方
の入力信号Ｖ／IN’としてｎｐｎバイポーラ・トランジ
スタＱ２のベースに入力する。
導体集積回路の動作について説明する。ｎｐｎバイポー
ラ・トランジスタＱ６のベースに電位−０．９Ｖ、Ｑ５
のベースに電位−１．７Ｖの入力信号ＩＮ，／ＩＮがそ
れぞれ与えられているとき、ｎｐｎバイポーラ・トラン
ジスタＱ６のベース・エミッタ間電圧ＶBEは電源電位Ｖ
EEとの関係において０．９Ｖ以上となるため、Ｑ６はオ
ンとなり抵抗Ｒ７に電流が流れる。抵抗Ｒ７に電流が流
れている状態の下で、一端に基準電位ＧＮＤが与えられ
た抵抗Ｒ６の他端の電位は、ダイオードＤ１の順方向電
圧の制限により−０．９Ｖとなる。この抵抗Ｒ６の他端
における電位信号を一方の入力信号ＶIN’としてｎｐｎ
バイポーラ・トランジスタＱ１のベースに入力する。一
方、ｎｐｎバイポーラ・トランジスタＱ５のベース・エ
ミッタ間電圧ＶBEは電源電位ＶEEとの関係において０．
９Ｖ未満となるため、Ｑ５はオフとなり抵抗Ｒ９には電
流が流れない。従って、一端に基準電位ＧＮＤが与えら
れた抵抗Ｒ８の他端の電位は、基準電位ＧＮＤとほぼ等
しくなり、この抵抗Ｒ８の他端における電位信号を他方
の入力信号Ｖ／IN’としてｎｐｎバイポーラ・トランジ
スタＱ２のベースに入力する。
【００２５】ｎｐｎバイポーラ・トランジスタＱ５のベ
ース電位が−０．９Ｖから−１．７Ｖに、Ｑ６のベース
電位が−１．７Ｖから−０．９Ｖに切り替わるとき、各
ベース電位の値がＶEE＋ＶBE＝−１．１Ｖ付近におい
て、ｎｐｎバイポーラ・トランジスタＱ５、Ｑ６のオン
／オフが行われる。この際、抵抗Ｒ６の他端の電位と抵
抗Ｒ８の他端の電位とが、０Ｖと−０．９Ｖの中間の電
位−０．４５Ｖにおいて交差する。上述のように、抵抗
Ｒ６の他端の電位と抵抗Ｒ８の他端の電位とが、それぞ
れｎｐｎバイポーラ・トランジスタＱ１のベースとＱ２
のベースとに入力されるが、ｎｐｎバイポーラ・トラン
ジスタＱ１、Ｑ２のエミッタ電位は、過渡的であっても
−０．４５Ｖ−ＶBE＝−１．３５Ｖ未満に低下すること
はなく、常に−１．３５Ｖ以上の電位が保持される。従
って、電源電位ＶEE＝−２Ｖであっても、カレントスイ
ッチＳ１を流れる電流が、過渡的に遮断され論理信号の
伝達が不安定になることはない。電源電位ＶEEが−２Ｖ
であっても、安定した動作を確保することができるの
で、終端電圧ＶTT（＝−２Ｖ）を発生する電源と電源電
位ＶEEを発生する電源とを、同一の電源で兼用すること
ができる。
ース電位が−０．９Ｖから−１．７Ｖに、Ｑ６のベース
電位が−１．７Ｖから−０．９Ｖに切り替わるとき、各
ベース電位の値がＶEE＋ＶBE＝−１．１Ｖ付近におい
て、ｎｐｎバイポーラ・トランジスタＱ５、Ｑ６のオン
／オフが行われる。この際、抵抗Ｒ６の他端の電位と抵
抗Ｒ８の他端の電位とが、０Ｖと−０．９Ｖの中間の電
位−０．４５Ｖにおいて交差する。上述のように、抵抗
Ｒ６の他端の電位と抵抗Ｒ８の他端の電位とが、それぞ
れｎｐｎバイポーラ・トランジスタＱ１のベースとＱ２
のベースとに入力されるが、ｎｐｎバイポーラ・トラン
ジスタＱ１、Ｑ２のエミッタ電位は、過渡的であっても
−０．４５Ｖ−ＶBE＝−１．３５Ｖ未満に低下すること
はなく、常に−１．３５Ｖ以上の電位が保持される。従
って、電源電位ＶEE＝−２Ｖであっても、カレントスイ
ッチＳ１を流れる電流が、過渡的に遮断され論理信号の
伝達が不安定になることはない。電源電位ＶEEが−２Ｖ
であっても、安定した動作を確保することができるの
で、終端電圧ＶTT（＝−２Ｖ）を発生する電源と電源電
位ＶEEを発生する電源とを、同一の電源で兼用すること
ができる。
【００２６】以上説明した第１の実施の形態に係る半導
体集積回路においては、ＥＣＬ回路のカレントスイッチ
への入力信号の電位レベルを高電位方向に移動させるた
めの回路の構成に、ダイオードＤ１、Ｄ２、抵抗Ｒ６、
Ｒ８を用いているが、電源電位ＶEEの変動が小さい場合
には、この回路構成からダイオードＤ１、Ｄ２を省くこ
とができる。また、ダイオードの代わりにｎｐｎバイポ
ーラ・トランジスタを用いて、ベースとコレクタとを短
絡してアノードとし、エミッタをカソードとして置き換
えても良い。
体集積回路においては、ＥＣＬ回路のカレントスイッチ
への入力信号の電位レベルを高電位方向に移動させるた
めの回路の構成に、ダイオードＤ１、Ｄ２、抵抗Ｒ６、
Ｒ８を用いているが、電源電位ＶEEの変動が小さい場合
には、この回路構成からダイオードＤ１、Ｄ２を省くこ
とができる。また、ダイオードの代わりにｎｐｎバイポ
ーラ・トランジスタを用いて、ベースとコレクタとを短
絡してアノードとし、エミッタをカソードとして置き換
えても良い。
【００２７】図３は、本発明の第２の実施の形態に係る
半導体集積回路の回路図である。
半導体集積回路の回路図である。
【００２８】本発明の第２の実施の形態に係る半導体集
積回路においては、シングルエンドＥＣＬ回路のカレン
トスイッチの入力側に、カレントスイッチに入力される
入力信号の電位レベルを高電位方向に移動させるための
回路を付加している。付加回路は、次のような構成であ
る。通常、接地電位である第１の基準電位ＧＮＤがそれ
ぞれアノード、一端に与えられたダイオードＤ１、抵抗
Ｒ６の共通接続されたカソード及び他端に、ｎｐｎバイ
ポーラ・トランジスタＱ６のコレクタが接続されてい
る。バイポーラ・トランジスタＱ６のベースには入力信
号ＩＮが入力され、エミッタには抵抗Ｒ７の一端が接続
されている。抵抗Ｒ７の他端には、電源電位ＶEEが与え
られている。そして、付加回路のダイオードＤ１及び抵
抗Ｒ６とｎｐｎバイポーラ・トランジスタＱ６のコレク
タとの接続ノードから、シングルエンドＥＣＬ回路の入
力信号となるＶIN’が取り出される。
積回路においては、シングルエンドＥＣＬ回路のカレン
トスイッチの入力側に、カレントスイッチに入力される
入力信号の電位レベルを高電位方向に移動させるための
回路を付加している。付加回路は、次のような構成であ
る。通常、接地電位である第１の基準電位ＧＮＤがそれ
ぞれアノード、一端に与えられたダイオードＤ１、抵抗
Ｒ６の共通接続されたカソード及び他端に、ｎｐｎバイ
ポーラ・トランジスタＱ６のコレクタが接続されてい
る。バイポーラ・トランジスタＱ６のベースには入力信
号ＩＮが入力され、エミッタには抵抗Ｒ７の一端が接続
されている。抵抗Ｒ７の他端には、電源電位ＶEEが与え
られている。そして、付加回路のダイオードＤ１及び抵
抗Ｒ６とｎｐｎバイポーラ・トランジスタＱ６のコレク
タとの接続ノードから、シングルエンドＥＣＬ回路の入
力信号となるＶIN’が取り出される。
【００２９】シングルエンドＥＣＬ回路の部分の構成
は、以下のように、通常のシングルエンドＥＣＬ回路の
構成である。通常、接地電位である第１の基準電位ＧＮ
Ｄが一端に与えられた抵抗Ｒ１、Ｒ２の他端には、それ
ぞれｎｐｎバイポーラ・トランジスタＱ１、Ｑ２のコレ
クタが接続されている。これら２個のｎｐｎバイポーラ
・トランジスタＱ１、Ｑ２のうち、Ｑ１のベースには、
上記付加回路から取り出された入力信号ＶIN’が入力さ
れる。一方、ｎｐｎバイポーラ・トランジスタＱ２のベ
ースには、第２の基準電位ＶREF が与えられる。共通接
続されたｎｐｎバイポーラ・トランジスタＱ１、Ｑ２の
エミッタには、抵抗Ｒ３の一端が接続され、抵抗Ｒ３の
他端には電源電位ＶEEが与えられている。以上説明した
部分からカレントスイッチＳ１が構成されている。この
カレントスイッチＳ１からの出力がエミッタフォロワへ
の入力となる。即ち、コレクタに基準電位ＧＮＤが与え
られたｎｐｎバイポーラ・トランジスタＱ３、Ｑ４のベ
ースに、それぞれ、抵抗Ｒ１とｎｐｎバイポーラ・トラ
ンジスタＱ１のコレクタとの接続ノード、抵抗Ｒ２とｎ
ｐｎバイポーラ・トランジスタＱ２のコレクタとの接続
ノードが接続されている。ｎｐｎバイポーラ・トランジ
スタＱ３、Ｑ４のエミッタには、それぞれ抵抗Ｒ４、Ｒ
５の一端が接続され、抵抗Ｒ４及びＲ５の他端には電源
電位ＶEEが与えられている。そして、ｎｐｎバイポーラ
・トランジスタＱ３、Ｑ４と抵抗Ｒ４、Ｒ５の一端との
接続ノードから、この差動ＥＣＬ回路の出力信号ＯＵ
Ｔ，／ＯＵＴが取り出される。
は、以下のように、通常のシングルエンドＥＣＬ回路の
構成である。通常、接地電位である第１の基準電位ＧＮ
Ｄが一端に与えられた抵抗Ｒ１、Ｒ２の他端には、それ
ぞれｎｐｎバイポーラ・トランジスタＱ１、Ｑ２のコレ
クタが接続されている。これら２個のｎｐｎバイポーラ
・トランジスタＱ１、Ｑ２のうち、Ｑ１のベースには、
上記付加回路から取り出された入力信号ＶIN’が入力さ
れる。一方、ｎｐｎバイポーラ・トランジスタＱ２のベ
ースには、第２の基準電位ＶREF が与えられる。共通接
続されたｎｐｎバイポーラ・トランジスタＱ１、Ｑ２の
エミッタには、抵抗Ｒ３の一端が接続され、抵抗Ｒ３の
他端には電源電位ＶEEが与えられている。以上説明した
部分からカレントスイッチＳ１が構成されている。この
カレントスイッチＳ１からの出力がエミッタフォロワへ
の入力となる。即ち、コレクタに基準電位ＧＮＤが与え
られたｎｐｎバイポーラ・トランジスタＱ３、Ｑ４のベ
ースに、それぞれ、抵抗Ｒ１とｎｐｎバイポーラ・トラ
ンジスタＱ１のコレクタとの接続ノード、抵抗Ｒ２とｎ
ｐｎバイポーラ・トランジスタＱ２のコレクタとの接続
ノードが接続されている。ｎｐｎバイポーラ・トランジ
スタＱ３、Ｑ４のエミッタには、それぞれ抵抗Ｒ４、Ｒ
５の一端が接続され、抵抗Ｒ４及びＲ５の他端には電源
電位ＶEEが与えられている。そして、ｎｐｎバイポーラ
・トランジスタＱ３、Ｑ４と抵抗Ｒ４、Ｒ５の一端との
接続ノードから、この差動ＥＣＬ回路の出力信号ＯＵ
Ｔ，／ＯＵＴが取り出される。
【００３０】本発明の第２の実施の形態に係る半導体集
積回路は、第１の実施の形態に係る半導体集積回路と比
較すると、カレントスイッチＳ１を構成するｎｐｎバイ
ポーラ・トランジスタＱ２のベースに、入力信号Ｖ／I
N’の代わりに第２の基準電位ＶREF ＝−０．４５Ｖを
入力するようにした点のみ異なっており、基本的な動作
原理は、第１の実施の形態に係る半導体集積回路と同様
である。従って、本発明の第２の実施の形態に係る半導
体集積回路の構成においても、安定した動作を維持する
ことが可能なＥＣＬ回路を実現することが可能となる。
積回路は、第１の実施の形態に係る半導体集積回路と比
較すると、カレントスイッチＳ１を構成するｎｐｎバイ
ポーラ・トランジスタＱ２のベースに、入力信号Ｖ／I
N’の代わりに第２の基準電位ＶREF ＝−０．４５Ｖを
入力するようにした点のみ異なっており、基本的な動作
原理は、第１の実施の形態に係る半導体集積回路と同様
である。従って、本発明の第２の実施の形態に係る半導
体集積回路の構成においても、安定した動作を維持する
ことが可能なＥＣＬ回路を実現することが可能となる。
【００３１】
【発明の効果】本発明に係る半導体集積回路によれば、
標準的な電位レベルのＥＣＬ信号で安定した動作が可能
であり、かつ、低電圧電源で動作可能なＥＣＬ回路を構
成することができる。従って、高速動作に有利なＥＣＬ
回路の消費電力を低減することができる。また、従来は
それぞれ別個に用意する必要があった電源電圧ＶEEと終
端電圧ＶTT（＝−２Ｖ）とを同一電源で兼用することが
できる。
標準的な電位レベルのＥＣＬ信号で安定した動作が可能
であり、かつ、低電圧電源で動作可能なＥＣＬ回路を構
成することができる。従って、高速動作に有利なＥＣＬ
回路の消費電力を低減することができる。また、従来は
それぞれ別個に用意する必要があった電源電圧ＶEEと終
端電圧ＶTT（＝−２Ｖ）とを同一電源で兼用することが
できる。
【図１】図１は、本発明の第１の実施の形態に係る半導
体集積回路の回路図。
体集積回路の回路図。
【図２】図１の半導体集積回路において、ｎｐｎバイボ
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖ、電源電位ＶEEとして
内部ノードの電位を模式的に表した説明図。
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖ、電源電位ＶEEとして
内部ノードの電位を模式的に表した説明図。
【図３】本発明の第２の実施の形態に係る半導体集積回
路の回路図。
路の回路図。
【図４】図４は、従来の差動ＥＣＬ回路の回路図。
【図５】図４の差動ＥＣＬ回路において、ｎｐｎバイボ
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖとして内部ノードの電
位を模式的に表した説明図。
ーラ・トランジスタのベース・エミッタ間電圧ＶBE＝
０．９Ｖ、基準電位ＧＮＤ＝０Ｖとして内部ノードの電
位を模式的に表した説明図。
Ｑ１〜６ ｎｐｎバイポーラ・トランジスタ
Ｒ１〜９ 抵抗
Ｄ１、２ ダイオード
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−234122（ＪＰ，Ａ)
特開 平７−142992（ＪＰ，Ａ)
特開 平６−216755（ＪＰ，Ａ)
特開 平７−95042（ＪＰ，Ａ)
特開 平５−13674（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/086
H03K 19/018
Claims (8)
- 【請求項１】一端に第１の基準電位が与えられた第１の
抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第１の抵抗の他端と共通接続された第１のダイオー
ドと、 共通接続された前記第１の抵抗の他端及び前記第１のダ
イオードのカソードにコレクタが接続され、ベースに第
１の入力信号が入力される第１のｎｐｎバイポーラ・ト
ランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第３の抵抗の他端と共通接続された第２のダイオー
ドと、 共通接続された前記第３の抵抗の他端及び前記第２のダ
イオードのカソードにコレクタが接続され、ベースに第
２の入力信号が入力される第２のｎｐｎバイポーラ・ト
ランジスタと、 前記第２のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第４の抵抗と、 前記第１の抵抗の他端及び前記第１のダイオードのカソ
ードと前記第１のｎｐｎバイポーラ・トランジスタのコ
レクタとの第１の接続ノードの電位信号を第１の差動入
力信号とし、前記第３の抵抗の他端及び前記第２のダイ
オードのカソードと前記第２のｎｐｎバイポーラ・トラ
ンジスタのコレクタとの第２の接続ノードの電位信号を
第２の差動入力信号とする差動ＥＣＬ回路とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項２】一端に第１の基準電位が与えられた第１の
抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第１の抵抗の他端と共通接続された第１のダイオー
ドと、 共通接続された前記第１の抵抗の他端及び前記第１のダ
イオードのカソードにコレクタが接続され、ベースに第
１の入力信号が入力される第１のｎｐｎバイポーラ・ト
ランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 前記第１の抵抗の他端及び前記第１のダイオードのカソ
ードと前記第１のｎｐｎバイポーラ・トランジスタのコ
レクタとの第１の接続ノードの電位信号を第１の差動入
力信号とするシングルエンドＥＣＬ回路とを備えたこと
を特徴とする半導体集積回路。 - 【請求項３】一端に第１の基準電位が与えられた第１の
抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第１の抵抗の他端と共通接続された第１のダイオー
ドと、 共通接続された前記第１の抵抗の他端及び前記第１のダ
イオードのカソードにコレクタが接続され、ベースに第
１の入力信号が入力される第１のｎｐｎバイポーラ・ト
ランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第３の抵抗の他端と共通接続された第２のダイオー
ドと、 共通接続された前記第３の抵抗の他端及び前記第２のダ
イオードのカソードにコレクタが接続され、ベースに第
２の入力信号が入力される第２のｎｐｎバイポーラ・ト
ランジスタと、 前記第２のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第４の抵抗と、 一端に前記第１の基準電位が与えられた第５の抵抗と、 前記第５の抵抗の他端にコレクタが接続され、前記第１
の抵抗の他端及び前記第１のダイオードのカソードと前
記第１のｎｐｎバイポーラ・トランジスタのコレクタと
の第１の接続ノードの電位信号がベースに入力された第
３のｎｐｎバイポーラ・トランジスタと、 一端に前記第１の基準電位が与えられた第６の抵抗と、 前記第６の抵抗の他端にコレクタが接続され、前記第３
の抵抗の他端及び前記第２のダイオードのカソードと前
記第２のｎｐｎバイポーラ・トランジスタのコレクタと
の第２の接続ノードの電位信号がベースに入力され、エ
ミッタが前記第３のｎｐｎバイポーラ・トランジスタの
エミッタと共通接続された第４のｎｐｎバイポーラ・ト
ランジスタと、 共通接続された前記第３のｎｐｎバイポーラ・トランジ
スタのエミッタ及び前記前記第４のｎｐｎバイポーラ・
トランジスタのエミッタに一端が接続され、他端に前記
第２の基準電位が与えられた第７の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第５の
抵抗の他端と前記第３のｎｐｎバイポーラ・トランジス
タのコレクタとの第３の接続ノードの電位信号がベース
に入力された第５のｎｐｎバイポーラ・トランジスタ
と、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第８の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第６の
抵抗の他端と前記第４のｎｐｎバイポーラ・トランジス
タのコレクタとの第４の接続ノードの電位信号がベース
に入力された第６のｎｐｎバイポーラ・トランジスタ
と、 前記第６のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第９の抵抗とを備え、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
と前記第８の抵抗の一端との第５の接続ノードの電位信
号を第１の差動出力とし、前記第６のｎｐｎバイポーラ
・トランジスタのエミッタと前記第９の抵抗の一端との
第６の接続ノードの電位信号を第２の差動出力とするこ
とを特徴とする半導体集積回路。 - 【請求項４】一端に第１の基準電位が与えられた第１の
抵抗と、 アノードに前記第１の基準電位が与えられ、カソードが
前記第１の抵抗の他端と共通接続された第１のダイオー
ドと、 共通接続された前記第１の抵抗の他端及び前記第１のダ
イオードのカソードにコレクタが接続され、ベースに第
１の入力信号が入力される第１のｎｐｎバイポーラ・ト
ランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 前記第３の抵抗の他端にコレクタが接続され、前記第１
の抵抗の他端及び前記第１のダイオードのカソードと前
記第１のｎｐｎバイポーラ・トランジスタのコレクタと
の第１の接続ノードの電位信号がベースに入力された第
２のｎｐｎバイポーラ・トランジスタと、 一端に前記第１の基準電位が与えられた第４の抵抗と、 前記第４の抵抗の他端にコレクタが接続され、第３の基
準電位がベースに与えられ、エミッタが前記第２のｎｐ
ｎバイポーラ・トランジスタのエミッタと共通接続され
た第３のｎｐｎバイポーラ・トランジスタと、 共通接続された前記第２のｎｐｎバイポーラ・トランジ
スタのエミッタ及び前記前記第３のｎｐｎバイポーラ・
トランジスタのエミッタに一端が接続され、他端に前記
第２の基準電位が与えられた第５の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第３の
抵抗の他端と前記第２のｎｐｎバイポーラ・トランジス
タのコレクタとの第２の接続ノードの電位信号がベース
に入力された第４のｎｐｎバイポーラ・トランジスタ
と、 前記第４のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第６の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第４の
抵抗の他端と前記第３のｎｐｎバイポーラ・トランジス
タのコレクタとの第３の接続ノードの電位信号がベース
に入力された第５のｎｐｎバイポーラ・トランジスタ
と、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第７の抵抗とを備え、 前記第４のｎｐｎバイポーラ・トランジスタのエミッタ
と前記第６の抵抗の一端との第４の接続ノードの電位信
号を第１の差動出力とし、前記第５のｎｐｎバイポーラ
・トランジスタのエミッタと前記第７の抵抗の一端との
第５の接続ノードの電位信号を第２の差動出力とするこ
とを特徴とする半導体集積回路。 - 【請求項５】一端に第１の基準電位が与えられた第１の
抵抗と、 前記第１の抵抗の他端にコレクタが接続され、ベースに
第１の入力信号が入力される第１のｎｐｎバイポーラ・
トランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 前記第３の抵抗の他端にコレクタが接続され、ベースに
第２の入力信号が入力される第２のｎｐｎバイポーラ・
トランジスタと、 前記第２のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第４の抵抗と、 前記第１の抵抗の他端と前記第１のｎｐｎバイポーラ・
トランジスタのコレクタとの第１の接続ノードの電位信
号を第１の差動入力信号とし、前記第３の抵抗の他端と
前記第２のｎｐｎバイポーラ・トランジスタのコレクタ
との第２の接続ノードの電位信号を第２の差動入力信号
とする差動ＥＣＬ回路とを備えたことを特徴とする半導
体集積回路。 - 【請求項６】一端に第１の基準電位が与えられた第１の
抵抗と、 前記第１の抵抗の他端にコレクタが接続され、ベースに
第１の入力信号が入力される第１のｎｐｎバイポーラ・
トランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 前記第１の抵抗の他端と前記第１のｎｐｎバイポーラ・
トランジスタのコレクタとの第１の接続ノードの電位信
号を第１の差動入力信号とするシングルエンドＥＣＬ回
路とを備えたことを特徴とする半導体集積回路。 - 【請求項７】一端に第１の基準電位が与えられた第１の
抵抗と、 前記第１の抵抗の他端にコレクタが接続され、ベースに
第１の入力信号が入力される第１のｎｐｎバイポーラ・
トランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 前記第３の抵抗の他端にコレクタが接続され、ベースに
第２の入力信号が入力される第２のｎｐｎバイポーラ・
トランジスタと、 前記第２のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第４の抵抗と、 一端に前記第１の基準電位が与えられた第５の抵抗と、 前記第５の抵抗の他端にコレクタが接続され、前記第１
の抵抗の他端と前記第１のｎｐｎバイポーラ・トランジ
スタのコレクタとの第１の接続ノードの電位信号がベー
スに入力された第３のｎｐｎバイポーラ・トランジスタ
と、 一端に前記第１の基準電位が与えられた第６の抵抗と、 前記第６の抵抗の他端にコレクタが接続され、前記第３
の抵抗の他端と前記第２のｎｐｎバイポーラ・トランジ
スタのコレクタとの第２の接続ノードの電位信号がベー
スに入力され、エミッタが前記第３のｎｐｎバイポーラ
・トランジスタのエミッタと共通接続された第４のｎｐ
ｎバイポーラ・トランジスタと、 共通接続された前記第３のｎｐｎバイポーラ・トランジ
スタのエミッタ及び前記前記第４のｎｐｎバイポーラ・
トランジスタのエミッタに一端が接続され、他端に前記
第２の基準電位が与えられた第７の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第５の
抵抗の他端と前記第３のｎｐｎバイポーラ・トランジス
タのコレクタとの第３の接続ノードの電位信号がベース
に入力された第５のｎｐｎバイポーラ・トランジスタ
と、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第８の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第６の
抵抗の他端と前記第４のｎｐｎバイポーラ・トランジス
タのコレクタとの第４の接続ノードの電位信号がベース
に入力された第６のｎｐｎバイポーラ・トランジスタ
と、 前記第６のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第９の抵抗とを備え、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
と前記第８の抵抗の一端との第５の接続ノードの電位信
号を第１の差動出力とし、前記第６のｎｐｎバイポーラ
・トランジスタのエミッタと前記第９の抵抗の一端との
第６の接続ノードの電位信号を第２の差動出力とするこ
とを特徴とする半導体集積回路。 - 【請求項８】一端に第１の基準電位が与えられた第１の
抵抗と、 前記第１の抵抗の他端にコレクタが接続され、ベースに
第１の入力信号が入力される第１のｎｐｎバイポーラ・
トランジスタと、 前記第１のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に第２の基準電位が与えられた
第２の抵抗と、 一端に前記第１の基準電位が与えられた第３の抵抗と、 前記第３の抵抗の他端にコレクタが接続され、前記第１
の抵抗の他端と前記第１のｎｐｎバイポーラ・トランジ
スタのコレクタとの第１の接続ノードの電位信号がベー
スに入力された第２のｎｐｎバイポーラ・トランジスタ
と、 一端に前記第１の基準電位が与えられた第４の抵抗と、 前記第４の抵抗の他端にコレクタが接続され、第３の基
準電位がベースに与えられ、エミッタが前記第２のｎｐ
ｎバイポーラ・トランジスタのエミッタと共通接続され
た第３のｎｐｎバイポーラ・トランジスタと、 共通接続された前記第２のｎｐｎバイポーラ・トランジ
スタのエミッタ及び前記前記第３のｎｐｎバイポーラ・
トランジスタのエミッタに一端が接続され、他端に前記
第２の基準電位が与えられた第５の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第３の
抵抗の他端と前記第２のｎｐｎバイポーラ・トランジス
タのコレクタとの第２の接続ノードの電位信号がベース
に入力された第４のｎｐｎバイポーラ・トランジスタ
と、 前記第４のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第６の抵抗と、 前記第１の基準電位がコレクタに与えられ、前記第４の
抵抗の他端と前記第３のｎｐｎバイポーラ・トランジス
タのコレクタとの第３の接続ノードの電位信号がベース
に入力された第５のｎｐｎバイポーラ・トランジスタ
と、 前記第５のｎｐｎバイポーラ・トランジスタのエミッタ
に一端が接続され、他端に前記第２の基準電位が与えら
れた第７の抵抗とを備え、 前記第４のｎｐｎバイポーラ・トランジスタのエミッタ
と前記第６の抵抗の一端との第４の接続ノードの電位信
号を第１の差動出力とし、前記第５のｎｐｎバイポーラ
・トランジスタのエミッタと前記第７の抵抗の一端との
第５の接続ノードの電位信号を第２の差動出力とするこ
とを特徴とする半導体集積回路。
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|---|---|---|---|
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|---|---|---|---|
| JP13345796A JP3507621B2 (ja) | 1996-05-28 | 1996-05-28 | 半導体集積回路 |
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