JPH03225402A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH03225402A JPH03225402A JP2018981A JP1898190A JPH03225402A JP H03225402 A JPH03225402 A JP H03225402A JP 2018981 A JP2018981 A JP 2018981A JP 1898190 A JP1898190 A JP 1898190A JP H03225402 A JPH03225402 A JP H03225402A
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- 238000006243 chemical reaction Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/227—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
定電圧発生回路、特に、複数の電源電圧を使用するバイ
ポーラＣＭＯ３回路に定電圧を供給する回路の構成に関
し、 温度や電源電圧等の変化にかかわらず常に定電圧の供給
を可能にし、ひいては誤動作の防止を図ることを目的と
し、 外部電源電圧のラインに接続された第１の電源ラインと
、該第１の電源ラインと異なる電圧を有する少なくとも
１つの第２の電源ラインと、該第１および第２の電源ラ
インの間でダーリントン接続された複数のトランジスタ
を有するレベルシフト回路と、該レベルシフト回路にお
ける最終段のトランジスタのベースと一方の電源ライン
との間に接続された抵抗器と、該抵抗器と他方の電源ラ
インの間に接続され、該抵抗器に流れる電流を所定のバ
イアス電位により制御する回路とを具備するように構成
する。
ポーラＣＭＯ３回路に定電圧を供給する回路の構成に関
し、 温度や電源電圧等の変化にかかわらず常に定電圧の供給
を可能にし、ひいては誤動作の防止を図ることを目的と
し、 外部電源電圧のラインに接続された第１の電源ラインと
、該第１の電源ラインと異なる電圧を有する少なくとも
１つの第２の電源ラインと、該第１および第２の電源ラ
インの間でダーリントン接続された複数のトランジスタ
を有するレベルシフト回路と、該レベルシフト回路にお
ける最終段のトランジスタのベースと一方の電源ライン
との間に接続された抵抗器と、該抵抗器と他方の電源ラ
インの間に接続され、該抵抗器に流れる電流を所定のバ
イアス電位により制御する回路とを具備するように構成
する。
［産業上の利用分野］
本発明は、定電圧発生回路に関し、特に、複数の電源電
圧を使用するバイポーラＣＭＯ３回路に定電圧を供給す
る回路の構成に関する。
圧を使用するバイポーラＣＭＯ３回路に定電圧を供給す
る回路の構成に関する。
同一チンブ内にバイポーラトランジスタとＭＯＳトラン
ジスタを混在したバイポーラＣＭＯＳ１１造の半導体デ
バイスは、通常、外部から供給される単一の電源電圧に
より動作するよう構成されている。また、複数の電源を
使用する場合も同様に外部端子から電源電圧を供給する
ようになっている。この場合、外部から複数の電源電圧
を与えるため、端子数が増加し、また、各電源電圧相互
間のばらつきは互いに無関係なので、動作マージンを十
分にとる必要がある。
ジスタを混在したバイポーラＣＭＯＳ１１造の半導体デ
バイスは、通常、外部から供給される単一の電源電圧に
より動作するよう構成されている。また、複数の電源を
使用する場合も同様に外部端子から電源電圧を供給する
ようになっている。この場合、外部から複数の電源電圧
を与えるため、端子数が増加し、また、各電源電圧相互
間のばらつきは互いに無関係なので、動作マージンを十
分にとる必要がある。
第２図にはバイポーラＣＭＯ３回路の一構成例が示され
る。同図に示す回路は、エミッタ結合型論理（ＥＣＬ）
ゲートで直接ＣＭＯＳゲートを動作させる場合の構成を
示している。
る。同図に示す回路は、エミッタ結合型論理（ＥＣＬ）
ゲートで直接ＣＭＯＳゲートを動作させる場合の構成を
示している。
なお、以下の記述において特に規定しない限り、「トラ
ンジスタ」とはｎｐｎ型バイポーラトランジスタを指す
ものとする。
ンジスタ」とはｎｐｎ型バイポーラトランジスタを指す
ものとする。
ＥＣＬゲートは、それぞれ入力信号ＶＩＮ、基準電圧信
号ＶＩ？ＥＦに応答する１対のエミッタ結合されたトラ
ンジスタＴｌ、Ｔ２と、該トランジスタの各コレクタと
グランドラインＧＮＤ （ＯＶ）の間にそれぞれ接続さ
れた抵抗器Ｒ１，Ｒ２と、該トランジスタの共通エミッ
タにコレクタが接続され所定のバイアス電圧ｖＣ３に応
答するトランジスタＴ３と、該トランジスタＴ３のエミ
ッタと負電位の電源ラインＶＥＥＩＯ間に接続された抵
抗器Ｒ３と、グランドラインＧＮＤにコレクタが接続さ
れトランジスタＴ２のコレクタ電位に応答するトランジ
スタＴ４と、該トランジスタＴ４のエミッタと電源ライ
ンＶＥＥＩＯ間に接続された抵抗器Ｒ４とから構成され
ている。なお、トランジスタＴ３と抵抗器Ｒ３は定電流
源を構成し、その電流値はＩ ＝ （ＶＣ５−ＶＥＥＩ
Ｖ ＭＥ）／Ｒ３Ｔ：表される。ココで、■、はト
ランジスタＴ３のベース・エミッタ間電圧を表す。
号ＶＩ？ＥＦに応答する１対のエミッタ結合されたトラ
ンジスタＴｌ、Ｔ２と、該トランジスタの各コレクタと
グランドラインＧＮＤ （ＯＶ）の間にそれぞれ接続さ
れた抵抗器Ｒ１，Ｒ２と、該トランジスタの共通エミッ
タにコレクタが接続され所定のバイアス電圧ｖＣ３に応
答するトランジスタＴ３と、該トランジスタＴ３のエミ
ッタと負電位の電源ラインＶＥＥＩＯ間に接続された抵
抗器Ｒ３と、グランドラインＧＮＤにコレクタが接続さ
れトランジスタＴ２のコレクタ電位に応答するトランジ
スタＴ４と、該トランジスタＴ４のエミッタと電源ライ
ンＶＥＥＩＯ間に接続された抵抗器Ｒ４とから構成され
ている。なお、トランジスタＴ３と抵抗器Ｒ３は定電流
源を構成し、その電流値はＩ ＝ （ＶＣ５−ＶＥＥＩ
Ｖ ＭＥ）／Ｒ３Ｔ：表される。ココで、■、はト
ランジスタＴ３のベース・エミッタ間電圧を表す。
また、ＣＭＯＳゲートは、グランドラインＧＮＤと負電
位の電源ラインＶＥＥ２（＞ＶＥＥ１）の間に直列に接
続され、それぞれＥＣＬゲートの出力（トランジスタＴ
４のエミッタ電位ＶＡ）に応答するｐチャネルＭＯ３）
ランジスタＱｐおよびｎチャネルＭＯＳトランジスタｇ
ｎから構成されている。
位の電源ラインＶＥＥ２（＞ＶＥＥ１）の間に直列に接
続され、それぞれＥＣＬゲートの出力（トランジスタＴ
４のエミッタ電位ＶＡ）に応答するｐチャネルＭＯ３）
ランジスタＱｐおよびｎチャネルＭＯＳトランジスタｇ
ｎから構成されている。
ＥＣＬとＣＭＯ３の論理レベルは互いに異なるため、双
方のゲートを接続する場合にはレベル変換回路を間に挿
入する必要があるが、上記構成において、ＥＣＬゲート
の電源電圧ＶＥＥＩが通常の５．２ｖである時にＣＭＯ
Ｓゲートの電源電圧ＶＥＥ２を−３，ＯＶで動作させれ
ば、レベル変化回路は不要となる。
方のゲートを接続する場合にはレベル変換回路を間に挿
入する必要があるが、上記構成において、ＥＣＬゲート
の電源電圧ＶＥＥＩが通常の５．２ｖである時にＣＭＯ
Ｓゲートの電源電圧ＶＥＥ２を−３，ＯＶで動作させれ
ば、レベル変化回路は不要となる。
この場合、ＥＣＬゲートの電源電圧ＶＥＥＩは外部から
供給され、ＣＭＯＳゲートの電源電圧ＶＥＥ２は、例え
ば第３図に示される定電圧発生回路により供給される。
供給され、ＣＭＯＳゲートの電源電圧ＶＥＥ２は、例え
ば第３図に示される定電圧発生回路により供給される。
図示の回路は、グランドラインＧＮＤと１を源ラインＶ
ＥＥＩＯ間に直列に接続された抵抗器Ｒ５、ダイオード
ＤＩ、Ｄ２および抵抗器Ｒ６から構成され、ｔａ電圧Ｖ
ＥＥ２はダイオードＤＩのアノード端子から取り出され
る。
ＥＥＩＯ間に直列に接続された抵抗器Ｒ５、ダイオード
ＤＩ、Ｄ２および抵抗器Ｒ６から構成され、ｔａ電圧Ｖ
ＥＥ２はダイオードＤＩのアノード端子から取り出され
る。
〔発明が解決しようとする課題］
第２図の構成において、ＥＣＬゲートの出力ＶＡはグラ
ンドレベルＧＮＤから決定され、その“Ｌ”レベルの電
位ＶＡ （Ｌ）は、 ＶＡ（Ｌ） ＝（Ｒ２・Ｉ ＋ ＶＩＥ）で表される。
ンドレベルＧＮＤから決定され、その“Ｌ”レベルの電
位ＶＡ （Ｌ）は、 ＶＡ（Ｌ） ＝（Ｒ２・Ｉ ＋ ＶＩＥ）で表される。
ただし、■１はトランジスタＴ４のベース・エミッタ間
電圧を表す。ＥＣＬゲートの出力ＶＡカその“Ｌ″レベ
ルある時、次段のＣＭＯＳゲートではｐチャネルＭＯ３
）ランジスタＱｐがオンし、ｎチャネルＭＯ３Ｉ−ラン
ジスタＱｎはカットオフ状態となっていなければならな
い。従って、ＣＭＯＳゲートを上記“ビレベルの電位Ｖ
Ａ （Ｌ）で安定に動作させるためには、該電位ＶＡ
（Ｌ）と電源電圧ＶＥＥ２の電位差がｎチャネルＭＯ３
）ランジスタＱｎのスレッショルド電圧ｖｔｈよりも小
さいという条件が必須である。この条件は温度や電源電
圧ＶＥＥＩが変化した場合でも満足されなければならな
い。
電圧を表す。ＥＣＬゲートの出力ＶＡカその“Ｌ″レベ
ルある時、次段のＣＭＯＳゲートではｐチャネルＭＯ３
）ランジスタＱｐがオンし、ｎチャネルＭＯ３Ｉ−ラン
ジスタＱｎはカットオフ状態となっていなければならな
い。従って、ＣＭＯＳゲートを上記“ビレベルの電位Ｖ
Ａ （Ｌ）で安定に動作させるためには、該電位ＶＡ
（Ｌ）と電源電圧ＶＥＥ２の電位差がｎチャネルＭＯ３
）ランジスタＱｎのスレッショルド電圧ｖｔｈよりも小
さいという条件が必須である。この条件は温度や電源電
圧ＶＥＥＩが変化した場合でも満足されなければならな
い。
ところが第３図に示されるような回路で電源電圧ＶＥＥ
Ｉ、ＶＥＥ２を供給した場合、温度や電源電圧の変化に
対してダイオードＤＩ 、 Ｄ２のＶ−１特性が変化し
、そのために上記条件を常に満足できないという可能性
がある。つまり、ＥＣＬゲートの出力Ｖ八がその”ビレ
ヘルにある時、ｎチャネルＭＯＳトランジスタＱｎもオ
ン状態となり（誤動作）、グランドラインＧＮＤからト
ランジスタＱｐおよびＱｎを介して電源ラインＶＥＥ２
に多大な電流が流れ（ＤＣバス）、場合によってはチッ
プが劣化あるいは破壊するという可能性がある。
Ｉ、ＶＥＥ２を供給した場合、温度や電源電圧の変化に
対してダイオードＤＩ 、 Ｄ２のＶ−１特性が変化し
、そのために上記条件を常に満足できないという可能性
がある。つまり、ＥＣＬゲートの出力Ｖ八がその”ビレ
ヘルにある時、ｎチャネルＭＯＳトランジスタＱｎもオ
ン状態となり（誤動作）、グランドラインＧＮＤからト
ランジスタＱｐおよびＱｎを介して電源ラインＶＥＥ２
に多大な電流が流れ（ＤＣバス）、場合によってはチッ
プが劣化あるいは破壊するという可能性がある。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、温度や電源電圧等の変化にかかわらず常に定
電圧の供給を可能にし、ひいては誤動作の防止を図るこ
とができる定電圧発生回路を提供することを目的として
いる。
たもので、温度や電源電圧等の変化にかかわらず常に定
電圧の供給を可能にし、ひいては誤動作の防止を図るこ
とができる定電圧発生回路を提供することを目的として
いる。
上記課題を解決するため、本発明によれば、複数の電源
電圧を使用するバイポーラＣＭＯ３回路に定電圧を供給
する回路であって、外部電源電圧のラインに接続された
第１の電源ラインと、該第１の電源ラインと異なる電圧
を有する少なくとも１つの第２の電源ラインと、該第１
および第２の電源ラインの間でダーリントン接続された
複数のトランジスタを有するレベルシフト回路と、該レ
ベルシフト回路における最終段のトランジスタのベース
と一方の電源ラインとの間に接続された抵抗器と、該抵
抗器と他方の電源ラインの間に接続され、該抵抗器に流
れる電流を所定のバイアス電位により制御する回路とを
具備することを特徴とする定電圧発生回路が提供される
。
電圧を使用するバイポーラＣＭＯ３回路に定電圧を供給
する回路であって、外部電源電圧のラインに接続された
第１の電源ラインと、該第１の電源ラインと異なる電圧
を有する少なくとも１つの第２の電源ラインと、該第１
および第２の電源ラインの間でダーリントン接続された
複数のトランジスタを有するレベルシフト回路と、該レ
ベルシフト回路における最終段のトランジスタのベース
と一方の電源ラインとの間に接続された抵抗器と、該抵
抗器と他方の電源ラインの間に接続され、該抵抗器に流
れる電流を所定のバイアス電位により制御する回路とを
具備することを特徴とする定電圧発生回路が提供される
。
上述した構成によれば、抵抗器が接続されている方の電
源ライン（第２の電源ラインとする）の電位は、他方の
電源ライン（第１の電源ライン）の電位から、ダーリン
トン接続された複数のトランジスタの各ベース・エミッ
タ間電圧と、所定のバイアス電位に基づき電流を制御さ
れた該抵抗器における電圧降下により決定される。その
ため、仮に温度が上昇して各トランジスタのベース・エ
ミッタ間電圧が小さくなったり、あるいは外部電源電圧
（第１の電源ラインの電位）が変動しても、抵抗器に流
れる電流が制御されることにより、第２の電源ラインの
電位は安定化される。
源ライン（第２の電源ラインとする）の電位は、他方の
電源ライン（第１の電源ライン）の電位から、ダーリン
トン接続された複数のトランジスタの各ベース・エミッ
タ間電圧と、所定のバイアス電位に基づき電流を制御さ
れた該抵抗器における電圧降下により決定される。その
ため、仮に温度が上昇して各トランジスタのベース・エ
ミッタ間電圧が小さくなったり、あるいは外部電源電圧
（第１の電源ラインの電位）が変動しても、抵抗器に流
れる電流が制御されることにより、第２の電源ラインの
電位は安定化される。
つまり、ＥＣＬゲートと同等の対温度・電源電圧特性を
実現しているため、温度や電源電圧の変化にかかわらず
常に定電圧を供給することが可能となる。そのため、バ
イポーラＣＭＯ３回路における誤動作の可能性を排除す
ることができる。
実現しているため、温度や電源電圧の変化にかかわらず
常に定電圧を供給することが可能となる。そのため、バ
イポーラＣＭＯ３回路における誤動作の可能性を排除す
ることができる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第１図には本発明の一実施例としての定電圧発生回路の
構成が示される。
構成が示される。
図示の回路は大別して、レベルシフト回路ＬＳと、抵抗
器Ｒ１２と、該抵抗器に流れる電流を所定のバイアス電
位（図中ＶＢで示される）により制御する電流制御回路
ＣＳとから構成されている。
器Ｒ１２と、該抵抗器に流れる電流を所定のバイアス電
位（図中ＶＢで示される）により制御する電流制御回路
ＣＳとから構成されている。
レベルシフト回路ＬＳは、負の電源ラインＶＥＥＩとＶ
ＥＥ２ （νＥＥ２ ＞ ＶＥＥＩ ） （７）間でダ
ーリントン接続すした２つのトランジスタＴ１１、Ｔ１
２と、トランジスタＴ１１のベース（トランジスタＴ１
２のエミッタ）と電源ラインＶＥＥＩＯ間に接続された
抵抗器Ｒ１１とを有している。また、抵抗器Ｒ１２は、
トランジスタＴ１２のベースと電源ラインＶＥＥＩＯ間
に接続されている。なお、電源ラインＶＥＥＩは外部か
ら供給される電源電圧のラインに接続されている。
ＥＥ２ （νＥＥ２ ＞ ＶＥＥＩ ） （７）間でダ
ーリントン接続すした２つのトランジスタＴ１１、Ｔ１
２と、トランジスタＴ１１のベース（トランジスタＴ１
２のエミッタ）と電源ラインＶＥＥＩＯ間に接続された
抵抗器Ｒ１１とを有している。また、抵抗器Ｒ１２は、
トランジスタＴ１２のベースと電源ラインＶＥＥＩＯ間
に接続されている。なお、電源ラインＶＥＥＩは外部か
ら供給される電源電圧のラインに接続されている。
電流制御回路ＣＳは、抵抗器Ｒ１２の一端（トランジス
タＴ１２のベース）にコレクタが接続され上記バイアス
電位ＶＢに応答するトランジスタＴ１３と、該トランジ
スタのエミッタおよびベースと電源ラインＶＥＥＩＯ間
にそれぞれ接続された抵抗器Ｒ１３およびＲ１４と、グ
ランドラインＧＮＤ （ＯＶ） とトランジスタＴ１３
のベースの間に直列に接続されたトランジスタＴ１４．
Ｔ１５．Ｔ１６と、トランジスタＴ１５のコレクタ・
ベース間およびベース・エミッタ間にそれぞれ接続され
た抵抗器Ｒ１５，Ｒ１６と、グランドラインＧＮＤとト
ランジスタＴ１４のベースの間に接続された抵抗器Ｒ１
７と、トランジスタＴ１４のベースにコレクタが接続さ
れ所定のバイアス電圧νＣ３に応答するトランジスタＴ
１７ と、該トランジスタのエミッタと電源ラインＶＥ
ＥＩＯ間に接続された抵抗器Ｒ１８とから構成されてい
る。
タＴ１２のベース）にコレクタが接続され上記バイアス
電位ＶＢに応答するトランジスタＴ１３と、該トランジ
スタのエミッタおよびベースと電源ラインＶＥＥＩＯ間
にそれぞれ接続された抵抗器Ｒ１３およびＲ１４と、グ
ランドラインＧＮＤ （ＯＶ） とトランジスタＴ１３
のベースの間に直列に接続されたトランジスタＴ１４．
Ｔ１５．Ｔ１６と、トランジスタＴ１５のコレクタ・
ベース間およびベース・エミッタ間にそれぞれ接続され
た抵抗器Ｒ１５，Ｒ１６と、グランドラインＧＮＤとト
ランジスタＴ１４のベースの間に接続された抵抗器Ｒ１
７と、トランジスタＴ１４のベースにコレクタが接続さ
れ所定のバイアス電圧νＣ３に応答するトランジスタＴ
１７ と、該トランジスタのエミッタと電源ラインＶＥ
ＥＩＯ間に接続された抵抗器Ｒ１８とから構成されてい
る。
なお、抵抗器Ｒ１５，Ｒ１６の抵抗比は、電源ラインＶ
ＥＥＩの電位が変動して上昇した時にトランジスタＴ１
３がカントオフするのを防止できるような値に選定され
ている。
ＥＥＩの電位が変動して上昇した時にトランジスタＴ１
３がカントオフするのを防止できるような値に選定され
ている。
上記構成において電源ラインνＥＥ２の電位は、電源ラ
インＶＥＥＩの電位から、トランジスタＴ１１、ＴＩ２
の各ベース・エミンタ間電圧■、と、トランジスタＴ１
３により電流を制御された抵抗器Ｒ１２における電圧降
下により決定される。
インＶＥＥＩの電位から、トランジスタＴ１１、ＴＩ２
の各ベース・エミンタ間電圧■、と、トランジスタＴ１
３により電流を制御された抵抗器Ｒ１２における電圧降
下により決定される。
温度が上昇した場合、トランジスタＴ１１、Ｔ１２のＶ
ＩＩＥは小さくなるが、それに応じてトランジスタＴ１
３のベース電位ＶＢも上昇するため、該トランジスタＴ
Ｉ３を流れる電流が増加する。その結果、抵抗器Ｒ１に
おける電圧降下が大きくなり、電源ラインＶＥＥ２の電
位は安定する。
ＩＩＥは小さくなるが、それに応じてトランジスタＴ１
３のベース電位ＶＢも上昇するため、該トランジスタＴ
Ｉ３を流れる電流が増加する。その結果、抵抗器Ｒ１に
おける電圧降下が大きくなり、電源ラインＶＥＥ２の電
位は安定する。
電源ラインＶＥＲＩの電位が変動（低下）した場合、ト
ランジスタＴ１３のベース電位ＶＢは該グランドライン
の電位に対してほとんど一定であるので、該電位ＶＥＥ
Ｉが低下した分だけトランジスタＴ１３を流れる電流が
増加し、やはり、電源ラインνＥＥ２の電位は安定する
。一方、電源ラインＶＥＥＩの電位が変動（上昇）した
場合には、上記温度が上昇した場合と同様の状態（トラ
ンジスタＴ１１、Ｔ１２の■１が小さくなった状態）と
なるため、やはり、電源ラインＶＥＥ２の電位は安定す
る。
ランジスタＴ１３のベース電位ＶＢは該グランドライン
の電位に対してほとんど一定であるので、該電位ＶＥＥ
Ｉが低下した分だけトランジスタＴ１３を流れる電流が
増加し、やはり、電源ラインνＥＥ２の電位は安定する
。一方、電源ラインＶＥＥＩの電位が変動（上昇）した
場合には、上記温度が上昇した場合と同様の状態（トラ
ンジスタＴ１１、Ｔ１２の■１が小さくなった状態）と
なるため、やはり、電源ラインＶＥＥ２の電位は安定す
る。
このように本実施例の回路構成によれば、レベルシフト
回路ＬＳおよび抵抗器Ｒ１２はＥＣＬゲートと同等の対
温度・電源電圧特性を実現しているため、温度や電源電
圧の変化にかかわらず常に定電圧（ＶＥＨ２）を供給す
ることができる。従って、本実施の定電圧発生回路を例
えば第２図に示されるようなバイポー５０Ｍ０３回路に
適用した場合、従来形に見られたような誤動作の可能性
を排除することができる。
回路ＬＳおよび抵抗器Ｒ１２はＥＣＬゲートと同等の対
温度・電源電圧特性を実現しているため、温度や電源電
圧の変化にかかわらず常に定電圧（ＶＥＨ２）を供給す
ることができる。従って、本実施の定電圧発生回路を例
えば第２図に示されるようなバイポー５０Ｍ０３回路に
適用した場合、従来形に見られたような誤動作の可能性
を排除することができる。
以上説明したように本発明によれば、複数の電源電圧を
使用するバイポー５０Ｍ０３回路に対し、温度や電源電
圧等の変化にかかわらず常に定電圧を供給することがで
きる。これは、バイポー５０Ｍ０３回路における誤動作
の防止に寄与するものである。
使用するバイポー５０Ｍ０３回路に対し、温度や電源電
圧等の変化にかかわらず常に定電圧を供給することがで
きる。これは、バイポー５０Ｍ０３回路における誤動作
の防止に寄与するものである。
第１図は本発明の一実施例としての定電圧発生回路の構
成を示す回路図、 第２図はバイポー５０Ｍ０３回路の一構成例を示す回路
図、 第３図は典型的な定電圧発生回路の構成を示す回路図、 である。 （符号の説明） ＣＳ・・・電流制御回路、ＬＳ・・・レベルシフト回路
、Ｔ１１、Ｔ１２・・・ｎｐｎ型バイポーラトランジス
タ、１？１２・・・抵抗器、ＶＥＥＩ、ＶＥＥ２・・・
電源電圧（ライン）ＶＢ・・・所定のバイアス電位。
成を示す回路図、 第２図はバイポー５０Ｍ０３回路の一構成例を示す回路
図、 第３図は典型的な定電圧発生回路の構成を示す回路図、 である。 （符号の説明） ＣＳ・・・電流制御回路、ＬＳ・・・レベルシフト回路
、Ｔ１１、Ｔ１２・・・ｎｐｎ型バイポーラトランジス
タ、１？１２・・・抵抗器、ＶＥＥＩ、ＶＥＥ２・・・
電源電圧（ライン）ＶＢ・・・所定のバイアス電位。
Claims (1)
- 【特許請求の範囲】 複数の電源電圧を使用するバイポーラＣＭＯＳ回路に定
電圧を供給する回路であって、 外部電源電圧のラインに接続された第１の電源ライン（
ＶＥＥ１）と、 該第１の電源ラインと異なる電圧を有する少なくとも１
つの第２の電源ライン（ＶＥＥ２）と、該第１および第
２の電源ラインの間でダーリントン接続された複数のト
ランジスタ（Ｔ１１、Ｔ１２）を有するレベルシフト回
路（ＬＳ）と、 該レベルシフト回路における最終段のトランジスタ（Ｔ
１２）のベースと一方の電源ラインとの間に接続された
抵抗器（Ｒ１２）と、 該抵抗器と他方の電源ラインの間に接続され、該抵抗器
に流れる電流を所定のバイアス電位（ＶＢ）により制御
する回路（ＣＳ）とを具備することを特徴とする定電圧
発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018981A JPH03225402A (ja) | 1990-01-31 | 1990-01-31 | 定電圧発生回路 |
| EP19910300695 EP0440434A3 (en) | 1990-01-31 | 1991-01-30 | Constant voltage generating circuit |
| US07/648,849 US5130637A (en) | 1990-01-31 | 1991-01-31 | Constant voltage generating circuit |
| KR1019910001684A KR920000022A (ko) | 1990-01-31 | 1991-01-31 | 정전압 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018981A JPH03225402A (ja) | 1990-01-31 | 1990-01-31 | 定電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225402A true JPH03225402A (ja) | 1991-10-04 |
Family
ID=11986786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018981A Pending JPH03225402A (ja) | 1990-01-31 | 1990-01-31 | 定電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5130637A (ja) |
| EP (1) | EP0440434A3 (ja) |
| JP (1) | JPH03225402A (ja) |
| KR (1) | KR920000022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1990
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- 1991-01-31 US US07/648,849 patent/US5130637A/en not_active Expired - Fee Related
- 1991-01-31 KR KR1019910001684A patent/KR920000022A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016057962A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社デンソー | 基準電圧回路及び電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0440434A3 (en) | 1992-01-15 |
| KR920000022A (ko) | 1992-01-10 |
| EP0440434A2 (en) | 1991-08-07 |
| US5130637A (en) | 1992-07-14 |
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