JP2865010B2 - コンパレータ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンパレータ回路に関
し、特にアナログ信号処理用のコンパレータ回路に関す
る。

【０００２】

【従来の技術】従来、この種のコンパレータ回路は一般
に正補２入力の差動回路とこの差動回路の出力信号を外
部に出力する出力回路とから構成されていた。

【０００３】従来の一般的な第１のコンパレータ回路を
回路図で示す図３を参照すると、この従来の第１のコン
パレータ回路は、正補入力端子ＴＩ１，ＴＩ２に供給を
受けた入力信号Ｉ１，Ｉ２に応答して節点Ｎ３に差動出
力信号ｎ３を発生する差動回路１と、差動回路１の能動
負荷回路を構成するカレントミラー回路２と、差動出力
信号ｎ３に応答して出力信号Ｏ１を発生し出力端子ＴＯ
１に出力するオープンコレクタ型の出力回路３とを備え
る。

【０００４】差動回路１は、各々のエミッタが共通接続
され節点Ｎ１に各々のコレクタがそれぞれ節点Ｎ２，Ｎ
３に各々のベースがそれぞれ入力端子Ｉ１，Ｉ２にそれ
ぞれ接続されたＰＮＰ型トランジスタＱＰ１，ＱＰ２
と、電源Ｖｃｃから節点Ｎ１に一定の動作電流を供給す
る定電流源ＩＳ１とを備える。

【０００５】カレントミラー回路２は、各々のエミッタ
が電源Ｖｓｓに各々ベースが共通接続されるとともに節
点Ｎ２に各々のコレクタがそれぞれ節点Ｎ２，Ｎ３にそ
れぞれ接続されたＮＰＮ型トランジスタＱＮ１，ＱＮ２
を備える。

【０００６】出力回路３はベースが節点Ｎ３にエミッタ
が電源Ｖｓｓにコレクタが出力端子Ｏ１にそれぞれ接続
されたＮＰＮ型トランジスタＱＮ３と、電源Ｖｓｓと出
力端子Ｏ１との間に挿入されたプルアップ用の抵抗Ｒ１
とを備える。

【０００７】次に、説明の便宜上各々のトランジスタの
βは十分に大きいものとし、図３を参照して従来のコン
パレータ回路の動作について説明すると、差動回路１の
トランジスタＱＰ１，ＱＰ２はエミッタが共通接続され
ているので、各々のベースエミッタ間電圧の差は入力信
号Ｉ１，Ｉ２のレベル差に対応する。まず、入力信号Ｉ
１の信号レベルが入力端子Ｉ２の信号レベルより高い場
合は、トランジスタＱＰ２のベースエミッタ間電圧がト
ランジスタＱＰ１のそれよりも大きく、したがって、定
電流源ＩＳ１の供給電流の殆ど全部がトランジスタＱＰ
２のエミッタ／コレクタ電流となり、一方、トランジス
タＱＰ１のエミッタ／コレクタ電流は殆ど０となる。ま
た、カレントミラー回路２のトランジスタＱＮ１，ＱＮ
２は各々エミッタベースが共通接続されているから、同
一コレクタ／エミッタ電流が流れるように動作する。し
たがって、トランジスタＱＰ２，ＱＰ１の各々のコレク
タ電流の差電流が出力回路３のトランジスタＱＮ３のベ
ース電流として供給されることとなる。これにより、ト
ランジスタＱＮ３は導通状態となり、出力端子ＴＯ１を
経由して外部負荷から電流を取込む（短絡する）ことに
より出力信号Ｏ１のレベルは低下する。

【０００８】出力信号Ｏ１のレベルが低下して０．６〜
０．５Ｖ以下に達するとトランジスタＱＮ３は能動状態
から飽和状態へ状態遷移し、その後出力信号Ｏ１のレベ
ルは０．２〜０．５Ｖ程度で安定する。この時、トラン
ジスタＱＮ３は、βが５〜２０程度に低下しており、ベ
ース電流が多少大きくても電源電圧と抵抗Ｒ１の抵抗値
およびエミッタコレクタ間電圧により決まるコレクタ電
流に対して十分に安定状態を保つことができる。

【０００９】次に、入力条件が変化し、入力信号Ｉ１の
レベルが入力信号Ｉ２のレベルより低くなると、上述と
は逆に、トランジスタＱＰ１のベースエミッタ間電圧が
トランジスタＱＰ２のそれより大きくなり、ＱＰ１のエ
ミッタ／コレクタ電流の方が大きくなる。このため、ト
ランジスタＱＮ１のコレクタ／エミッタ電流と同一値の
電流をトランジスタＱＮ２のコレクタ／エミッタ電流と
して流そうとすると、トランジスタＱＰ２のコレクタ電
流分では不足するため、節点Ｎ３の電荷をトランジスタ
ＱＮ２のコレクタ電流として放電する。したがって、節
点Ｎ３の電位すなわち差動信号ｎ３は低下し、同時にト
ランジスタＱＮ３のベース電流の供給源がなくなるた
め、このトランジスタＱＮ３は飽和状態から遮断状態へ
と遷移し、出力信号Ｏ１のレベルは、プルアップ抵抗Ｒ
１を経由して供給される電流により上昇する。出力信号
Ｏ１のレベル上昇率は抵抗Ｒ１の値ならびに出力端子Ｔ
Ｏ１に寄生する容量値の積に依存して変化する。

【００１０】この時、トランジスタＱＮ１，ＱＮ２はベ
ースエミッタ間電圧が等しいのにも拘わらず各々のコレ
クタに供給される電流値が異なるため、トランジスタＱ
Ｎ２が飽和状態となり、そのβが小さくなってβエラー
が大きい状態で系は安定状態に入る。

【００１１】さらに、入力の条件が変化して、再び入力
信号Ｉ１のレベルが入力信号Ｉ２の信号レベルより高い
状態となると、最初の状態と同様にトランジスタＱＮ３
のベース電流が供給され、トランジスタＱＮ３は遮断状
態から導通状態へと急速に遷移し、出力信号Ｏ１のレベ
ルを急速に低下させ、この出力信号Ｏ１のレベルを０．
２〜０．５Ｖ程度で安定させる。以下入力レベルの変化
にしたがい上述の一連の動作を繰り返し行う。

【００１２】次に、従来の第２のコンパレータ回路を図
３と共通の構成要素には共通の参照文字／数字を付して
同様に回路図で示す図４を参照すると、図３の従来の第
１のコンパレータ回路との相違点は、オープンコレクタ
型の出力回路３の代りにＰＮＰ型トランジスタＱＰ１１
と定電流源ＩＳ３とから成るエミッタフォロワ型の出力
回路３Ａを備えることである。

【００１３】動作について説明すると、出力信号Ｏ１の
レベルは節点Ｎ３の電位すなわち差動出力ｎ３に対して
ＱＰ１１のベースエミッタ間電圧分だけ高いレベルと成
るように動作する。第１のコンパレータ回路と出力の極
性が異なるため、入力信号Ｉ１，Ｉ２と出力信号Ｏ１と
の関係は逆転するが、この第２のコンパレータ回路では
出力信号Ｏ１のレベルが低レベルから高レベルに遷移す
る時はトランジスタＱＰ１１が遮断状態となり、定電流
源ＩＳ３が供給する定電流により負荷を充電する。出力
レベルが高レベルに達するとＱＰ１１は導通状態とな
り、系は安定状態となる。

【００１４】次に、出力信号Ｏ１のレベルが高レベルか
ら低レベルに遷移する場合には、定電流源ＩＳ３は常時
電流を供給する。トランジスタＱＰ１１は導通状態とな
っており、定電流源ＩＳ３の供給電流と、負荷からの放
電電流とを駆動し出力レベルが急降下する。出力信号Ｏ
１が安定状態となった場合には常時トランジスタＱＰ１
１は導通状態にあり、定電流源ＩＳ３の供給電流と負荷
電流分との総和分の電流を供給し続ける。

【００１５】一連の出力レベルの遷移動作において、こ
の従来の第２のコンパレータ回路では低レベルから高レ
ベルに上昇する場合と高レベルから低レベルに下降する
場合とではその出力負荷にたいする電流駆動能力は大き
く異なっている。

【００１６】

【発明が解決しようとする課題】上述した従来のコンパ
レータ回路は、第１および第２の両回路共出力信号の低
レベルから高レベレへおよび高レベルから低レベレへの
それぞれの状態遷移時間すなわち立上がり時立下がり時
のスリューレートのいずれか一方が負荷条件に、他方が
出力トランジスタの駆動能力に依存するため、両遷移状
態で大きく異なり、入力信号差分の信号変化に対応する
出力信号の状態遷移時間との整合をとることが極めて困
難であり、出力信号波形がデューテイ変化も含めて大き
く歪んでしまうという欠点があった。

【００１７】

【課題を解決するための手段】本発明のコンパレータ回
路は、第１の定電流源から動作電流の供給を受け正補の
第１，第２の入力信号に応答して第１および第２の節点
に相互に逆極性の第１および第２の差動信号を発生する
差動回路と、前記第２の節点を入力端とし前記第１の節
点を出力端として前記差動回路の能動負荷回路を構成す
るカレントミラー回路と、第１及び第２の電源間に接続
され前記第１の差動信号の供給に応答して出力信号を生
成する出力回路とを備えるコンパレータ回路において、
前記出力回路が、エミッタを前記第１の電源にベースを
前記第１の節点にコレクタを出力端子にそれぞれ接続し
前記第１の差動信号の第１の極性のとき導通する第１の
導電型の第１のトランジスタと、エミッタを前記第２の
電源にベースを第３の節点にコレクタを前記出力端子に
それぞれ接続した第２の導電型の第２のトランジスタ
と、エミッタを前記第１の電源にベースを前記第２の節
点にコレクタを前記第３の節点にそれぞれ接続し前記第
２の差動信号の前記第１の極性のとき導通する第１の導
電型の第３のトランジスタと、一端が前記第２の電源に
他端が前記第３の節点にそれぞれ接続し前記第３のトラ
ンジスタに動作電流を供給する第２の定電流源とを備
え、前記第１の差動信号の前記第２の極性のとき前記第
２のトランジスタを導通させることを特徴とするもので
ある。

【００１８】

【実施例】次に、本発明の実施例を図３と共通の構成要
素には共通の参照文字／数字を付して同様に回路図で示
す図１を参照すると、この図に示す本実施例のコンパレ
ータ回路は、従来と共通の差動回路１と、カレントミラ
ー回路２とに加えて、トランジスタＱＰ３，ＱＮ３，Ｑ
Ｎ４と定電流源ＩＳ２とを含む能動負荷型の出力回路３
Ｂを備える。

【００１９】出力回路３ＢのトランジスタＱＮ３はコレ
クタが出力端子ＴＯ１にベースが節点Ｎ３にエミッタが
電源Ｖｓｓにそれぞれ接続され、トランジスタＱＰ３は
コレクタがトランジスタＱＮ３のコレクタと出力端子Ｔ
Ｏ１とにベースが節点Ｎ４にエミッタが電源Ｖｃｃにそ
れぞれ接続され、トランジスタＱＮ４はコレクタが節点
Ｎ４にベースが節点Ｎ２にエミッタが電源Ｖｓｓにそれ
ぞれ接続されトランジスタＱＮ１，ＱＮ２と同一特性で
２倍のエミッタ面積を有し、定電流源ＩＳ２は一端が電
源Ｖｃｃに他端が節点Ｎ４にそれぞれ接続され定電流源
ＩＳ１の２倍の定電流を供給する。

【００２０】次に、図１を参照して本実施例の動作につ
いて説明すると、従来と同様に全てのトランジスタのβ
は十分大きいものとする。まず、差動回路１およびカレ
ントミラー回路２の動作は従来と同様であり、入力信号
Ｉ１が信号Ｉ２より高い場合は、トランジスタＱＰ２，
ＱＰ１の各々のコレクタ電流の差電流すなわち差動信号
ｎ３が出力回路３のトランジスタＱＮ３のベース電流と
して供給される。これにより、トランジスタＱＮ３は導
通状態となり、出力端子ＴＯ１を経由して外部負荷から
電流を取込む（短絡する）ことにより出力信号Ｏ１のレ
ベルは低下する。一方トランジスタＱＮ４はカレントミ
ラー回路２のトランジスタＱＮ１とカレントミラー回路
を構成するから、２倍のエミッタ面積に対応してトラン
ジスタＱＮ１の２倍のコレクタ電流を流そうとする。し
かし、節点Ｎ２の差動信号は、従来の技術で説明したよ
うに殆ど０であるからトランジスタＱＮ４のコレクタ電
流は殆ど０である。したがって、節点Ｎ４においては、
トランジスタＱＮ４のコレクタ電流より定電流源ＩＳ２
からの供給電流の方が大きいため電位が上昇し、トラン
ジスタＱＰ３のエミッタベース間電位差を小さくしこの
結果このトランジスタＱＰ３は遮断状態となる。このた
め、この場合の出力回路３Ｂの負荷電流駆動能力はトラ
ンジスタＱＮ３の駆動能力となり、ベース電流として供
給される差動信号ｎ３のβ倍となる。

【００２１】これにより、出力端子ＴＯ１の出力信号Ｏ
１のレベルは急速に降下する。出力信号Ｏ１のレベルが
０．６Ｖ〜０．５Ｖ以下に達するとトランジスタＱＮ３
は飽和状態となり、飽和電圧に依存する０．５〜０．２
Ｖ程度の値で安定状態に遷移する。

【００２２】次に、入力信号Ｉ１が信号Ｉ２より低くな
ると、トランジスタＱＰ１とＱＰ２のコレクタ電流配分
が逆転し、差信号ｎ３の電位が低下して飽和状態にあっ
たトランジスタＱＮ３は逆回復時間を経て、遮断状態へ
と遷移する。また、トランジスタＱＮ４は増加したトラ
ンジスタＱＰ１のコレクタ電流の２倍の電流を供給する
ことになり、その大きさはＩＳ２の供給電流より大きい
ので、節点Ｎ４の電位はトランジスタＱＮ４のコレクタ
電流によるプルダウンにより降下し、遮断状態にあった
トランジスタＱＰ３はベース電流の供給を受けて導通状
態へと遷移する。このトランジスタＱＰ３のコレクタ電
流駆動に応答して出力信号Ｏ１のレベルは上昇する。

【００２３】出力信号Ｏ１のレベルが上昇して、電源Ｖ
ｃｃより０．６〜０．５Ｖ程度低いレベルまで達すると
トランジスタＱＰ３は飽和状態へと遷移し、出力信号Ｏ
１のレベルは電源ＶｃｃよりトランジスタＱＰ３の飽和
電圧分（０．５〜０．２Ｖ）だけ低い値で安定状態とな
る。

【００２４】さらに入力信号Ｉ１，Ｉ２のレベルが変化
し、再度信号Ｉ２のレベルが信号Ｉ１のレベルを下回る
と、トランジスタＱＰ３が飽和状態から逆回復時間を経
て遮断状態へ、トランジスタＱＮ３は遮断状態から導通
状態を経て飽和状態へとそれぞれ遷移することにより、
出力信号Ｏ１のレベルはトランジスタＱＮ３の飽和電位
で安定する。

【００２５】以降は入力信号の変化にともない、一連の
動作を繰り返し行う。

【００２６】本実施例のコンパレータ回路の負荷駆動能
力は差動回路の差動出力電流値に対して、出力回路のト
ランジスタＱＰ３，ＱＮ３の各々のβ倍であり、ＰＮ
Ｐ，ＮＰＮトランジスタの特性を揃えることにより容易
にその駆動能力の整合を得ることができる。

【００２７】出力端子Ｏ１の負荷容量２０ｐＦ、定電流
源ＩＳ１，ＩＳ２の各々の電流を１００μＡ，２００μ
Ａ、Ｒ１を５ＫΩとし、本実施例および従来のコンパレ
ータ回路の動作シミュレーション波形をそれぞれ示す特
性図である図２（Ａ），（Ｂ）を参照して、本実施例お
よび従来のコンパレータ回路の特性を比較すると、本実
施例および従来の回路の各々の入力信号遷移から出力信
号遷移までの信号伝達遅延は立下がり時がそれぞれ１
８．０ｎｓと１７．５ｎｓであり、同立上がり時はそれ
ぞれ３２．５ｎｓと７２．５ｎｓとなる。立上がり立下
がりの各々の状態遷移時間の比をとると本実施例および
従来の回路の各々ではそれぞれ１．８と４．１となり、
本実施例の回路の方が立上がり立下がりの各々の動作遅
延時間の整合がとれていることがわかる。 また上述し
たように、従来の回路の出力遷移時のスリューレート
は、立上がり時と立下がり時で大きく異なり、信号の遅
延時間のずれと総合して入力信号差分の信号変化に対応
する出力信号波形が大きく歪んでしまっていたが、本実
施例のコンパレータ回路は立上がり時と立下がり時とで
スリューレートの差が小さいことと、回路の遅延時間と
の整合を容易に取れることとにより、入力信号差分の信
号変化に対応する出力信号波形のデューティがほとんど
変わらず歪も小さい。

【００２８】このため、本実施例のコンパレータ回路
は、入力信号レベルの交差ポイントを時間遅れの整合を
とって抽出するゼロクロスコンパレータに最適である。

【００２９】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、本実施例のトランジスタの極性を反転し
ても入力信号の極性を反転することにより全く同様の効
果を奏することも、本発明の主旨を逸脱しない限り適用
できることは勿論である。

【００３０】

【発明の効果】以上説明したように、本発明のコンパレ
ータ回路は、出力回路が、ベースを第１の節点にコレク
タを出力端子にそれぞれ接続し第１の差動信号の第１の
極性のとき導通する第１の導電型の第１のトランジスタ
と、エミッタを第２の電源にベースを第３の節点にコレ
クタを出力端子にそれぞれ接続した第２の導電型の第２
のトランジスタと、ベースを第２の節点にコレクタを第
３の節点にそれぞれ接続し第２の差動信号の上記第１の
極性のとき導通する第１の導電型の第３のトランジスタ
と、第３の節点に定電流を供給する第１の定電流源とを
備え、上記第１の差動信号の第２の極性のとき上記第２
のトランジスタを導通させることにより、立上がり時と
立下がり時とでスリューレートの差が小さいことと、回
路の遅延時間との整合を容易に取れることとにより、入
力信号差分の信号変化に対応する出力信号波形のデュー
ティがほとんど変わらず歪も小さくなるという効果があ
る。また、出力駆動能力が大きくとれるので、出力のス
リューレートが大きく、優れた出力特性を実現できると
いう効果がある。

【００３１】また、出力駆動能力が大きくとれるので、
出力のスリューレートが大きく、優れた出力特性を実現
できるという効果がある。

【図面の簡単な説明】

【図１】本発明のコンパレータ回路の一実施例を示す回
路図である。

【図２】本実施例および従来の第１のコンパレータ回路
の動作のそれぞれのシミュレーション波形の一例を示す
特性図である。

【図３】従来の第１のコンパレータ回路を示す回路図で
ある。

【図４】従来の第２のコンパレータ回路を示す回路図で
ある。

【符号の説明】

１ 差動回路 ２ カレントミラー回路 ３，３Ａ，３Ｂ 出力回路 ＱＮ１〜ＱＮ４，ＱＰ１〜ＱＰ３，ＱＰ１１ トラン
ジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１の定電流源から動作電流の供給を受
   け正補の第１，第２の入力信号に応答して第１および第
   ２の節点に相互に逆極性の第１および第２の差動信号を
   発生する差動回路と、前記第２の節点を入力端とし前記
   第１の節点を出力端として前記差動回路の能動負荷回路
   を構成するカレントミラー回路と、第１及び第２の電源
   間に接続され前記第１の差動信号の供給に応答して出力
   信号を生成する出力回路とを備えるコンパレータ回路に
   おいて、 前記出力回路が、エミッタを前記第１の電源にベースを
   前記第１の節点にコレクタを出力端子にそれぞれ接続し
   前記第１の差動信号の第１の極性のとき導通する第１の
   導電型の第１のトランジスタと、 エミッタを前記第２の電源にベースを第３の節点にコレ
   クタを前記出力端子にそれぞれ接続した第２の導電型の
   第２のトランジスタと、 エミッタを前記第１の電源にベースを前記第２の節点に
   コレクタを前記第３の節点にそれぞれ接続し前記第２の
   差動信号の前記第１の極性のとき導通する第１の導電型
   の第３のトランジスタと、 一端が前記第２の電源に他端が前記第３の節点にそれぞ
   れ接続し前記第３のトランジスタに動作電流を供給する
   第２の定電流源とを備え、 前記第１の差動信号の前記第２の極性のとき前記第２の
   トランジスタを導通させること を特徴とするコンパレー
   タ回路。
2. 【請求項２】 前記差動回路が、一端を前記第２の電源
   に他端を第４の節点にそれぞれ接続した前記第１の定電
   流源と、 各々のエミッタを共通接続し前記第４の接点に各々のベ
   ースをそれぞれ前記第１，第２の信号対応の第１，第２
   の入力端子に各々のコレクタをそれぞれ前記第２，第１
   の接点にそれぞれ接続した第２の導電型の第４，第５の
   トランジスタとを備え、 前記カレントミラー回路が、コレクタとベースとを共通
   接続して前記第２の接点にエミッタを前記第１の電源に
   それぞれ接続した第１の導電型の第６のトランジスタ
   と、 コレクタを前記第１の接点にベースを前記第２の接点に
   エミッタを前記第１の電源にそれぞれ接続し前記第６の
   トランジスタと同一特性かつ同一エミッタ面積の第１の
   導電型の第７のトランジスタとを備えることを特徴とす
   る請求項１記載のコンパレータ回路。
3. 【請求項３】 前記第４のトランジスタが前記第６のト
   ランジスタのエミッタ面積の２倍のエミッタ面積を有す
   るエミッタを備え、 前記第２の定電流源が前記第１の定電流源の２倍の電流
   を供給することを特徴とする請求項１記載のコンパレー
   タ回路。