JPH10123182A - ウィンドウコンパレータ回路 - Google Patents
ウィンドウコンパレータ回路Info
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- JPH10123182A JPH10123182A JP8297598A JP29759896A JPH10123182A JP H10123182 A JPH10123182 A JP H10123182A JP 8297598 A JP8297598 A JP 8297598A JP 29759896 A JP29759896 A JP 29759896A JP H10123182 A JPH10123182 A JP H10123182A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】高利得の増幅器等を入れることなく、シンプル
な構成で急峻なコンパレータ特性の提供。 【解決手段】少なくとも２つの入力端子を有する差動対
を不均衡にした第１及び第２の差動対において、第１の
差動対の少なくとも１つの入力端子と、第２の差動対の
少なくとも１つの入力端子を接続し、第１の差動対の少
なくとも１つの出力端子と第２の差動対の少なくとも１
つの出力端子を、電流制御電流源の制御側に接続し、電
流制御電流源の出力側に、負荷電流回路を接続し、電流
制御電流源の出力電流と、負荷電流回路の負荷電流を非
対称とする。
な構成で急峻なコンパレータ特性の提供。 【解決手段】少なくとも２つの入力端子を有する差動対
を不均衡にした第１及び第２の差動対において、第１の
差動対の少なくとも１つの入力端子と、第２の差動対の
少なくとも１つの入力端子を接続し、第１の差動対の少
なくとも１つの出力端子と第２の差動対の少なくとも１
つの出力端子を、電流制御電流源の制御側に接続し、電
流制御電流源の出力側に、負荷電流回路を接続し、電流
制御電流源の出力電流と、負荷電流回路の負荷電流を非
対称とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積化回路
に関し、特に、半導体基板上に構成して好適とされるウ
ィンドウコンパレータ回路に関する。
に関し、特に、半導体基板上に構成して好適とされるウ
ィンドウコンパレータ回路に関する。
【０００２】
【従来の技術】ウィンドウコンパレータ回路は、入力信
号電圧が予め定めた範囲内にあるか／範囲外であるか、
に応じて、異なるレベルの信号を出力するものである。
号電圧が予め定めた範囲内にあるか／範囲外であるか、
に応じて、異なるレベルの信号を出力するものである。
【０００３】
【発明が解決しようとする課題】このウィンドウコンパ
レータ回路をバイポーラプロセス半導体集積回路上に構
成する場合、図１６に示すような回路構成が本発明者に
より発案されている（本願出願時未公表）。図１６を参
照すると、このウィンドウコンパレータ回路は、エミッ
タが共通接続されて第１の定電流源（定電流値＝ＩＬ
１）に接続された第１、及び第２のトランジスタＱ１、
及びＱ２からなる第１の差動対回路と、エミッタが共通
接続されて第２の定電流源（定電流値＝ＩＬ２）に接続
された第３、及び第４のトランジスタＱ３、及びＱ４か
らなる第２の差動対回路と、コレクタとベースを接続し
た第５のトランジスタＱ５と、第５のトランジスタＱ５
とベースを共通接続したトランジスタＱ６と、からなる
第１のカレントミラー回路と、コレクタとベースを接続
した第７のトランジスタＱ７と、第７のトランジスタと
ベースを共通接続した第８のトランジスタＱ８と、から
なる第２のカレントミラー回路と、コレクタとベースを
接続した第９のトランジスタＱ９と、第９のトランジス
タとベースを共通接続した第１０のトランジスタＱ１０
と、からなる第３のカレントミラー回路と、を備えて構
成されている。
レータ回路をバイポーラプロセス半導体集積回路上に構
成する場合、図１６に示すような回路構成が本発明者に
より発案されている（本願出願時未公表）。図１６を参
照すると、このウィンドウコンパレータ回路は、エミッ
タが共通接続されて第１の定電流源（定電流値＝ＩＬ
１）に接続された第１、及び第２のトランジスタＱ１、
及びＱ２からなる第１の差動対回路と、エミッタが共通
接続されて第２の定電流源（定電流値＝ＩＬ２）に接続
された第３、及び第４のトランジスタＱ３、及びＱ４か
らなる第２の差動対回路と、コレクタとベースを接続し
た第５のトランジスタＱ５と、第５のトランジスタＱ５
とベースを共通接続したトランジスタＱ６と、からなる
第１のカレントミラー回路と、コレクタとベースを接続
した第７のトランジスタＱ７と、第７のトランジスタと
ベースを共通接続した第８のトランジスタＱ８と、から
なる第２のカレントミラー回路と、コレクタとベースを
接続した第９のトランジスタＱ９と、第９のトランジス
タとベースを共通接続した第１０のトランジスタＱ１０
と、からなる第３のカレントミラー回路と、を備えて構
成されている。
【０００４】そして第１、第３のトランジスタＱ１、及
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続されている。
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続されている。
【０００５】第１、第２のトランジスタＱ１とＱ２のエ
ミッタ面積比、及び、第３、第４のトランジスタＱ３と
Ｑ４のエミッタ面積比を異ならせた構成とされている。
ミッタ面積比、及び、第３、第４のトランジスタＱ３と
Ｑ４のエミッタ面積比を異ならせた構成とされている。
【０００６】入力信号電圧Ｖｉｎは第１、第４のトラン
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１６には、第６のトランジスタＱ６のコ
レクタ（第１のカレントミラー回路の出力端）にベース
を接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣ
に接続しエミッタを接地した第１１のトランジスタＱ１
１からなる反転回路が接続されている。
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１６には、第６のトランジスタＱ６のコ
レクタ（第１のカレントミラー回路の出力端）にベース
を接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣ
に接続しエミッタを接地した第１１のトランジスタＱ１
１からなる反転回路が接続されている。
【０００７】図１７に、図１６に示した従来のウィンド
ウコンパレータ回路の、入力電圧Ｖｉｎ（横軸）に対す
る節点ＶＡ（第６のトランジスタＱ６のコレクタ）での
出力電圧特性（縦軸）を示す。
ウコンパレータ回路の、入力電圧Ｖｉｎ（横軸）に対す
る節点ＶＡ（第６のトランジスタＱ６のコレクタ）での
出力電圧特性（縦軸）を示す。
【０００８】図１７に示す特性は、第１及び第２の差動
対回路を構成するトランジスタのエミッタ面積比を２：
１、第１及び第２の差動回路の負荷電流をそれぞれ５ｕ
Ａ、基準電圧Ｖｒｅｆを０．８７Ｖ、電源電圧Ｖｃｃを
１．０５Ｖに設定した状態における、ＳＰＩＣＥ等の回
路シミュレータによるシミュレーション結果を示したし
たものである。
対回路を構成するトランジスタのエミッタ面積比を２：
１、第１及び第２の差動回路の負荷電流をそれぞれ５ｕ
Ａ、基準電圧Ｖｒｅｆを０．８７Ｖ、電源電圧Ｖｃｃを
１．０５Ｖに設定した状態における、ＳＰＩＣＥ等の回
路シミュレータによるシミュレーション結果を示したし
たものである。
【０００９】図１７に示す入出力特性のグラフから判る
ように、入力電圧に対する出力電圧の変化が小さく、こ
のままではウィンドウコンパレータとしては動作しな
い。
ように、入力電圧に対する出力電圧の変化が小さく、こ
のままではウィンドウコンパレータとしては動作しな
い。
【００１０】図１８に、図１６における節点ＶＡに反転
回路を接続した場合における、入力電圧Ｖｉｎに対する
節点ＶＢ（第６のトランジスタＱ６のコレクタ）での出
力特性を示す。なお、図１８の出力特性も、図１７の特
性と同様の条件のもとでのシミュレーション結果をグラ
フで示したものである。図１８に示すグラフからも判る
ように、このままではウィンドウコンパレータとしては
機能しない。
回路を接続した場合における、入力電圧Ｖｉｎに対する
節点ＶＢ（第６のトランジスタＱ６のコレクタ）での出
力特性を示す。なお、図１８の出力特性も、図１７の特
性と同様の条件のもとでのシミュレーション結果をグラ
フで示したものである。図１８に示すグラフからも判る
ように、このままではウィンドウコンパレータとしては
機能しない。
【００１１】すなわち、図１６に示した回路は、ウィン
ドウコンパレータとして使用する場合は、節点ＶＡに高
利得のアンプ等が必要となり、回路が複雑で実現しにく
いという、問題点を有している。また、集積化する場合
も、高利得のアンプ等が必要とされ、素子数が多くな
り、チップ面積が大きくなるという問題点も有しいるな
ど、改善すべき点が残されている。
ドウコンパレータとして使用する場合は、節点ＶＡに高
利得のアンプ等が必要となり、回路が複雑で実現しにく
いという、問題点を有している。また、集積化する場合
も、高利得のアンプ等が必要とされ、素子数が多くな
り、チップ面積が大きくなるという問題点も有しいるな
ど、改善すべき点が残されている。
【００１２】したがって本発明は、上記問題点を解消す
べくなされたものであって、その目的は、後段に高利得
アンプ等を挿入することなく、簡易な構成で急峻なコン
パレータ特性を実現するウィンドウコンパレータを提供
することにある。
べくなされたものであって、その目的は、後段に高利得
アンプ等を挿入することなく、簡易な構成で急峻なコン
パレータ特性を実現するウィンドウコンパレータを提供
することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明のウィンドウコンパレータ回路は、少なくと
も２つの入力端子を有する差動対を不均衡にした第１及
び第２の差動対回路において、前記第１の差動対回路の
少なくとも１つの入力端子と、前記第２の差動対回路の
少なくとも１つの入力端子を接続し、前記第１の差動対
回路の少なくとも１つの出力端子と、前記第２の差動対
回路の少なくとも１つの出力端子と、電流制御電流源の
制御側を接続し、前記電流制御電流源の出力側に、負荷
電流回路を接続し、前記電流制御電流源の出力電流と、
前記負荷電流回路の負荷電流を非対称にした回路構成を
有する。
め、本発明のウィンドウコンパレータ回路は、少なくと
も２つの入力端子を有する差動対を不均衡にした第１及
び第２の差動対回路において、前記第１の差動対回路の
少なくとも１つの入力端子と、前記第２の差動対回路の
少なくとも１つの入力端子を接続し、前記第１の差動対
回路の少なくとも１つの出力端子と、前記第２の差動対
回路の少なくとも１つの出力端子と、電流制御電流源の
制御側を接続し、前記電流制御電流源の出力側に、負荷
電流回路を接続し、前記電流制御電流源の出力電流と、
前記負荷電流回路の負荷電流を非対称にした回路構成を
有する。
【００１４】本発明のウィンドウコンパレータ回路は、
シンプル（簡易）な構成で、急峻なコンパレータ特性を
得ることが可能であり、集積化が容易である。
シンプル（簡易）な構成で、急峻なコンパレータ特性を
得ることが可能であり、集積化が容易である。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】図１に、本発明の第１の実施の形態のウィ
ンドウコンパレータの回路構成を示す図である。
ンドウコンパレータの回路構成を示す図である。
【００１７】図１を参照すると、本発明の第１の実施の
形態に係るウィンドウコンパレータは、エミッタが共通
接続されて第１の定電流源（定電流値＝ＩＬ１）に接続
された第１、及び第２のトランジスタＱ１、及びＱ２か
らなる第１の差動対回路と、エミッタが共通接続されて
第２の定電流源（定電流値＝ＩＬ２）に接続された第
３、及び第４のトランジスタＱ３、及びＱ４からなる第
２の差動対回路と、コレクタとベースを接続した第５の
トランジスタＱ５と、第５のトランジスタＱ５とベース
を共通接続したトランジスタＱ６と、からなる第１のカ
レントミラー回路と、コレクタとベースを接続した第７
のトランジスタＱ７と、第７のトランジスタＱ７とベー
スを共通接続した第８のトランジスタＱ８とからなる第
２のカレントミラー回路と、コレクタとベースを接続し
た第９のトランジスタＱ９と、第９のトランジスタＱ９
とベースを共通接続した第１０のトランジスタＱ１０と
からなる第３のカレントミラー回路と、を備えて構成さ
れている。
形態に係るウィンドウコンパレータは、エミッタが共通
接続されて第１の定電流源（定電流値＝ＩＬ１）に接続
された第１、及び第２のトランジスタＱ１、及びＱ２か
らなる第１の差動対回路と、エミッタが共通接続されて
第２の定電流源（定電流値＝ＩＬ２）に接続された第
３、及び第４のトランジスタＱ３、及びＱ４からなる第
２の差動対回路と、コレクタとベースを接続した第５の
トランジスタＱ５と、第５のトランジスタＱ５とベース
を共通接続したトランジスタＱ６と、からなる第１のカ
レントミラー回路と、コレクタとベースを接続した第７
のトランジスタＱ７と、第７のトランジスタＱ７とベー
スを共通接続した第８のトランジスタＱ８とからなる第
２のカレントミラー回路と、コレクタとベースを接続し
た第９のトランジスタＱ９と、第９のトランジスタＱ９
とベースを共通接続した第１０のトランジスタＱ１０と
からなる第３のカレントミラー回路と、を備えて構成さ
れている。
【００１８】そして第１、第３のトランジスタＱ１、及
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続して構成されている。
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続して構成されている。
【００１９】入力信号電圧Ｖｉｎは第１、第４のトラン
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１では、第６のトランジスタＱ６のコレ
クタ（第１のカレントミラー回路の出力端）にベースを
接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣに
接続しエミッタを接地した第１１のトランジスタＱ１１
からなる反転回路が接続されている。
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１では、第６のトランジスタＱ６のコレ
クタ（第１のカレントミラー回路の出力端）にベースを
接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣに
接続しエミッタを接地した第１１のトランジスタＱ１１
からなる反転回路が接続されている。
【００２０】この実施の形態においては、第１、第２の
トランジスタＱ１とＱ２のエミッタ面積比、及び、第
３、第４のトランジスタＱ３とＱ４のエミッタ面積比、
第５、第６のトランジスタＱ５とＱ６のエミッタ面積
比、並びに、第７、第８のトランジスタＱ７とＱ８のエ
ミッタ面積比を異ならせた回路構成とされている。
トランジスタＱ１とＱ２のエミッタ面積比、及び、第
３、第４のトランジスタＱ３とＱ４のエミッタ面積比、
第５、第６のトランジスタＱ５とＱ６のエミッタ面積
比、並びに、第７、第８のトランジスタＱ７とＱ８のエ
ミッタ面積比を異ならせた回路構成とされている。
【００２１】また、この実施の形態においては、電源電
圧をＶｃｃとし、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４
のコレクタ電流をそれぞれＩＣ１、ＩＣ２、ＩＣ３、Ｉ
Ｃ４とし、第１の差動対回路及び第２の差動対回路の負
荷電流をそれぞれＩＬ１、ＩＬ２とし、第１、第４のト
ランジスタＱ１及びＱ４のバイアス電圧を入力電圧Ｖｉ
ｎとし、第２、第３トランジスタのＱ２及びＱ３のバイ
アス電圧を基準電圧Ｖｒｅｆとし、第１のカレントミラ
ー回路を構成する第５のトランジスタＱ５側のコレクタ
電流をＩ１、第６のトランジスタＱ６側のコレクタ電流
をＩ３とし、第２のカレントミラー回路を構成する第７
のトランジスタＱ７側のコレクタ電流をＩ２、第８のト
ランジスタＱ８側のコレクタ電流をＩ４とし、第３のカ
レントミラー回路を構成する第１０のトランジスタＱ１
０側のコレクタ電流をＩ６とし、反転回路を構成する第
１１のトランジスタＱ１１のベース電流をＩ５とし、第
６、第１０のトランジスタＱ６及びＱ１０のコレクタ電
圧を出力電圧ＶＡとし、第１１のトランジスタＱ１１の
コレクタ電圧を反転電圧ＶＢとする。
圧をＶｃｃとし、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４
のコレクタ電流をそれぞれＩＣ１、ＩＣ２、ＩＣ３、Ｉ
Ｃ４とし、第１の差動対回路及び第２の差動対回路の負
荷電流をそれぞれＩＬ１、ＩＬ２とし、第１、第４のト
ランジスタＱ１及びＱ４のバイアス電圧を入力電圧Ｖｉ
ｎとし、第２、第３トランジスタのＱ２及びＱ３のバイ
アス電圧を基準電圧Ｖｒｅｆとし、第１のカレントミラ
ー回路を構成する第５のトランジスタＱ５側のコレクタ
電流をＩ１、第６のトランジスタＱ６側のコレクタ電流
をＩ３とし、第２のカレントミラー回路を構成する第７
のトランジスタＱ７側のコレクタ電流をＩ２、第８のト
ランジスタＱ８側のコレクタ電流をＩ４とし、第３のカ
レントミラー回路を構成する第１０のトランジスタＱ１
０側のコレクタ電流をＩ６とし、反転回路を構成する第
１１のトランジスタＱ１１のベース電流をＩ５とし、第
６、第１０のトランジスタＱ６及びＱ１０のコレクタ電
圧を出力電圧ＶＡとし、第１１のトランジスタＱ１１の
コレクタ電圧を反転電圧ＶＢとする。
【００２２】まず、本発明の第１の実施の形態のウィン
ドウコンパレータ回路の動作原理について図面を用いて
詳しく説明する。
ドウコンパレータ回路の動作原理について図面を用いて
詳しく説明する。
【００２３】図２に、本発明の第１の実施の形態によ
る、エミッタ面積比が異なる不均衡差動対を組み合わせ
たウィンドウコンパレータの一部を示す。
る、エミッタ面積比が異なる不均衡差動対を組み合わせ
たウィンドウコンパレータの一部を示す。
【００２４】入力電圧Ｖｉｎに対する、第１、第２の差
動回路を構成する第１〜第４のトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４の各トランジスタの出力電流ＩＣ１、Ｉ
Ｃ２、ＩＣ３、ＩＣ４は、周知の通り、次式（１）〜
（４）と表される。なお、式中、Ｋはボルツマン定数、
Ｔは絶対温度、ｑは電子電荷、βは電流増幅率、をそれ
ぞれ示す。
動回路を構成する第１〜第４のトランジスタＱ１、Ｑ
２、Ｑ３、Ｑ４の各トランジスタの出力電流ＩＣ１、Ｉ
Ｃ２、ＩＣ３、ＩＣ４は、周知の通り、次式（１）〜
（４）と表される。なお、式中、Ｋはボルツマン定数、
Ｔは絶対温度、ｑは電子電荷、βは電流増幅率、をそれ
ぞれ示す。
【００２５】
【数１】
【００２６】また、特に、トランジスタのエミッタ面積
比がａ：ｂの場合は、次式（５）となる。
比がａ：ｂの場合は、次式（５）となる。
【００２７】 ｄＶ＝（ＫＴ／ｑ）×ｌｎ（ａ／ｂ） …(5) （ｌｎは自然対数）
【００２８】図３に、入力電圧Ｖｉｎに対する各差動対
の出力電流特性を示す。周知の通り、エミッタ面積比が
異なる分、基準電圧Ｖｒｅｆからズレ、そこを中心にそ
れぞれの差動対が左右対称の入出力特性を示す。
の出力電流特性を示す。周知の通り、エミッタ面積比が
異なる分、基準電圧Ｖｒｅｆからズレ、そこを中心にそ
れぞれの差動対が左右対称の入出力特性を示す。
【００２９】図４に、入力電圧Ｖｉｎに対する、Ｉ１、
Ｉ２の出力電流特性を示す。
Ｉ２の出力電流特性を示す。
【００３０】出力電流Ｉ１、Ｉ２は、次式（６）、
（７）で与えられるため、図４に示すような入出力特性
になる。
（７）で与えられるため、図４に示すような入出力特性
になる。
【００３１】Ｉ１＝ＩＣ１＋ＩＣ３ …(6) Ｉ２＝ＩＣ２＋ＩＣ４ …(7)
【００３２】図２に示した、ＲＣの負荷として、本発明
の第１の実施の形態による、図５に示す回路を接続した
場合について説明する。
の第１の実施の形態による、図５に示す回路を接続した
場合について説明する。
【００３３】図５においては、第５のトランジスタＱ５
と第６のトランジスタＱ６のエミッタ面積比及び、第７
のトランジスタＱ７と第８のトランジスタＱ８のエミッ
タ面積比をそれぞれ、ｃ：ｄ、及びｅ：ｆとし、第９の
トランジスタＱ９と第１０のトランジスタＱ１０のエミ
ッタ面積比を１：１とする。また、第６、第８、第１０
ののトランジスタＱ６、Ｑ８、Ｑ１０の出力電流をそれ
ぞれＩ３、Ｉ４、Ｉ６とし、第１１のトランジスタＱ１
１のベース電流をＩ５とする。
と第６のトランジスタＱ６のエミッタ面積比及び、第７
のトランジスタＱ７と第８のトランジスタＱ８のエミッ
タ面積比をそれぞれ、ｃ：ｄ、及びｅ：ｆとし、第９の
トランジスタＱ９と第１０のトランジスタＱ１０のエミ
ッタ面積比を１：１とする。また、第６、第８、第１０
ののトランジスタＱ６、Ｑ８、Ｑ１０の出力電流をそれ
ぞれＩ３、Ｉ４、Ｉ６とし、第１１のトランジスタＱ１
１のベース電流をＩ５とする。
【００３４】特に、出力段のカレントミラー回路を構成
するトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８のエミッタ面
積比が同じ場合は、ベース電流分を無視すれば、次式
（８）、（９）となり、電流Ｉ３及びＩ４は、それぞれ
図４のＩ１及びＩ２の入出力特性と一致する。
するトランジスタＱ５、Ｑ６、Ｑ７、Ｑ８のエミッタ面
積比が同じ場合は、ベース電流分を無視すれば、次式
（８）、（９）となり、電流Ｉ３及びＩ４は、それぞれ
図４のＩ１及びＩ２の入出力特性と一致する。
【００３５】Ｉ３＝Ｉ１ …(8) Ｉ４＝Ｉ２ …(9)
【００３６】本発明の第１の実施の形態の一具体例（実
施例）として、第１のカレントミラー回路を構成する第
５、第６のトランジスタＱ５とＱ６のエミッタ面積比を
１：２、第２のカレントミラー回路を構成する第７、第
８のトランジスタＱ７とＱ８のエミッタ面積比を１：３
にした場合の、入力電圧Ｖｉｎに対するそれぞれのトラ
ンジスタの出力電流特性について説明する。
施例）として、第１のカレントミラー回路を構成する第
５、第６のトランジスタＱ５とＱ６のエミッタ面積比を
１：２、第２のカレントミラー回路を構成する第７、第
８のトランジスタＱ７とＱ８のエミッタ面積比を１：３
にした場合の、入力電圧Ｖｉｎに対するそれぞれのトラ
ンジスタの出力電流特性について説明する。
【００３７】出力電流Ｉ３、Ｉ４は、ベース電流分を無
視すれば、次式（１０）、（１１）となり、図６に示す
ような入出力特性となる。
視すれば、次式（１０）、（１１）となり、図６に示す
ような入出力特性となる。
【００３８】Ｉ３＝２×Ｉ１ …(10) Ｉ４＝３×Ｉ２ …(11)
【００３９】出力電流Ｉ６は、第３のカレントミラー回
路を構成する第９、第１０のトランジスタＱ９とＱ１０
のエミッタ面積比が１：１であるから、ベース電流分を
無視して、次式（１２）となる。
路を構成する第９、第１０のトランジスタＱ９とＱ１０
のエミッタ面積比が１：１であるから、ベース電流分を
無視して、次式（１２）となる。
【００４０】Ｉ６＝Ｉ４ …(12)
【００４１】次に、第１１のトランジスタＱ１１のベー
ス電流である電流Ｉ５について説明する。
ス電流である電流Ｉ５について説明する。
【００４２】Ｉ３≦Ｉ４の領域では、第６のトランジス
タＱ６から流れ出る電流Ｉ３は、すべて第９のトランジ
スタＱ９のコレクタ電流である電流Ｉ６により引き込ま
れ、Ｉ３＝Ｉ６となるため、Ｉ５には電流は流れずに、
Ｉ５＝０となる。
タＱ６から流れ出る電流Ｉ３は、すべて第９のトランジ
スタＱ９のコレクタ電流である電流Ｉ６により引き込ま
れ、Ｉ３＝Ｉ６となるため、Ｉ５には電流は流れずに、
Ｉ５＝０となる。
【００４３】一方、Ｉ３≧Ｉ４の領域では、第６のトラ
ンジスタＱ６から流れ出る電流Ｉ３は、Ｉ６分は引き込
まれるが、残りは第１１のトランジスタＱ１１のベース
電流として流れ、 Ｉ５＝Ｉ３−Ｉ６ となり、図６に示すような特性を示す。
ンジスタＱ６から流れ出る電流Ｉ３は、Ｉ６分は引き込
まれるが、残りは第１１のトランジスタＱ１１のベース
電流として流れ、 Ｉ５＝Ｉ３−Ｉ６ となり、図６に示すような特性を示す。
【００４４】従って、Ｉ３＝Ｉ４をカットオフ点とし
て、Ｉ３＜Ｉ４の領域では、第１１のトランジスタＱ１
１はＯＦＦ状態、Ｉ３＞Ｉ４の領域で第１１のトランジ
スタＱ１１はＯＮ状態になり、急峻なコンパレータ特性
を得ることができる。
て、Ｉ３＜Ｉ４の領域では、第１１のトランジスタＱ１
１はＯＦＦ状態、Ｉ３＞Ｉ４の領域で第１１のトランジ
スタＱ１１はＯＮ状態になり、急峻なコンパレータ特性
を得ることができる。
【００４５】図７に、図１に示した本発明の第１の実施
の形態のウィンドウコンパレータ回路の実施例として、
入力電圧Ｖｉｎに対する第６のトランジスタＱ６のコレ
クタ電位ＶＡ点での出力特性を示す。
の形態のウィンドウコンパレータ回路の実施例として、
入力電圧Ｖｉｎに対する第６のトランジスタＱ６のコレ
クタ電位ＶＡ点での出力特性を示す。
【００４６】この特性は、第１の差動対回路を構成する
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第３のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第１のカレントミラー回路を構成する第５、第６のトラ
ンジスタＱ５とＱ６のエミッタ面積比を１：２、第２の
カレントミラー回路を構成する第７、第８のトランジス
タＱ７とＱ８のエミッタ面積比を１：３、第１の差動対
回路の負荷電流ＩＬ１及び、第２の差動対回路の負荷電
流ＩＬ２をそれぞれ５ｕＡ、差動対回路の基準電圧Ｖｒ
ｅｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０５Ｖ、Ｒ１
を１００ＫΩにした状態での、ＳＰＩＣＥ等の回路シミ
ュレータでシミュレーションしたものである。
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第３のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第１のカレントミラー回路を構成する第５、第６のトラ
ンジスタＱ５とＱ６のエミッタ面積比を１：２、第２の
カレントミラー回路を構成する第７、第８のトランジス
タＱ７とＱ８のエミッタ面積比を１：３、第１の差動対
回路の負荷電流ＩＬ１及び、第２の差動対回路の負荷電
流ＩＬ２をそれぞれ５ｕＡ、差動対回路の基準電圧Ｖｒ
ｅｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０５Ｖ、Ｒ１
を１００ＫΩにした状態での、ＳＰＩＣＥ等の回路シミ
ュレータでシミュレーションしたものである。
【００４７】図７に示した入出力特性グラフから判るよ
うに、入力電圧Ｖｉｎに対する出力電圧の変化が大き
く、上記した動作原理で説明したように、第１、第２の
カレントミラー回路の出力電流Ｉ３，Ｉ４について、Ｉ
３＝Ｉ４をカットオフ点として、急峻なコンパレータ特
性を示している。
うに、入力電圧Ｖｉｎに対する出力電圧の変化が大き
く、上記した動作原理で説明したように、第１、第２の
カレントミラー回路の出力電流Ｉ３，Ｉ４について、Ｉ
３＝Ｉ４をカットオフ点として、急峻なコンパレータ特
性を示している。
【００４８】比較例として、図８に、図１６に示す従来
のウィンドウコンパレータ回路と、図１に示す本発明の
第１の実施の形態のウィンドウコンパレータ回路の、Ｖ
Ａ点での入出力特性のシミュレーション結果を比較した
グラフを示す。
のウィンドウコンパレータ回路と、図１に示す本発明の
第１の実施の形態のウィンドウコンパレータ回路の、Ｖ
Ａ点での入出力特性のシミュレーション結果を比較した
グラフを示す。
【００４９】図８に示す結果からもわかるように、従来
のウィンドウコンパレータ回路に比べ、本発明の第１の
実施の形態のウィンドウコンパレータ回路は、著しく急
峻なコンパレータ特性に改善されている。
のウィンドウコンパレータ回路に比べ、本発明の第１の
実施の形態のウィンドウコンパレータ回路は、著しく急
峻なコンパレータ特性に改善されている。
【００５０】さらに比較例として、図９に、図１６に示
した従来のウィンドウコンパレータ回路と、図１に示し
た本発明の第１の実施の形態のウィンドウコンパレータ
回路の、入力電圧Ｖｉｎに対する反転回路ＶＢの出力特
性のシミュレーションを比較した結果を示す。
した従来のウィンドウコンパレータ回路と、図１に示し
た本発明の第１の実施の形態のウィンドウコンパレータ
回路の、入力電圧Ｖｉｎに対する反転回路ＶＢの出力特
性のシミュレーションを比較した結果を示す。
【００５１】図９に示すグラフからも明らかなように、
本発明の第１の実施の形態は、急峻なウィンドウコンパ
レータ特性を示している。
本発明の第１の実施の形態は、急峻なウィンドウコンパ
レータ特性を示している。
【００５２】次に、本発明の第２の実施の形態に係るウ
ィンドウコンパレータ回路について図面を用いて詳しく
説明する。図１０に、本発明の第２の実施の形態に係る
ウィンドウコンパレータ回路の回路構成を示す。
ィンドウコンパレータ回路について図面を用いて詳しく
説明する。図１０に、本発明の第２の実施の形態に係る
ウィンドウコンパレータ回路の回路構成を示す。
【００５３】図１０を参照すると、本発明の第２の実施
の形態のウィンドウコンパレータは、エミッタが共通接
続されて第１の定電流源（定電流値＝ＩＬ１）に接続さ
れた第１、及び第２のトランジスタＱ１、及びＱ２から
なる第１の差動回路と、エミッタが共通接続されて第２
の定電流源（定電流値＝ＩＬ２）に接続された第３、及
び第４のトランジスタＱ３、及びＱ４からなる第２の差
動回路と、コレクタとベースを接続した第５のトランジ
スタＱ５と、第５のトランジスタＱ５とベースを共通接
続したトランジスタＱ６と、からなる第１のカレントミ
ラー回路と、コレクタとベースを接続した第７のトラン
ジスタＱ７と、第７のトランジスタＱ７とベースを共通
接続した第８のトランジスタＱ８とからなる第２のカレ
ントミラー回路と、コレクタとベースを接続した第９の
トランジスタＱ９と、第９のトランジスタＱ９とベース
を共通接続した第１０のトランジスタＱ１０とからなる
第３のカレントミラー回路と、を備えて構成されてい
る。
の形態のウィンドウコンパレータは、エミッタが共通接
続されて第１の定電流源（定電流値＝ＩＬ１）に接続さ
れた第１、及び第２のトランジスタＱ１、及びＱ２から
なる第１の差動回路と、エミッタが共通接続されて第２
の定電流源（定電流値＝ＩＬ２）に接続された第３、及
び第４のトランジスタＱ３、及びＱ４からなる第２の差
動回路と、コレクタとベースを接続した第５のトランジ
スタＱ５と、第５のトランジスタＱ５とベースを共通接
続したトランジスタＱ６と、からなる第１のカレントミ
ラー回路と、コレクタとベースを接続した第７のトラン
ジスタＱ７と、第７のトランジスタＱ７とベースを共通
接続した第８のトランジスタＱ８とからなる第２のカレ
ントミラー回路と、コレクタとベースを接続した第９の
トランジスタＱ９と、第９のトランジスタＱ９とベース
を共通接続した第１０のトランジスタＱ１０とからなる
第３のカレントミラー回路と、を備えて構成されてい
る。
【００５４】そして第１、第３のトランジスタＱ１、及
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続して構成されている。
びＱ３のコレクタを接続して第５のトランジスタＱ５の
コレクタに接続し、第２、第４のトランジスタＱ２、及
びＱ４のコレクタを接続して第７のトランジスタＱ７の
コレクタに接続し、第６、第９のトランジスタＱ６、Ｑ
８のコレクタをそれぞれ第１０、第９のトランジスタＱ
９のコレクタと接続して構成されている。
【００５５】入力信号電圧Ｖｉｎは第１、第４のトラン
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１では、第６のトランジスタＱ６のコレ
クタ（第１のカレントミラー回路の出力端）にベースを
接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣに
接続しエミッタを接地した第１１のトランジスタＱ１１
からなる反転回路が接続されている。
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。図１では、第６のトランジスタＱ６のコレ
クタ（第１のカレントミラー回路の出力端）にベースを
接続しコレクタを抵抗Ｒ１を介して高位側電源ＶＣＣに
接続しエミッタを接地した第１１のトランジスタＱ１１
からなる反転回路が接続されている。
【００５６】この実施の形態においては、第１、第２の
トランジスタＱ１とＱ２のエミッタ面積比、及び、第
３、第４のトランジスタＱ３とＱ４のエミッタ面積比、
第９、第１０のトランジスタＱ９とＱ１０のエミッタ面
積比を異ならせた回路構成とされている。
トランジスタＱ１とＱ２のエミッタ面積比、及び、第
３、第４のトランジスタＱ３とＱ４のエミッタ面積比、
第９、第１０のトランジスタＱ９とＱ１０のエミッタ面
積比を異ならせた回路構成とされている。
【００５７】また、電源電圧をＶｃｃとし、第１〜第４
のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のコレクタ電流
をそれぞれＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４とし、第１
の差動対回路及び第２の差動対回路の負荷電流をそれぞ
れＩＬ１、ＩＬ２とし、Ｑ１及びＱ４のバイアス電圧を
入力電圧Ｖｉｎとし、第２、第３のトランジスタＱ２及
びＱ３のバイアス電圧を基準電圧Ｖｒｅｆとし、第１の
カレントミラー回路を構成する第５のトランジスタＱ５
側のコレクタ電流をＩ１、第６のトランジスタＱ６側の
コレクタ電流をＩ３とし、第２のカレントミラー回路を
構成する第７のトランジスタＱ７側のコレクタ電流をＩ
２、第８のトランジスタＱ８側のコレクタ電流をＩ４と
し、第３のカレントミラー回路を構成する第１０のトラ
ンジスタＱ１０側のコレクタ電流をＩ６とし、反転回路
を構成する第１１のトランジスタＱ１１のベース電流を
Ｉ５とし、第６、第１０のトランジスタＱ６及びＱ１０
のコレクタの接続点電圧を出力電圧ＶＡとし、第１１の
トランジスタＱ１１のコレクタ電圧を反転電圧ＶＢとす
る。
のトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のコレクタ電流
をそれぞれＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４とし、第１
の差動対回路及び第２の差動対回路の負荷電流をそれぞ
れＩＬ１、ＩＬ２とし、Ｑ１及びＱ４のバイアス電圧を
入力電圧Ｖｉｎとし、第２、第３のトランジスタＱ２及
びＱ３のバイアス電圧を基準電圧Ｖｒｅｆとし、第１の
カレントミラー回路を構成する第５のトランジスタＱ５
側のコレクタ電流をＩ１、第６のトランジスタＱ６側の
コレクタ電流をＩ３とし、第２のカレントミラー回路を
構成する第７のトランジスタＱ７側のコレクタ電流をＩ
２、第８のトランジスタＱ８側のコレクタ電流をＩ４と
し、第３のカレントミラー回路を構成する第１０のトラ
ンジスタＱ１０側のコレクタ電流をＩ６とし、反転回路
を構成する第１１のトランジスタＱ１１のベース電流を
Ｉ５とし、第６、第１０のトランジスタＱ６及びＱ１０
のコレクタの接続点電圧を出力電圧ＶＡとし、第１１の
トランジスタＱ１１のコレクタ電圧を反転電圧ＶＢとす
る。
【００５８】図１０に示す本発明の第２の実施の形態の
ウィンドウコンパレータ回路の動作原理について説明す
る。
ウィンドウコンパレータ回路の動作原理について説明す
る。
【００５９】図１０に示される、ＩＣ１、ＩＣ２、ＩＣ
３、ＩＣ４、Ｉ１、Ｉ２については、本発明の第１の実
施例にて説明しているため省略する。Ｉ３及びＩ４に関
しては、第５、及び第６のトランジスタＱ５とＱ６、及
び、第７、第８のトランジスタＱ７とＱ８のエミッタ面
積比が等しいため、前記第１の実施例において、上式
（８）、（９）で説明したように、図４の特性と一致す
る。
３、ＩＣ４、Ｉ１、Ｉ２については、本発明の第１の実
施例にて説明しているため省略する。Ｉ３及びＩ４に関
しては、第５、及び第６のトランジスタＱ５とＱ６、及
び、第７、第８のトランジスタＱ７とＱ８のエミッタ面
積比が等しいため、前記第１の実施例において、上式
（８）、（９）で説明したように、図４の特性と一致す
る。
【００６０】本発明の第２の実施の形態の一具体例とし
て、第９、第１０のトランジスタＱ９とＱ１０のエミッ
タ面積比を２：３にした場合についてのＩ３、Ｉ５、Ｉ
６の動作について説明する。
て、第９、第１０のトランジスタＱ９とＱ１０のエミッ
タ面積比を２：３にした場合についてのＩ３、Ｉ５、Ｉ
６の動作について説明する。
【００６１】図１１に、入力電圧Ｖｉｎに対する出力電
流Ｉ３、Ｉ５、Ｉ６特性を示す。
流Ｉ３、Ｉ５、Ｉ６特性を示す。
【００６２】Ｉ６は、ベース電流を無視すれば、次式
（１３）となり、本来は、図１１の点線に示される電流
を引き込むことが可能である。
（１３）となり、本来は、図１１の点線に示される電流
を引き込むことが可能である。
【００６３】Ｉ６＝（３／２）×Ｉ４ …(13)
【００６４】但し、Ｉ３≦Ｉ６の領域では、第６のトラ
ンジスタＱ６から供給される電流Ｉ３はすべて、第１０
のトランジスタＱ１０のコレクタ電流Ｉ６に引き込まれ
るため、Ｉ６＝Ｉ３となる。
ンジスタＱ６から供給される電流Ｉ３はすべて、第１０
のトランジスタＱ１０のコレクタ電流Ｉ６に引き込まれ
るため、Ｉ６＝Ｉ３となる。
【００６５】Ｉ３≧Ｉ６の領域では、第１０のトランジ
スタＱ１０が引き込むことが可能な電流値Ｉ６を越えて
しまうため、 Ｉ３＝Ｉ６＋Ｉ５ となり、電流Ｉ５が流れはじめ、第１１のトランジスタ
Ｑ１１がＯＮする。
スタＱ１０が引き込むことが可能な電流値Ｉ６を越えて
しまうため、 Ｉ３＝Ｉ６＋Ｉ５ となり、電流Ｉ５が流れはじめ、第１１のトランジスタ
Ｑ１１がＯＮする。
【００６６】従って、Ｉ３＝Ｉ６をカットオフ点とし
て、Ｉ３＜Ｉ６の領域では第１１のトランジスタＱ１１
はＯＦＦ状態、Ｉ３＞Ｉ６の領域で第１１のトランジス
タＱ１１はＯＮ状態になり、急峻なコンパレータ特性を
得ることができる。
て、Ｉ３＜Ｉ６の領域では第１１のトランジスタＱ１１
はＯＦＦ状態、Ｉ３＞Ｉ６の領域で第１１のトランジス
タＱ１１はＯＮ状態になり、急峻なコンパレータ特性を
得ることができる。
【００６７】図１２に、本発明の第２の実施の形態の一
具体例（実施例）として、第１の差動対回路を構成する
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第４のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第３のカレントミラー回路を構成する第９、第１０のト
ランジスタＱ９とＱ１０のエミッタ面積比を２：３、第
１の差動対回路の負荷電流ＩＬ１及び、第２の差動対回
路の負荷電流ＩＬ２をそれぞれ５ｕＡ、差動対回路の基
準電圧Ｖｒｅｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０
５Ｖ、抵抗Ｒ１を１００ＫΩにした状態での、節点ＶＡ
及びＶＢの入力電圧に対する出力特性を示す。この特性
は、ＳＰＩＣＥ等の回路シミュレータでシミュレーショ
ンした結果である。
具体例（実施例）として、第１の差動対回路を構成する
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第４のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第３のカレントミラー回路を構成する第９、第１０のト
ランジスタＱ９とＱ１０のエミッタ面積比を２：３、第
１の差動対回路の負荷電流ＩＬ１及び、第２の差動対回
路の負荷電流ＩＬ２をそれぞれ５ｕＡ、差動対回路の基
準電圧Ｖｒｅｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０
５Ｖ、抵抗Ｒ１を１００ＫΩにした状態での、節点ＶＡ
及びＶＢの入力電圧に対する出力特性を示す。この特性
は、ＳＰＩＣＥ等の回路シミュレータでシミュレーショ
ンした結果である。
【００６８】図１２に示されるとおり、Ｉ３≧Ｉ６の領
域のみＱ１１が動作するため、高利得の増幅器等なし
に、急峻なウィンドウコンパレータ特性を得ることがで
きる。
域のみＱ１１が動作するため、高利得の増幅器等なし
に、急峻なウィンドウコンパレータ特性を得ることがで
きる。
【００６９】次に、本発明の第３の実施の形態に係るウ
ィンドウコンパレータについて図面を用いて詳しく説明
する。図１３に、本発明の第３の実施の形態のウィンド
ウコンパレータ回路の回路構成を示す。
ィンドウコンパレータについて図面を用いて詳しく説明
する。図１３に、本発明の第３の実施の形態のウィンド
ウコンパレータ回路の回路構成を示す。
【００７０】図１３を参照すると、本発明の第３の実施
の形態に係るウィンドウコンパレータは、エミッタが共
通接続されて第１の定電流源（定電流値＝ＩＬ１）に接
続された第１、及び第２のトランジスタＱ１、及びＱ２
からなる第１の差動対回路と、エミッタが共通接続され
て第２の定電流源（定電流値＝ＩＬ２）に接続された第
３、及び第４のトランジスタＱ３、及びＱ４からなる第
２の差動対回路と、コレクタとベースを接続した第５の
トランジスタＱ５と、第５のトランジスタＱ５とベース
を共通接続したトランジスタＱ６と、からなる第１のカ
レントミラー回路と、第６のトランジスタのコレクタに
接続された第３の電流源（定電流値＝ＩＬ３）と、を備
え、第１、第３のトランジスタＱ１、及びＱ３のコレク
タを接続して第５のトランジスタＱ５のコレクタに接続
し、第２、第４のトランジスタＱ２、及びＱ４のコレク
タを接続して負荷回路ＲＣを介して高位側電源ＶＣＣに
接続し、第６のトランジスタＱ６のコレクタ（第１のカ
レントミラー回路の出力端）にベースを接続しコレクタ
を抵抗Ｒ１を介して高位側電源ＶＣＣに接続しエミッタ
を接地した第１１のトランジスタＱ１１からなる反転回
路が接続されている。
の形態に係るウィンドウコンパレータは、エミッタが共
通接続されて第１の定電流源（定電流値＝ＩＬ１）に接
続された第１、及び第２のトランジスタＱ１、及びＱ２
からなる第１の差動対回路と、エミッタが共通接続され
て第２の定電流源（定電流値＝ＩＬ２）に接続された第
３、及び第４のトランジスタＱ３、及びＱ４からなる第
２の差動対回路と、コレクタとベースを接続した第５の
トランジスタＱ５と、第５のトランジスタＱ５とベース
を共通接続したトランジスタＱ６と、からなる第１のカ
レントミラー回路と、第６のトランジスタのコレクタに
接続された第３の電流源（定電流値＝ＩＬ３）と、を備
え、第１、第３のトランジスタＱ１、及びＱ３のコレク
タを接続して第５のトランジスタＱ５のコレクタに接続
し、第２、第４のトランジスタＱ２、及びＱ４のコレク
タを接続して負荷回路ＲＣを介して高位側電源ＶＣＣに
接続し、第６のトランジスタＱ６のコレクタ（第１のカ
レントミラー回路の出力端）にベースを接続しコレクタ
を抵抗Ｒ１を介して高位側電源ＶＣＣに接続しエミッタ
を接地した第１１のトランジスタＱ１１からなる反転回
路が接続されている。
【００７１】入力信号電圧Ｖｉｎは第１、第４のトラン
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。
ジスタＱ１、Ｑ４のベースに入力され、第２、第３のト
ランジスタＱ２、Ｑ３のベースには基準電圧Ｖｒｅｆが
入力される。
【００７２】第１、第２のトランジスタＱ１とＱ２のエ
ミッタ面積比、及び、第３、第４のトランジスタＱ３と
Ｑ４のエミッタ面積比を異ならせた回路構成とされてい
る。
ミッタ面積比、及び、第３、第４のトランジスタＱ３と
Ｑ４のエミッタ面積比を異ならせた回路構成とされてい
る。
【００７３】また、電源電圧をＶｃｃとし、Ｑ１、Ｑ
２、Ｑ３、Ｑ４のコレクタ電流をそれぞれＩＣ１、ＩＣ
２、ＩＣ３、ＩＣ４とし、第１の差動対回路及び第２の
差動対回路の負荷電流をそれぞれＩＬ１、ＩＬ２とし、
Ｑ１及びＱ４のバイアス電圧を入力電圧Ｖｉｎとし、Ｑ
２及びＱ３のバイアス電圧を基準電圧Ｖｒｅｆとし、カ
レントミラー回路のＱ５側のコレクタ電流をＩ１、Ｑ６
側のコレクタ電流をＩ３とし、Ｑ６に接続される負荷電
流源をＩＬ３とし、反転回路Ｑ１１のベース電流をＩ５
とし、Ｑ６のコレクタ電圧を出力電圧ＶＡとし、Ｑ１１
のコレクタ電圧を反転電圧ＶＢとする。
２、Ｑ３、Ｑ４のコレクタ電流をそれぞれＩＣ１、ＩＣ
２、ＩＣ３、ＩＣ４とし、第１の差動対回路及び第２の
差動対回路の負荷電流をそれぞれＩＬ１、ＩＬ２とし、
Ｑ１及びＱ４のバイアス電圧を入力電圧Ｖｉｎとし、Ｑ
２及びＱ３のバイアス電圧を基準電圧Ｖｒｅｆとし、カ
レントミラー回路のＱ５側のコレクタ電流をＩ１、Ｑ６
側のコレクタ電流をＩ３とし、Ｑ６に接続される負荷電
流源をＩＬ３とし、反転回路Ｑ１１のベース電流をＩ５
とし、Ｑ６のコレクタ電圧を出力電圧ＶＡとし、Ｑ１１
のコレクタ電圧を反転電圧ＶＢとする。
【００７４】図１３に示す本発明の第３の実施の形態の
ウィンドウコンパレータ回路の動作原理について説明す
る。
ウィンドウコンパレータ回路の動作原理について説明す
る。
【００７５】図１３に示されるＩＣ１、ＩＣ２、ＩＣ
３、ＩＣ４、Ｉ１、Ｉ２については、本発明の第１の実
施の形態にて説明しているため省略する。
３、ＩＣ４、Ｉ１、Ｉ２については、本発明の第１の実
施の形態にて説明しているため省略する。
【００７６】図１４を参照して、入力電圧Ｖｉｎに対す
るＩ３、ＩＬ３、Ｉ５の動作について説明する。
るＩ３、ＩＬ３、Ｉ５の動作について説明する。
【００７７】第６のトランジスタＱ６のコレクタ電流Ｉ
３は、ベース電流を無視すれば、次式（１４）となり、
本来は、図１４の点線で示されるような電流特性にな
る。
３は、ベース電流を無視すれば、次式（１４）となり、
本来は、図１４の点線で示されるような電流特性にな
る。
【００７８】Ｉ３＝Ｉ１ …(14)
【００７９】但し、Ｉ３≦ＩＬ３の領域では、第６のト
ランジスタＱ６から供給される電流Ｉ３は全て第３の定
電流源（負荷電流源）ＩＬ３によって引き込まれるた
め、Ｉ３＝ＩＬ３となる。
ランジスタＱ６から供給される電流Ｉ３は全て第３の定
電流源（負荷電流源）ＩＬ３によって引き込まれるた
め、Ｉ３＝ＩＬ３となる。
【００８０】Ｉ３≧ＩＬ３の領域では、負荷電流源が引
き込むことができる電流値ＩＬ３を越えてしまうため、 Ｉ３＝ＩＬ３＋Ｉ５ となり、第１１のトランジスタＱ１１のベース電流Ｉ５
が流れはじめ、第１１のトランジスタＱ１１がＯＮす
る。
き込むことができる電流値ＩＬ３を越えてしまうため、 Ｉ３＝ＩＬ３＋Ｉ５ となり、第１１のトランジスタＱ１１のベース電流Ｉ５
が流れはじめ、第１１のトランジスタＱ１１がＯＮす
る。
【００８１】従って、Ｉ３＝ＩＬ３をカットオフ点とし
て、Ｉ３＜ＩＬ３の領域では第１１のトランジスタＱ１
１はＯＦＦ状態、Ｉ３＞ＩＬ３の領域で第１１のトラン
ジスタＱ１１はＯＮ状態になり、急峻なコンパレータ特
性を得ることができる。
て、Ｉ３＜ＩＬ３の領域では第１１のトランジスタＱ１
１はＯＦＦ状態、Ｉ３＞ＩＬ３の領域で第１１のトラン
ジスタＱ１１はＯＮ状態になり、急峻なコンパレータ特
性を得ることができる。
【００８２】図１５に、本発明の第３の実施の形態の一
具体例（実施例）として、第１の差動対回路を構成する
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第４のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第１の差動対回路の負荷電流ＩＬ１及び、第２の差動対
回路の負荷電流ＩＬ２をそれぞれ５ｕＡ、第３の負荷電
流源ＩＬ３を５．５ｕＡ、差動対回路の基準電圧Ｖｒｅ
ｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０５Ｖ、Ｒ１を
１００ＫΩにした状態での、節点ＶＢの入力電圧に対す
る出力特性を示す。この特性は、ＳＰＩＣＥ等の回路シ
ミュレータでシミュレーションした結果である。
具体例（実施例）として、第１の差動対回路を構成する
第１、第２のトランジスタＱ１とＱ２のエミッタ面積比
及び、第２の差動対回路を構成する第３、第４のトラン
ジスタＱ３とＱ４のエミッタ面積比をそれぞれ２：１、
第１の差動対回路の負荷電流ＩＬ１及び、第２の差動対
回路の負荷電流ＩＬ２をそれぞれ５ｕＡ、第３の負荷電
流源ＩＬ３を５．５ｕＡ、差動対回路の基準電圧Ｖｒｅ
ｆを０．８７Ｖ、電源電圧Ｖｃｃを１．０５Ｖ、Ｒ１を
１００ＫΩにした状態での、節点ＶＢの入力電圧に対す
る出力特性を示す。この特性は、ＳＰＩＣＥ等の回路シ
ミュレータでシミュレーションした結果である。
【００８３】図１５に示されるとおり、Ｉ３≧ＩＬ３の
領域のみＱ１１が動作するため、高利得の増幅器等なし
に、急峻なウィンドウコンパレータ特性を得ることがで
きる。
領域のみＱ１１が動作するため、高利得の増幅器等なし
に、急峻なウィンドウコンパレータ特性を得ることがで
きる。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
高利得の増幅器等を挿入することなく、簡易な構成で急
峻なコンパレータ特性を得ることができるという効果を
奏する。また、本発明は、従来技術に比べ、消費電流、
素子数等を低減し、集積化しやすいという効果も奏す
る。
高利得の増幅器等を挿入することなく、簡易な構成で急
峻なコンパレータ特性を得ることができるという効果を
奏する。また、本発明は、従来技術に比べ、消費電流、
素子数等を低減し、集積化しやすいという効果も奏す
る。
【図１】本発明の第１の実施の形態のウィンドウコンパ
レータの回路構成を示す図である。
レータの回路構成を示す図である。
【図２】本発明の第１の実施の形態の動作原理を説明す
るための図である。
るための図である。
【図３】本発明の第１の実施の形態の動作原理を説明す
るための特性図である。
るための特性図である。
【図４】本発明の第１の実施の形態の動作原理を説明す
るための示す特性図である。
るための示す特性図である。
【図５】本発明の第１の実施の形態の例の動作原理を説
明するための図である。
明するための図である。
【図６】本発明の第１の実施の形態の動作原理を説明す
るための特性図である。
るための特性図である。
【図７】本発明の第１の実施の形態のシミュレーション
結果を示す図である。
結果を示す図である。
【図８】本発明の第１の実施の形態と従来例のシミュレ
ーション結果を比較して示す図である。
ーション結果を比較して示す図である。
【図９】本発明の第１の実施の形態と従来例のシミュレ
ーション結果を比較して示す図である。
ーション結果を比較して示す図である。
【図１０】本発明の第２の実施の形態のウィンドウコン
パレータ回路構成を示す図である。
パレータ回路構成を示す図である。
【図１１】本発明の第２の実施の形態の動作原理を説明
するための図である。
するための図である。
【図１２】本発明の第２の実施の形態のシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
【図１３】本発明の第３の実施の形態のウィンドウコン
パレータの回路構成を示す図である。
パレータの回路構成を示す図である。
【図１４】本発明の第３の実施の形態の動作原理を説明
するための図である。
するための図である。
【図１５】本発明の第３の実施の形態のシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
【図１６】ウィンドウコンパレータの回路構成の一例を
示す図である。
示す図である。
【図１７】図１６のウィンドウコンパレータのシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
【図１８】図１６のウィンドウコンパレータのシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
Ｑ１〜Ｑ１１ トランジスタ Ｖｉｎ、Ｖｃｃ、Ｖｒｅｆ 電圧源 ＩＬ１、ＩＬ２、ＩＬ３ 電流源 Ｒ１ 抵抗 ＲＣ 負荷抵抗 ＩＣ１ Ｑ１のコレクタ電流 ＩＣ２ Ｑ２のコレクタ電流 ＩＣ３ Ｑ３のコレクタ電流 ＩＣ４ Ｑ４のコレクタ電流 Ｉ１ カレントミラーＱ５側のコレクタ電流 Ｉ２ カレントミラーＱ７側のコレクタ電流 Ｉ３ カレントミラーＱ６側のコレクタ電流 Ｉ４ カレントミラーＱ８側のコレクタ電流 Ｉ５ Ｑ１１のベース電流 Ｉ６ Ｑ１０のコレクタ電流 ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ トランジスタのエミ
ッタ面積比
ッタ面積比
Claims (11)
- 【請求項１】少なくとも２つの入力端子を有する差動対
を不均衡にした第１及び第２の差動対回路において、 前記第１の差動対回路の少なくとも１つの入力端子と、
前記第２の差動対回路の少なくとも１つの入力端子とを
接続し、 前記第１の差動対回路の少なくとも１つの出力端子と、
前記第２の差動対回路の少なくとも１つの出力端子と、
を、電流制御電流源の制御側に接続し、 前記電流制御電流源の出力側に、負荷電流回路を接続
し、 前記電流制御電流源の出力電流と前記負荷電流回路の負
荷電流を非対称にしたことを特徴とするウィンドウコン
パレータ回路。 - 【請求項２】前記電流制御電流源の出力側に、反転回路
を接続したことを特徴とする請求項１記載のウィンドウ
コンパレータ回路。 - 【請求項３】少なくとも２つの入力端子と２つの出力端
子を有する差動対を不均衡にした第１及び第２の差動対
回路において、 前記第１の差動対回路の第１の入力端子と、前記第２の
差動対回路の第２の入力端子を接続し、 前記第１の差動対回路の第１の出力端子と、前記第２の
差動対回路の第１の出力端子とを、第１のカレントミラ
ー回路の制御側に接続し、 前記第１の差動対回路の第２の出力端子と、前記第２の
差動対回路の第２の出力端子とを、第２のカレントミラ
ー回路の制御側に接続し、 前記第１のカレントミラー回路の出力端、及び前記第２
のカレントミラー回路の出力端を、第３のカレントミラ
ー回路に接続し、 前記第１及び第２のカレントミラー回路のエミッタ面積
比を不均衡にしたことを特徴とするウィンドウコンパレ
ータ回路。 - 【請求項４】前記第１のカレントミラー回路の出力側
と、前記第２のカレントミラー回路の出力側のエミッタ
面積比を不均衡にしたことを特徴とする請求項３記載の
ウィンドウコンパレータ回路。 - 【請求項５】前記第１のカレントミラー回路の制御側
と、前記第２のカレントミラー回路の制御側もエミッタ
面積比を不均衡にしたことを特徴とする請求項３記載の
ウィンドウコンパレータ回路。 - 【請求項６】前記第１のカレントミラー回路の出力側
に、反転回路を接続したことを特徴とする請求項３記載
のウィンドウコンパレータ回路。 - 【請求項７】少なくとも２つの入力端子と２つの出力端
子を有する差動対を不均衡にした第１及び第２の差動対
回路において、 前記第１の差動対回路の第１の入力端子と、前記第２の
差動対回路の第２の入力端子を接続し、 前記第１の差動対回路の第１の出力端子と、前記第２の
差動対回路の第１の出力端子を、第１のカレントミラー
回路の制御側を接続し、 前記第１の差動対回路の第２の出力端子と、前記第２の
差動対回路の第２の出力端子を、第２のカレントミラー
回路の制御側を接続し、 前記第１のカレントミラー回路の出力側と、前記第２の
カレントミラー回路の出力側に、第３のカレントミラー
回路を接続し、 前記第３のカレントミラー回路のエミッタ面積比を不均
衡にしたことを特徴とするウィンドウコンパレータ回
路。 - 【請求項８】前記第２のカレントミラー回路の出力側
に、反転回路を接続したことを特徴とする請求項７記載
のウィンドウコンパレータ回路。 - 【請求項９】少なくとも２つの入力端子と２つの出力端
子を有する差動対を不均衡にした第１及び第２の差動対
回路において、 前記第１の差動対回路の第１の入力端子と、前記第２の
差動対回路の第２の入力端子を接続し、 前記第１の差動対回路の第１の出力端子と、前記第２の
差動対回路の第１の出力端子と、を、第１のカレントミ
ラー回路を接続し、 前記第１のカレントミラー回路の出力側に負荷電流回路
を接続したことを特徴とするウィンドウコンパレータ回
路。 - 【請求項１０】前記第１のカレントミラー回路の出力側
に、反転回路を接続したことを特徴とする請求項９記載
のウィンドウコンパレータ回路。 - 【請求項１１】前記第１の差動対回路の第２の出力側
と、前記第２の差動回路の第２の出力側に、負荷回路を
接続したことを特徴とする請求項９記載のウィンドウコ
ンパレータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08297598A JP3092529B2 (ja) | 1996-10-18 | 1996-10-18 | ウィンドウコンパレータ回路 |
| CN97117082A CN1180959A (zh) | 1996-10-18 | 1997-10-17 | 窗口比较器 |
| US08/953,587 US5963062A (en) | 1996-10-18 | 1997-10-17 | Window comparator |
| GB9722036A GB2318419B (en) | 1996-10-18 | 1997-10-17 | Window comparator circuit |
| KR1019970053373A KR100304773B1 (ko) | 1996-10-18 | 1997-10-17 | 윈도우비교기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08297598A JP3092529B2 (ja) | 1996-10-18 | 1996-10-18 | ウィンドウコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10123182A true JPH10123182A (ja) | 1998-05-15 |
| JP3092529B2 JP3092529B2 (ja) | 2000-09-25 |
Family
ID=17848641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08297598A Expired - Lifetime JP3092529B2 (ja) | 1996-10-18 | 1996-10-18 | ウィンドウコンパレータ回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3092529B2 (ja) |
| KR (1) | KR100304773B1 (ja) |
| CN (1) | CN1180959A (ja) |
| GB (1) | GB2318419B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102191B2 (en) | 2009-01-23 | 2012-01-24 | Denso Corporation | Window comparator circuit for limiting input voltage applied to object circuit |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157221A (en) * | 1999-03-23 | 2000-12-05 | Northrop Grumman Corporation | Three input comparator |
| US6252437B1 (en) * | 1999-10-07 | 2001-06-26 | Agere Systems Guardian Corp. | Circuit and method for reducing a propagation delay associated with a comparator and a comparator employing the same |
| US6605965B1 (en) | 2001-09-26 | 2003-08-12 | Micrel, Incorporated | Differential window comparator |
| DE102005054216B4 (de) * | 2004-11-25 | 2017-10-12 | Infineon Technologies Ag | Ausgangsstufe, Verstärkerregelschleife und Verwendung der Ausgangsstufe |
| FR2900240B1 (fr) * | 2006-04-19 | 2008-06-20 | St Microelectronics Sa | Comparateur a fenetre d'une tension alternative |
| US7279909B1 (en) | 2006-04-20 | 2007-10-09 | Honeywell International Inc. | Signal coincidence detection circuit |
| US20100256074A1 (en) * | 2008-06-25 | 2010-10-07 | Chaim Eidelman | Processes for preparing high purity aza cyclohexapeptides |
| CN102384999B (zh) * | 2010-08-30 | 2015-08-19 | 深圳艾科创新微电子有限公司 | 一种高速传输事件检测方法及电路 |
| US8395441B1 (en) * | 2011-10-21 | 2013-03-12 | Texas Instruments Incorporated | Dynamic biasing circuit |
| CN103812088A (zh) * | 2012-11-12 | 2014-05-21 | 苏州工业园区新宏博通讯科技有限公司 | 取电保护装置 |
| EP2933910B1 (en) | 2014-04-16 | 2017-12-20 | Dialog Semiconductor (UK) Limited | A multiple output offset comparator |
| US10110126B2 (en) | 2015-09-04 | 2018-10-23 | Dailog Semiconductor (UK) Limited | Electromagnetic interference (EMI) for pulse frequency modulation (PFM) mode of a switching regulator |
| DE102018218000A1 (de) | 2018-10-22 | 2020-04-23 | Robert Bosch Gmbh | Fensterkomparator sowie Handwerkzeugmaschine, Elektrowerkzeug, Ladegerät und/oder Haushaltsgerät mit einem derartigen Fensterkomparator |
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|---|---|---|---|---|
| US4061932A (en) * | 1976-02-17 | 1977-12-06 | Bell Telephone Laboratories, Incorporated | Window comparator |
| US4047059A (en) * | 1976-05-24 | 1977-09-06 | Rca Corporation | Comparator circuit |
| US4185212A (en) * | 1977-05-23 | 1980-01-22 | Rca Corporation | Level shifting circuit |
| US4300063A (en) * | 1979-11-26 | 1981-11-10 | General Motors Corporation | Multiple input window detector |
| JPS56168168A (en) * | 1980-05-29 | 1981-12-24 | Toshiba Corp | Window comparator circuit |
| JPS57173220A (en) * | 1981-04-17 | 1982-10-25 | Toshiba Corp | Comparator circuit |
| US4871979A (en) * | 1987-08-03 | 1989-10-03 | Western Digital Corporation | Variable frequency system having linear combination of charge pump and voltage controlled oscillator |
| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
-
1996
- 1996-10-18 JP JP08297598A patent/JP3092529B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-17 GB GB9722036A patent/GB2318419B/en not_active Expired - Fee Related
- 1997-10-17 CN CN97117082A patent/CN1180959A/zh active Pending
- 1997-10-17 KR KR1019970053373A patent/KR100304773B1/ko not_active IP Right Cessation
- 1997-10-17 US US08/953,587 patent/US5963062A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2318419A (en) | 1998-04-22 |
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