JP2546004B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2546004B2 JP2546004B2 JP1344543A JP34454389A JP2546004B2 JP 2546004 B2 JP2546004 B2 JP 2546004B2 JP 1344543 A JP1344543 A JP 1344543A JP 34454389 A JP34454389 A JP 34454389A JP 2546004 B2 JP2546004 B2 JP 2546004B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特にECLレベルからM
OSレベルへ振幅レベルを変換するレベル変換回路に関す
る。
OSレベルへ振幅レベルを変換するレベル変換回路に関す
る。
従来、この種のECL−MOSレベル変換回路としては第３
図に示す回路が一般的である。この回路は差動増幅器の
片側出力をエミッタフォロワを介して出力する形式であ
る。第４図は第３図に対してより出力振幅を取る為に差
動増幅器の互に逆位相の両出力をエミッタフォロワで受
けエミッタフォロワの１方の出力をカレントミラー接続
することで出力電圧に対し逆相の電流を流すことにより
R10の電圧降下及びQ13のVBEを増大させ出力のロウレベ
ルをさらに低下させる回路である。
図に示す回路が一般的である。この回路は差動増幅器の
片側出力をエミッタフォロワを介して出力する形式であ
る。第４図は第３図に対してより出力振幅を取る為に差
動増幅器の互に逆位相の両出力をエミッタフォロワで受
けエミッタフォロワの１方の出力をカレントミラー接続
することで出力電圧に対し逆相の電流を流すことにより
R10の電圧降下及びQ13のVBEを増大させ出力のロウレベ
ルをさらに低下させる回路である。
上述した従来のECL−CMOSレベル変換回路では構成上
エミッタフォロワ出力となっている為ハイレベルはVCC
−VBEまでしか振れない。この為電源の最少値は限られ
てくる。すなわちCMOS回路の入力レベルは通常ハイレベ
ルの最小値を0.7×VCCとしている為、 0.7VCC＜VCC−VBEとなり、 上述回路における最低電源電圧は 0.3×VCC＞VBE である必要がある。VBEの温度変化を考慮すればVCCは3V
程度が最低電位の限度であり、低電圧回路には使用でき
ない欠点がある。
エミッタフォロワ出力となっている為ハイレベルはVCC
−VBEまでしか振れない。この為電源の最少値は限られ
てくる。すなわちCMOS回路の入力レベルは通常ハイレベ
ルの最小値を0.7×VCCとしている為、 0.7VCC＜VCC−VBEとなり、 上述回路における最低電源電圧は 0.3×VCC＞VBE である必要がある。VBEの温度変化を考慮すればVCCは3V
程度が最低電位の限度であり、低電圧回路には使用でき
ない欠点がある。
本発明の目的は、高速動作で出力振幅大きく、しかも
低電圧化が可能なレベル変換回路を提供することにあ
る。
低電圧化が可能なレベル変換回路を提供することにあ
る。
本発明のECL−MOSレベル変換回路は、差動形式に接続
されるとともにそれぞれのコレクタが第１および第２の
抵抗を介して第１の電源端子に接続された第１及び第２
のトランジスタと、エミッタが第３の抵抗を介して第１
の電源端子に接続されコレクタが電流源を介して第２の
電源端子に接続された第３のトランジスタと、この第３
のトランジスタのベースをコレクタに接続する手段と、
ベースが前記第３のトランジスタのベースに接続されエ
ミッタが前記第２のトランジスタのコレクタに接続され
た第４のトランジスタと、ベースが前記第３のトランジ
スタのベースに接続されエミッタが前記第１のトランジ
スタのコレクタに接続された第５のトランジスタと、前
記第５のトランジスタのコレクタに接続された出力端子
と、コレクタが前記出力端子に接続されエミッタが前記
第２の電源端子に接続された第６のトランジスタと、こ
の第６のトランジスタのベースを前記第４のトランジス
タのコレクタに接続する手段と、前記第２のトランジス
タが導通状態の時前記電流源が流す電流の一部を前記第
５のトランジスタに分流する手段と、前記第１のトラン
ジスタが導通状態の時前記第４のトランジスタに流れる
電流を前記第６のトランジスタのコレクタおよびベース
に分流する手段とを含むことを特徴とする。
されるとともにそれぞれのコレクタが第１および第２の
抵抗を介して第１の電源端子に接続された第１及び第２
のトランジスタと、エミッタが第３の抵抗を介して第１
の電源端子に接続されコレクタが電流源を介して第２の
電源端子に接続された第３のトランジスタと、この第３
のトランジスタのベースをコレクタに接続する手段と、
ベースが前記第３のトランジスタのベースに接続されエ
ミッタが前記第２のトランジスタのコレクタに接続され
た第４のトランジスタと、ベースが前記第３のトランジ
スタのベースに接続されエミッタが前記第１のトランジ
スタのコレクタに接続された第５のトランジスタと、前
記第５のトランジスタのコレクタに接続された出力端子
と、コレクタが前記出力端子に接続されエミッタが前記
第２の電源端子に接続された第６のトランジスタと、こ
の第６のトランジスタのベースを前記第４のトランジス
タのコレクタに接続する手段と、前記第２のトランジス
タが導通状態の時前記電流源が流す電流の一部を前記第
５のトランジスタに分流する手段と、前記第１のトラン
ジスタが導通状態の時前記第４のトランジスタに流れる
電流を前記第６のトランジスタのコレクタおよびベース
に分流する手段とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は本発明の第１の実施例を説明するための回路図であ
る。NPNトランジスタQ1,Q2は互にエミッタを共通とし定
電流源I1へ接続されている。NPNトランジスタQ1,Q2のコ
レクタはそれぞれ第1,第２の抵抗R1,R2を介し電源へ接
地され、トランジスタQ1,Q2のうちの一方のベースを基
準とし、他方ベースを入力とするか、又は双差動入力と
する差動増幅器を構成する。PNPトランジスタQ7のエミ
ッタは抵抗R3を介し電源へ接続され、ベースとコレクタ
は共通に接続されると共に、抵抗R4を介し、定電流源I2
へ接続されておりPNPトランジスタQ7のベースがPNPトラ
ンジスタQ8,Q9のそれぞれのベースへバイアスを与えて
いる。PNPトランジスタQ8,Q9のそれぞれのエミッタは差
動増幅器のトランジスタQ2,Q1のコレクタ出力にそれぞ
れ接続されており、トランジスタQ8のコレクタは抵抗R5
とR6の直列回路を介して接地されている。トランジスタ
Q4のコレクタはトランジスタQ9のコレクタへ接続され，
ベースは抵抗R5,R6の接続点へ接続されておりエミッタ
は接地されている。
図は本発明の第１の実施例を説明するための回路図であ
る。NPNトランジスタQ1,Q2は互にエミッタを共通とし定
電流源I1へ接続されている。NPNトランジスタQ1,Q2のコ
レクタはそれぞれ第1,第２の抵抗R1,R2を介し電源へ接
地され、トランジスタQ1,Q2のうちの一方のベースを基
準とし、他方ベースを入力とするか、又は双差動入力と
する差動増幅器を構成する。PNPトランジスタQ7のエミ
ッタは抵抗R3を介し電源へ接続され、ベースとコレクタ
は共通に接続されると共に、抵抗R4を介し、定電流源I2
へ接続されておりPNPトランジスタQ7のベースがPNPトラ
ンジスタQ8,Q9のそれぞれのベースへバイアスを与えて
いる。PNPトランジスタQ8,Q9のそれぞれのエミッタは差
動増幅器のトランジスタQ2,Q1のコレクタ出力にそれぞ
れ接続されており、トランジスタQ8のコレクタは抵抗R5
とR6の直列回路を介して接地されている。トランジスタ
Q4のコレクタはトランジスタQ9のコレクタへ接続され，
ベースは抵抗R5,R6の接続点へ接続されておりエミッタ
は接地されている。
トランジスタQ9,Q4のコレクタは共通に出力端子V0に
接続されベースとコレクタが共通に接続されているトラ
ンジスタQ5のコレクタは出力端子V0に接続され、エミッ
タは抵抗R4と定電流源I2の接続点へ接続され、出力端V0
がハイレベルとなる時トランジスタQ9が飽和するのを防
いでいる。又、ベースとコレクタが共通に接続されてい
るトランジスタQ6のエミッタは同じく出力バッファ用ト
ランジスタQ9,Q4の共通に接続されているコレクタに接
続され、コレクタはトランジスタQ8のコレクタと、抵抗
５の接続点へ接続され出力端V0がロウレベルとなる時ト
ランジスタQ4が飽和するのを防いでいる。
接続されベースとコレクタが共通に接続されているトラ
ンジスタQ5のコレクタは出力端子V0に接続され、エミッ
タは抵抗R4と定電流源I2の接続点へ接続され、出力端V0
がハイレベルとなる時トランジスタQ9が飽和するのを防
いでいる。又、ベースとコレクタが共通に接続されてい
るトランジスタQ6のエミッタは同じく出力バッファ用ト
ランジスタQ9,Q4の共通に接続されているコレクタに接
続され、コレクタはトランジスタQ8のコレクタと、抵抗
５の接続点へ接続され出力端V0がロウレベルとなる時ト
ランジスタQ4が飽和するのを防いでいる。
ここでトランジスタQ4及びQ9が飽和しないようにして
いるのは、トランジスタが飽和状態となってしまうと周
知のように充電の時間がかかりスイッチング速度がおそ
くなってしまうからである。従って、動作速度を速く、
しかもトランジスタの電圧レベルを小さくして出力電圧
の幅を広くするために飽和直前の状態としている。
いるのは、トランジスタが飽和状態となってしまうと周
知のように充電の時間がかかりスイッチング速度がおそ
くなってしまうからである。従って、動作速度を速く、
しかもトランジスタの電圧レベルを小さくして出力電圧
の幅を広くするために飽和直前の状態としている。
次に回路の動作について説明する。差動増幅器の入力
にスイッチング信号を入力したとすると、トランジスタ
Q8,Q9のエミッタには互に位相の反転した出力が現れ
る。基準バイアスのトランジスタQ7のベース電位はトラ
ンジスタQ8,Q9が差動出力によりON,OFF動作できるよう
に設定してある。いまトランジスタQ8がON,Q9がOFFの場
合、出力V0はトランジスタQ4によりロウレベルへ下が
る。トランジスタQ6のコレクタはR5,R6によりトランジ
スタQ6をONさせるだけの電位を与えてあるのでトランジ
スタQ6を通じトランジスタQ4のコレクタへ電流が流れト
ランジスタQ4のドライブ電流が制限されるためトランジ
スタQ4は飽和しない。従って、出力のロウレベルは飽和
直前の電圧レベルまで下がることになる。
にスイッチング信号を入力したとすると、トランジスタ
Q8,Q9のエミッタには互に位相の反転した出力が現れ
る。基準バイアスのトランジスタQ7のベース電位はトラ
ンジスタQ8,Q9が差動出力によりON,OFF動作できるよう
に設定してある。いまトランジスタQ8がON,Q9がOFFの場
合、出力V0はトランジスタQ4によりロウレベルへ下が
る。トランジスタQ6のコレクタはR5,R6によりトランジ
スタQ6をONさせるだけの電位を与えてあるのでトランジ
スタQ6を通じトランジスタQ4のコレクタへ電流が流れト
ランジスタQ4のドライブ電流が制限されるためトランジ
スタQ4は飽和しない。従って、出力のロウレベルは飽和
直前の電圧レベルまで下がることになる。
又逆にトランジスタQ8がOFF,トランジスタQ9がONのと
きはトランジスタQ4はOFFとなる為出力V0はハイレベル
となる。このときトランジスタQ5のエミッタ電位は抵抗
R4によりトランジスタQ5をON状態にする電位にあるた
め、トランジスタQ5に電流が流れPNPトランジスタQ7及
び抵抗R3に流れる電流をへらしその結果、PNPトランジ
スタQ9へのドライブが少なくなってQ9が飽和するのを防
いでいる。V0のハイレベルは抵抗R1による電圧防下分と
Q9が飽和する直前のレベルを残してVCC側へ振れること
になる。ここで飽和する直前のレベルは約0.1〜0.3Vで
あり、VBEは約1V前後であるので、明らかに出力のハイ
レベルはVCCレベル近くまで振ることができる。
きはトランジスタQ4はOFFとなる為出力V0はハイレベル
となる。このときトランジスタQ5のエミッタ電位は抵抗
R4によりトランジスタQ5をON状態にする電位にあるた
め、トランジスタQ5に電流が流れPNPトランジスタQ7及
び抵抗R3に流れる電流をへらしその結果、PNPトランジ
スタQ9へのドライブが少なくなってQ9が飽和するのを防
いでいる。V0のハイレベルは抵抗R1による電圧防下分と
Q9が飽和する直前のレベルを残してVCC側へ振れること
になる。ここで飽和する直前のレベルは約0.1〜0.3Vで
あり、VBEは約1V前後であるので、明らかに出力のハイ
レベルはVCCレベル近くまで振ることができる。
更に電源電圧について考えてみると、トランジスタQ8
及びQ9にカレントミラー接続したトランジスタQ7は飽和
直前のレベルにするため電流源I2により一定の電流が流
れている。従って電源電圧は抵抗R3,トランジスタQ7,抵
抗R4及び電流源I2の経路により決定される。この経路
は、トランジスタQ5のVBEとトランジスタQ9の飽和直前
の電圧と電流源I2を構成しているトランジスタの飽和し
ないレベル及びR3と等しい抵抗値を有するR1による電圧
降下分と等価であるから VCC＝VBE＋Vsat(Q9)＋VIsat(I2)＋VRI である。VR3は150mV程度で十分であり、VIsat(I2)は約
0.1〜0.3Vであるから、VCC≒1.7Vでよいことになり、電
流電圧を低電圧化することができる。
及びQ9にカレントミラー接続したトランジスタQ7は飽和
直前のレベルにするため電流源I2により一定の電流が流
れている。従って電源電圧は抵抗R3,トランジスタQ7,抵
抗R4及び電流源I2の経路により決定される。この経路
は、トランジスタQ5のVBEとトランジスタQ9の飽和直前
の電圧と電流源I2を構成しているトランジスタの飽和し
ないレベル及びR3と等しい抵抗値を有するR1による電圧
降下分と等価であるから VCC＝VBE＋Vsat(Q9)＋VIsat(I2)＋VRI である。VR3は150mV程度で十分であり、VIsat(I2)は約
0.1〜0.3Vであるから、VCC≒1.7Vでよいことになり、電
流電圧を低電圧化することができる。
以上のように本実施例によれば電源電圧VCCを約1.7V
まで大幅に低電圧化することができると共に、出力レベ
ルの幅もハイレベルが従来に比べ極めてVCCに近くまで
振ることができる効果を有する。
まで大幅に低電圧化することができると共に、出力レベ
ルの幅もハイレベルが従来に比べ極めてVCCに近くまで
振ることができる効果を有する。
第２図は本発明の他の実施例を説明するための回路図
である。第２図は第１図において抵抗R6をNPNトランジ
スタQ3に置きかえたもので、トランジスタQ3のエミッタ
を接地しコレクタとベースを前記第１図の抵抗R5に接続
し、トランジスタQ4のベースはトランジスタQ3のベース
と共通接続したものである。
である。第２図は第１図において抵抗R6をNPNトランジ
スタQ3に置きかえたもので、トランジスタQ3のエミッタ
を接地しコレクタとベースを前記第１図の抵抗R5に接続
し、トランジスタQ4のベースはトランジスタQ3のベース
と共通接続したものである。
本実施例の回路構成により、第１の実施例と同様の効
果が得られる。
果が得られる。
以上説明したように本発明は、差動出力をPNPのエミ
ッタで受けるシングルエンドフッシュプル型の出力段に
出力バッファトランジスタが飽和しないようダイオード
２個をつけた回路とすることにより高速動作が可能とな
り、出力振幅は従来の回路に比べロウレベルは飽和寸前
まで振れ、ハイレベルはPNPトランジスタの飽和寸前電
圧＋差動のロジック振り幅（300mV程度）を残してVCCま
で振らすことができしかも、電源電圧が従来の3Vから、
1.7Vと大幅に低電圧化できる効果がある。
ッタで受けるシングルエンドフッシュプル型の出力段に
出力バッファトランジスタが飽和しないようダイオード
２個をつけた回路とすることにより高速動作が可能とな
り、出力振幅は従来の回路に比べロウレベルは飽和寸前
まで振れ、ハイレベルはPNPトランジスタの飽和寸前電
圧＋差動のロジック振り幅（300mV程度）を残してVCCま
で振らすことができしかも、電源電圧が従来の3Vから、
1.7Vと大幅に低電圧化できる効果がある。
第１図は本発明の第１の実施例を説明するための回路
図、第２図は本発明の他の実施例を説明するための回路
図、第３図，第４図は従来のレベル変換回路を説明する
ための回路図である。 Q1乃至Q6……NPNトランジスタ、Q7乃至Q9……PNPトラン
ジスタ、R1乃至R6……抵抗、I1,I2……定電流源、Q10乃
至Q15……NPNトランジスタ、R7乃至R10……抵抗。
図、第２図は本発明の他の実施例を説明するための回路
図、第３図，第４図は従来のレベル変換回路を説明する
ための回路図である。 Q1乃至Q6……NPNトランジスタ、Q7乃至Q9……PNPトラン
ジスタ、R1乃至R6……抵抗、I1,I2……定電流源、Q10乃
至Q15……NPNトランジスタ、R7乃至R10……抵抗。
Claims (1)
- 【請求項１】差動形式に接続されるとともにそれぞれの
コレクタが第１および第２の抵抗を介して第１の電源端
子に接続された第１及び第２のトランジスタと、エミッ
タが第３の抵抗を介して前記第１の電源端子に接続され
コレクタが電流源を介して第２の電源端子に接続された
第３のトランジスタと、この第３のトランジスタのベー
スとコレクタとを接続する手段と、ベースが前記第３の
トランジスタのベースに接続されエミッタが前記第２の
トランジスタのコレクタに接続された第４のトランジス
タと、ベースが前記第３のトランジスタのベースに接続
されエミッタが前記第１のトランジスタのコレクタに接
続された第５のトランジスタと、前記第５のトランジス
タのコレクタに接続された出力端子と、コレクタが前記
出力端子に接続されエミッタが前記第２の電源端子に接
続された第６のトランジスタと、この第６のトランジス
タのベースを前記第４のトランジスタのコレクタに接続
する手段と、コレクタ及びベースが前記出力端子に共通
に接続されエミッタが前記第３のトランジスタのコレク
タに接続された第７のトランジスタと、コレクタ及びベ
ースが前記第４のトランジスタのコレクタに共通に接続
されエミッタが前記出力端子に接続された第８のトラン
ジスタとを含むことを特徴とするレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344543A JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
| US07/632,167 US5066876A (en) | 1989-12-28 | 1990-12-21 | Circuit for converting ecl level signals to mos level signals |
| DE69022960T DE69022960T2 (de) | 1989-12-28 | 1990-12-28 | Transistorschaltung und Pegelkonverterschaltung. |
| EP90125725A EP0435335B1 (en) | 1989-12-28 | 1990-12-28 | Transistor circuit and level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344543A JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203410A JPH03203410A (ja) | 1991-09-05 |
| JP2546004B2 true JP2546004B2 (ja) | 1996-10-23 |
Family
ID=18370089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344543A Expired - Fee Related JP2546004B2 (ja) | 1989-12-28 | 1989-12-28 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5066876A (ja) |
| EP (1) | EP0435335B1 (ja) |
| JP (1) | JP2546004B2 (ja) |
| DE (1) | DE69022960T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| JP3092529B2 (ja) * | 1996-10-18 | 2000-09-25 | 日本電気株式会社 | ウィンドウコンパレータ回路 |
| JP3450176B2 (ja) | 1998-03-09 | 2003-09-22 | 日本電気株式会社 | 高速バスドライバ及び高速バス |
| CN111610955B (zh) * | 2020-06-28 | 2022-06-03 | 中国人民解放军国防科技大学 | 一种数据饱和加打包处理部件、芯片及设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177613A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | レベル変換回路 |
Family Cites Families (12)
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|---|---|---|---|---|
| US3173023A (en) * | 1961-07-10 | 1965-03-09 | Sperry Rand Corp | Input amplifier for a digital communications system |
| DE3217512A1 (de) * | 1982-05-10 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur pegelumsetzung |
| US4536665A (en) * | 1982-12-27 | 1985-08-20 | The Grass Valley Group, Inc. | Circuit for converting two balanced ECL level signals into an inverted TTL level signal |
| US4684831A (en) * | 1984-08-21 | 1987-08-04 | Applied Micro Circuits Corporation | Level shift circuit for interfacing between two different voltage levels using a current mirror circuit |
| JPS6157118A (ja) * | 1984-08-29 | 1986-03-24 | Toshiba Corp | レベル変換回路 |
| JPS6177424A (ja) * | 1984-09-25 | 1986-04-21 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
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- 1990-12-21 US US07/632,167 patent/US5066876A/en not_active Expired - Fee Related
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| DE69022960T2 (de) | 1996-05-30 |
| JPH03203410A (ja) | 1991-09-05 |
| EP0435335B1 (en) | 1995-10-11 |
| EP0435335A1 (en) | 1991-07-03 |
| DE69022960D1 (de) | 1995-11-16 |
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