JPH06260925A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH06260925A JPH06260925A JP5041629A JP4162993A JPH06260925A JP H06260925 A JPH06260925 A JP H06260925A JP 5041629 A JP5041629 A JP 5041629A JP 4162993 A JP4162993 A JP 4162993A JP H06260925 A JPH06260925 A JP H06260925A
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- JP
- Japan
- Prior art keywords
- base
- terminal
- emitter
- level shift
- current
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】温度変化ならびに素子のバラツキ等に起因する
レベルシフト量の変動を抑制する。 【構成】ベースが入力端子３１に接続されて、エミッタ
が出力端子３４に接続されるＮＰＮトランジスタ１１
と、ベースが入力端子３２に接続されて、エミッタが出
力端子３５に接続されるＮＰＮトランジスタ１２と、コ
レクタとベースとを連結して抵抗１５を介して出力端子
３４に接続され、エミッタが接地端子３６に接続される
ＮＰＮトランジスタ１３と、コレクタが抵抗１６を介し
て出力端子３５に接続され、ベースがＮＰＮトランジス
タ１３のベースに接続されて、エミッタが接地端子３６
に接続されるＮＰＮトランジスタ１４とを備えて構成さ
れている。ＮＰＮトランジスタ１３とＮＰＮトランジス
タ１４とはカレントミラー回路を形成し、流れる電流は
一定の同一電流量に保持され、温度変化に対応するレベ
ルシフト量の変動が抑制される。
レベルシフト量の変動を抑制する。 【構成】ベースが入力端子３１に接続されて、エミッタ
が出力端子３４に接続されるＮＰＮトランジスタ１１
と、ベースが入力端子３２に接続されて、エミッタが出
力端子３５に接続されるＮＰＮトランジスタ１２と、コ
レクタとベースとを連結して抵抗１５を介して出力端子
３４に接続され、エミッタが接地端子３６に接続される
ＮＰＮトランジスタ１３と、コレクタが抵抗１６を介し
て出力端子３５に接続され、ベースがＮＰＮトランジス
タ１３のベースに接続されて、エミッタが接地端子３６
に接続されるＮＰＮトランジスタ１４とを備えて構成さ
れている。ＮＰＮトランジスタ１３とＮＰＮトランジス
タ１４とはカレントミラー回路を形成し、流れる電流は
一定の同一電流量に保持され、温度変化に対応するレベ
ルシフト量の変動が抑制される。
Description
【０００１】
【産業上の利用分野】本発明はレベルシフト回路に関
し、特に正負両相信号の入力用として用いられるレベル
シフト回路に関する。
し、特に正負両相信号の入力用として用いられるレベル
シフト回路に関する。
【０００２】
【従来の技術】従来のレベルシフト回路の一例が図２に
示される。図２に示されるように、本従来例は、入力端
子３１および３２、電源端子３３、出力端子３４および
３５、接地端子３６に対応して、ＮＰＮトランジスタ２
１および２２と、抵抗２３および２４とを備えて構成さ
れている。入力端子３１および３２に入力される両相の
入力信号は、それぞれＮＰＮトランジスタ２１および２
２のベースに入力され、これらのＮＰＮトランジスタの
それぞれのエミッタを介して、出力端子３４および３５
より出力される。この場合、出力端子３４および３５よ
り出力される出力信号の直流成分は、入力端子３１およ
び３２に入力される両相の入力信号の直流成分に対し
て、ＮＰＮトランジスタ２１および２２の、それぞれの
ベース・エミッタ間電圧ＶBEだけレベルシフトされた信
号が出力される。
示される。図２に示されるように、本従来例は、入力端
子３１および３２、電源端子３３、出力端子３４および
３５、接地端子３６に対応して、ＮＰＮトランジスタ２
１および２２と、抵抗２３および２４とを備えて構成さ
れている。入力端子３１および３２に入力される両相の
入力信号は、それぞれＮＰＮトランジスタ２１および２
２のベースに入力され、これらのＮＰＮトランジスタの
それぞれのエミッタを介して、出力端子３４および３５
より出力される。この場合、出力端子３４および３５よ
り出力される出力信号の直流成分は、入力端子３１およ
び３２に入力される両相の入力信号の直流成分に対し
て、ＮＰＮトランジスタ２１および２２の、それぞれの
ベース・エミッタ間電圧ＶBEだけレベルシフトされた信
号が出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のレベル
シフト回路においては、一対のＮＰＮトランジスタ２１
および２２のエミッタが、それぞれ抵抗２１および２２
のみを介して接地されているために、温度の変化に対し
て、レベルシフト量に関与しているベース・エミッタ間
電圧ＶBEも変化し、これにより、当該レベルシフト回路
によるレベルシフト量が変動してしまうという欠点があ
る。
シフト回路においては、一対のＮＰＮトランジスタ２１
および２２のエミッタが、それぞれ抵抗２１および２２
のみを介して接地されているために、温度の変化に対し
て、レベルシフト量に関与しているベース・エミッタ間
電圧ＶBEも変化し、これにより、当該レベルシフト回路
によるレベルシフト量が変動してしまうという欠点があ
る。
【０００４】また、各ＮＰＮトランジスタ２１および２
２によるレベルシフト量は、それぞれ独立しているため
に、素子の製造バラツキ等により相互のレベルシフト量
に差異を生じ、期待するレベルシフト量に誤差が発生す
るという欠点がある。
２によるレベルシフト量は、それぞれ独立しているため
に、素子の製造バラツキ等により相互のレベルシフト量
に差異を生じ、期待するレベルシフト量に誤差が発生す
るという欠点がある。
【０００５】
【課題を解決するための手段】本発明のレベルシフト回
路は、コレクタが高電位電源に接続され、ベースが第１
の入力端子に接続されて、エミッタが第１の出力端子に
接続される第１のＮＰＮトランジスタと、コレクタが高
電位電源に接続され、ベースが第２の入力端子に接続さ
れて、エミッタが第２の出力端子に接続される第２のＮ
ＰＮトランジスタと、第１の電流入力端が、第１の抵抗
を介して前記第１の出力端子に接続され、第２の電流入
力端が、第２の抵抗を介して前記第２の出力端子に接続
されて、第１および第２の電流出力端が低電位電源に共
通接続されるカレントミラー回路とを備えて構成され
る。
路は、コレクタが高電位電源に接続され、ベースが第１
の入力端子に接続されて、エミッタが第１の出力端子に
接続される第１のＮＰＮトランジスタと、コレクタが高
電位電源に接続され、ベースが第２の入力端子に接続さ
れて、エミッタが第２の出力端子に接続される第２のＮ
ＰＮトランジスタと、第１の電流入力端が、第１の抵抗
を介して前記第１の出力端子に接続され、第２の電流入
力端が、第２の抵抗を介して前記第２の出力端子に接続
されて、第１および第２の電流出力端が低電位電源に共
通接続されるカレントミラー回路とを備えて構成され
る。
【０００６】なお、前記カレントミラー回路は、コレク
タとベースとを連結して前記第１の電流入力端とし、エ
ミッタを前記第１の電流出力端とする第３のＮＰＮトラ
ンジスタと、コレクタを前記第２の電流入力端とし、ベ
ースが前記第３のＮＰＮトランジスタのベースに接続さ
れて、エミッタを前記第２の電流出力端とする第４のＮ
ＰＮトランジスタとを備えて構成してもよい。
タとベースとを連結して前記第１の電流入力端とし、エ
ミッタを前記第１の電流出力端とする第３のＮＰＮトラ
ンジスタと、コレクタを前記第２の電流入力端とし、ベ
ースが前記第３のＮＰＮトランジスタのベースに接続さ
れて、エミッタを前記第２の電流出力端とする第４のＮ
ＰＮトランジスタとを備えて構成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、入力端子３１
および３２、電源端子３３、出力端子３４および３５、
接地端子３６に対応して、一対のＮＰＮトランジスタ１
１および１２と、コレクタとベースが接続されるＮＰＮ
トランジスタ１３と、ＮＰＮトランジスタ１４と、抵抗
１５および１６とを備えて構成される。本実施例の前述
の従来例と異なる点は、コレクタとベースが抵抗１５の
一端に接続され、エミッタが接地端子３６に接続される
ＮＰＮトランジスタ１３と、コレクタが抵抗１６の一端
に接続され、ベースがＮＰＮトランジスタ１３のベース
に接続されて、エミッタが接地端子３６に接続され、Ｎ
ＰＮトランジスタとともにカレントミラー回路を形成す
るＮＰＮトランジスタ１４が新たに付加されていること
である。
る。図１に示されるように、本実施例は、入力端子３１
および３２、電源端子３３、出力端子３４および３５、
接地端子３６に対応して、一対のＮＰＮトランジスタ１
１および１２と、コレクタとベースが接続されるＮＰＮ
トランジスタ１３と、ＮＰＮトランジスタ１４と、抵抗
１５および１６とを備えて構成される。本実施例の前述
の従来例と異なる点は、コレクタとベースが抵抗１５の
一端に接続され、エミッタが接地端子３６に接続される
ＮＰＮトランジスタ１３と、コレクタが抵抗１６の一端
に接続され、ベースがＮＰＮトランジスタ１３のベース
に接続されて、エミッタが接地端子３６に接続され、Ｎ
ＰＮトランジスタとともにカレントミラー回路を形成す
るＮＰＮトランジスタ１４が新たに付加されていること
である。
【０００９】図１において、入力端子３１および３２に
入力される両相の入力信号は、それぞれＮＰＮトランジ
スタ１１および１２のベースに入力され、これらのＮＰ
Ｎトランジスタのそれぞれのエミッタを介して、出力端
子３４および３５より出力される。この場合、出力端子
３４および３５より出力される出力信号の直流成分は、
入力端子３１および３２に入力される両相の入力信号の
直流成分に対して、ＮＰＮトランジスタ２１および２２
の、それぞれのベース・エミッタ間電圧ＶBEだけレベル
シフトされた信号が出力される。この場合、本実施例に
おいては、ＮＰＮトランジスタ１１および１２に流れる
エミッタ電流は、ＮＰＮトランジスタ１３および１４に
より形成されるカレントミラー回路の電流補償作用を介
して、温度変化に関係なく常に一定に保持されており、
且つ同一の電流を流すことが可能となる。従って、ＮＰ
Ｎトランジスタ１１および１２のベース・エミッタ間電
圧ＶBEの値も常時一定の状態となり、これにより、各Ｎ
ＰＮトランジスタによるレベルシフトは同一のシフト量
に維持され、且つ温度変化によるレベルシフト量の変動
が抑制されるとともに、製造段階におけるバラツキによ
るシフト量の変動も抑制される。
入力される両相の入力信号は、それぞれＮＰＮトランジ
スタ１１および１２のベースに入力され、これらのＮＰ
Ｎトランジスタのそれぞれのエミッタを介して、出力端
子３４および３５より出力される。この場合、出力端子
３４および３５より出力される出力信号の直流成分は、
入力端子３１および３２に入力される両相の入力信号の
直流成分に対して、ＮＰＮトランジスタ２１および２２
の、それぞれのベース・エミッタ間電圧ＶBEだけレベル
シフトされた信号が出力される。この場合、本実施例に
おいては、ＮＰＮトランジスタ１１および１２に流れる
エミッタ電流は、ＮＰＮトランジスタ１３および１４に
より形成されるカレントミラー回路の電流補償作用を介
して、温度変化に関係なく常に一定に保持されており、
且つ同一の電流を流すことが可能となる。従って、ＮＰ
Ｎトランジスタ１１および１２のベース・エミッタ間電
圧ＶBEの値も常時一定の状態となり、これにより、各Ｎ
ＰＮトランジスタによるレベルシフトは同一のシフト量
に維持され、且つ温度変化によるレベルシフト量の変動
が抑制されるとともに、製造段階におけるバラツキによ
るシフト量の変動も抑制される。
【００１０】
【発明の効果】以上説明したように、本発明は、一対の
ＮＰＮトランジスタを含む両相入力信号に対応するレベ
ルシフト回路に適用されて、前記一対のＮＰＮトランジ
スタのエミッタ電流を一定、且つ同一量の電流とするた
めに、前記一対のＮＰＮトランジスタの低電位側回路に
カレントミラー回路を配置して回路構成することによ
り、温度変動ならびに素子のバラツキによるレベルシフ
ト量の変化を抑制することができるという効果がある。
ＮＰＮトランジスタを含む両相入力信号に対応するレベ
ルシフト回路に適用されて、前記一対のＮＰＮトランジ
スタのエミッタ電流を一定、且つ同一量の電流とするた
めに、前記一対のＮＰＮトランジスタの低電位側回路に
カレントミラー回路を配置して回路構成することによ
り、温度変動ならびに素子のバラツキによるレベルシフ
ト量の変化を抑制することができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
１１〜１４、２１、２２ ＮＰＮトランジスタ １５、１６、２３、２４ 抵抗
Claims (2)
- 【請求項１】 コレクタが高電位電源に接続され、ベー
スが第１の入力端子に接続されて、エミッタが第１の出
力端子に接続される第１のＮＰＮトランジスタと、 コレクタが高電位電源に接続され、ベースが第２の入力
端子に接続されて、エミッタが第２の出力端子に接続さ
れる第２のＮＰＮトランジスタと、 第１の電流入力端が、第１の抵抗を介して前記第１の出
力端子に接続され、第２の電流入力端が、第２の抵抗を
介して前記第２の出力端子に接続されて、第１および第
２の電流出力端が低電位電源に共通接続されるカレント
ミラー回路と、 を備えて構成されることを特徴とするレベルシフト回
路。 - 【請求項２】 前記カレントミラー回路が、 コレクタとベースとを連結して前記第１の電流入力端と
し、エミッタを前記第１の電流出力端とする第３のＮＰ
Ｎトランジスタと、 コレクタを前記第２の電流入力端とし、ベースが前記第
３のＮＰＮトランジスタのベースに接続されて、エミッ
タを前記第２の電流出力端とする第４のＮＰＮトランジ
スタとを備えて構成される請求項１記載のレベルシフト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041629A JPH06260925A (ja) | 1993-03-03 | 1993-03-03 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041629A JPH06260925A (ja) | 1993-03-03 | 1993-03-03 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260925A true JPH06260925A (ja) | 1994-09-16 |
Family
ID=12613626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5041629A Pending JPH06260925A (ja) | 1993-03-03 | 1993-03-03 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014878A1 (en) * | 1998-09-03 | 2000-03-16 | Telefonaktiebolaget Lm Ericsson | Electronic circuit |
| KR100354672B1 (ko) * | 1998-12-15 | 2002-10-04 | 닛뽄덴끼 가부시끼가이샤 | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 |
-
1993
- 1993-03-03 JP JP5041629A patent/JPH06260925A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014878A1 (en) * | 1998-09-03 | 2000-03-16 | Telefonaktiebolaget Lm Ericsson | Electronic circuit |
| US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
| KR100354672B1 (ko) * | 1998-12-15 | 2002-10-04 | 닛뽄덴끼 가부시끼가이샤 | 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000523 |