JPS61126694A - サンプルホ−ルド回路用スイツチ回路 - Google Patents
サンプルホ−ルド回路用スイツチ回路Info
- Publication number
- JPS61126694A JPS61126694A JP59246503A JP24650384A JPS61126694A JP S61126694 A JPS61126694 A JP S61126694A JP 59246503 A JP59246503 A JP 59246503A JP 24650384 A JP24650384 A JP 24650384A JP S61126694 A JPS61126694 A JP S61126694A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- electric current
- current
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、高速なサンプルホールド回路に用いられる
スイッチ回路に関する。
スイッチ回路に関する。
［発明の技術的背景とその問題点］
高速化を図ったサンプルホールド回路として、本出願人
による特願昭５８−２１１８７９号、「サンプル・ホー
ルド回路」にスイッチ回路部の基本構成が提案されてい
る。しかし、スイッチ回路部を電圧駆動形に構成してい
るため、高速動作が期待できる反面、大きな電力を必要
とし、ＩＣ七がしにくかったり回路構成が複雑となるな
ど改良の余地があった。
による特願昭５８−２１１８７９号、「サンプル・ホー
ルド回路」にスイッチ回路部の基本構成が提案されてい
る。しかし、スイッチ回路部を電圧駆動形に構成してい
るため、高速動作が期待できる反面、大きな電力を必要
とし、ＩＣ七がしにくかったり回路構成が複雑となるな
ど改良の余地があった。
［発明の目的］
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＩＣ化がしやすく、回路構成
を簡単化できるとともに、高速動作性を損うことのない
すぐれたサンプルホールド回路用スイッチ回路を提供す
ることである。
その目的とするところは、ＩＣ化がしやすく、回路構成
を簡単化できるとともに、高速動作性を損うことのない
すぐれたサンプルホールド回路用スイッチ回路を提供す
ることである。
［発明の概要コ
すなわち、この発明においては、上記の目的を達成する
ために、サンプルホールド回路のスイッチ回路部を電流
駆動形に構成したもので、電流駆動形のスイッチ回路は
構成が簡単であるが高速性には限界があるため、サンプ
ル状態からホールド状態に切換える時に、サンプル状態
に供給していた電流とは逆方向に電流を供給することに
より、高速性を確保している。
ために、サンプルホールド回路のスイッチ回路部を電流
駆動形に構成したもので、電流駆動形のスイッチ回路は
構成が簡単であるが高速性には限界があるため、サンプ
ル状態からホールド状態に切換える時に、サンプル状態
に供給していた電流とは逆方向に電流を供給することに
より、高速性を確保している。
［発明の実施例］
以下、この発明の一実施例について、図面を参照して説
明する。入力信号ＳＡが供給される入力端子１１には、
ＮＰＮ形のトランジスタＱ１およびＰＮＰ形のトランジ
スタＱ２のベースがそれぞれ接続される。上記トランジ
スタＱ１のコレクタには、電源Ｖｃｃライン１０が接続
され、エミッタには電流源１２を介して接地点が接続さ
れる。また、上記トランジスタＱ２のエミッタには電流
源１３を介して上記電源Ｖｃｃライン１０が接続され、
コレクタは接地される。上記ｉＩ源Ｖｃｃライン１０と
接地点間には、ＮＰＮ形のトランジスタＱ３．抵抗Ｒ１
，Ｒ２およびＰＮＰ形のトランジスタＱ４がそれぞれ直
列接続される。上記トランジスタＱ３のベースには上記
トランジスタＱ２のエミッタが接続され、上記トランジ
スタＱ４のベースには上記トランジスタＱ１のエミッタ
が接続される。上記トランジスタＱ４のベースと電源■
ＣＣライン１０の間には電流源１４が設けられ、上記ト
ランジスタＱ３のベースと接地点間には電流源１５が設
けられる。上記トランジスタＱ３のベースには、ダイオ
ードＤ１のカソードが接続され、このダイオードＤ１の
アノードには電源■１の正極が接続される。上記トラン
ジスタＱ４のベースにはダイオードＤ２のアノードが接
続され、このダイオードＤ２のカソードには電ＩＶ２の
正極が接続される。
明する。入力信号ＳＡが供給される入力端子１１には、
ＮＰＮ形のトランジスタＱ１およびＰＮＰ形のトランジ
スタＱ２のベースがそれぞれ接続される。上記トランジ
スタＱ１のコレクタには、電源Ｖｃｃライン１０が接続
され、エミッタには電流源１２を介して接地点が接続さ
れる。また、上記トランジスタＱ２のエミッタには電流
源１３を介して上記電源Ｖｃｃライン１０が接続され、
コレクタは接地される。上記ｉＩ源Ｖｃｃライン１０と
接地点間には、ＮＰＮ形のトランジスタＱ３．抵抗Ｒ１
，Ｒ２およびＰＮＰ形のトランジスタＱ４がそれぞれ直
列接続される。上記トランジスタＱ３のベースには上記
トランジスタＱ２のエミッタが接続され、上記トランジ
スタＱ４のベースには上記トランジスタＱ１のエミッタ
が接続される。上記トランジスタＱ４のベースと電源■
ＣＣライン１０の間には電流源１４が設けられ、上記ト
ランジスタＱ３のベースと接地点間には電流源１５が設
けられる。上記トランジスタＱ３のベースには、ダイオ
ードＤ１のカソードが接続され、このダイオードＤ１の
アノードには電源■１の正極が接続される。上記トラン
ジスタＱ４のベースにはダイオードＤ２のアノードが接
続され、このダイオードＤ２のカソードには電ＩＶ２の
正極が接続される。
これら電源Ｖ１．Ｖ２の負楊はそれぞれ接地点に接続さ
れる。そして、上記電流源１２〜１５はそれぞれ制御信
号Ｃ８が供給されるコントロール回路１７の出力によっ
て制御され、上記抵抗Ｒ１とＲ２との接続点に接続され
た出力端子１６から出力信号ＯＵＴを得るようにして成
る。
れる。そして、上記電流源１２〜１５はそれぞれ制御信
号Ｃ８が供給されるコントロール回路１７の出力によっ
て制御され、上記抵抗Ｒ１とＲ２との接続点に接続され
た出力端子１６から出力信号ＯＵＴを得るようにして成
る。
次に、上記のような構成において動作を説明する。まず
サンプル状態においては、上記コントロール回路１７の
出力により電流源１２．１３が選択され、これら電流源
１２．１３から回路に電流が供給される。
サンプル状態においては、上記コントロール回路１７の
出力により電流源１２．１３が選択され、これら電流源
１２．１３から回路に電流が供給される。
この時、電流源１４．’１５からの電流の供給を停止し
ているので、この回路は高速のバッファアンプとして働
き、トランジスタＱ１．Ｑ２のベースに供給される入力
信号ＳＡを増幅した信号が上記出力端子１６から出力信
号ＯＵＴとして出力される。一方、ホールド状態では、
コントロール回路１１より上記電流源１４．１５が選択
され、上記トランジスタＱ１〜Ｑ４が逆バイアスとなっ
て全てオフ状態となるので、上記出力端子１６に接続さ
れた負荷容量（図示しない）により、サンプリングした
電位が保持される。なお、上記電源Ｖ１．Ｖ２はそれぞ
れ電圧クランプ用のもので、ｖｌは入力信号ＳＡより低
い電圧、ｖ２は高い電圧に設定する。上記ダイオードＤ
１．電源■１、およびダイオードＤ２．電源■２はそれ
ぞれクランプ回路を構成して゛おり、電流源１４．１５
が選択された場合にこれらの電流源が°飽和しないよう
にするためのものである。また、抵抗Ｒ１，Ｒ２は必ず
しも必要ではないが、サンプル状態において入力信＠Ｓ
Ａが急に立ち上がった（あるいは立ち下がった）場合の
リンギング防止用である。
ているので、この回路は高速のバッファアンプとして働
き、トランジスタＱ１．Ｑ２のベースに供給される入力
信号ＳＡを増幅した信号が上記出力端子１６から出力信
号ＯＵＴとして出力される。一方、ホールド状態では、
コントロール回路１１より上記電流源１４．１５が選択
され、上記トランジスタＱ１〜Ｑ４が逆バイアスとなっ
て全てオフ状態となるので、上記出力端子１６に接続さ
れた負荷容量（図示しない）により、サンプリングした
電位が保持される。なお、上記電源Ｖ１．Ｖ２はそれぞ
れ電圧クランプ用のもので、ｖｌは入力信号ＳＡより低
い電圧、ｖ２は高い電圧に設定する。上記ダイオードＤ
１．電源■１、およびダイオードＤ２．電源■２はそれ
ぞれクランプ回路を構成して゛おり、電流源１４．１５
が選択された場合にこれらの電流源が°飽和しないよう
にするためのものである。また、抵抗Ｒ１，Ｒ２は必ず
しも必要ではないが、サンプル状態において入力信＠Ｓ
Ａが急に立ち上がった（あるいは立ち下がった）場合の
リンギング防止用である。
第２図は、上記第１図の回路の具体的な構成例を示して
いる。図において、前記第１図に対応する部分には同じ
符号を付す。第２図におけるＮＰＮ形のトランジスタＱ
５と抵抗Ｒ３は電流源１２に、ＰＮＰ形のトランジスタ
Ｑ６と抵抗Ｒ４は電流源１３に、ＰＮＰ形のトランジス
タＱ７と抵抗Ｒ５は電流［１４に、ＮＰＮ形のトランジ
スタＱ８と抵抗Ｒ６は電流源１５にそれぞれ対応してい
る。
いる。図において、前記第１図に対応する部分には同じ
符号を付す。第２図におけるＮＰＮ形のトランジスタＱ
５と抵抗Ｒ３は電流源１２に、ＰＮＰ形のトランジスタ
Ｑ６と抵抗Ｒ４は電流源１３に、ＰＮＰ形のトランジス
タＱ７と抵抗Ｒ５は電流［１４に、ＮＰＮ形のトランジ
スタＱ８と抵抗Ｒ６は電流源１５にそれぞれ対応してい
る。
、上記トランジスタＱ５．抵抗Ｒ３とＮＰＮ形のトラン
ジスタＱ９．抵抗Ｒ７，Ｒ８は第１のカレントミラー回
路を構成しており、上記トランジスタＱ６．抵抗Ｒ４と
ＰＮＰ形のトランジスタＱ１０゜抵抗Ｒ９，Ｒ１０は第
２のカレントミラー回路を構成している。また同様に上
記トランジスタＱ７゜抵抗Ｒ５とＰＮＰ形のトランジス
タＱ１１．抵抗Ｒ１１，Ｒ１２、および上記トランジス
タＱ８．抵抗Ｒ６とＮＰＮ形のトランジスタＱ１２．抵
抗Ｒ１３゜Ｒ１４とがそれぞれ、第３．第４のカレント
ミラー回路を構成している。逆相の制御信号ＣＳａ。
ジスタＱ９．抵抗Ｒ７，Ｒ８は第１のカレントミラー回
路を構成しており、上記トランジスタＱ６．抵抗Ｒ４と
ＰＮＰ形のトランジスタＱ１０゜抵抗Ｒ９，Ｒ１０は第
２のカレントミラー回路を構成している。また同様に上
記トランジスタＱ７゜抵抗Ｒ５とＰＮＰ形のトランジス
タＱ１１．抵抗Ｒ１１，Ｒ１２、および上記トランジス
タＱ８．抵抗Ｒ６とＮＰＮ形のトランジスタＱ１２．抵
抗Ｒ１３゜Ｒ１４とがそれぞれ、第３．第４のカレント
ミラー回路を構成している。逆相の制御信号ＣＳａ。
Ｃ８ｂがそれぞれ供給されるＰＮＰ形のトランジスタＱ
１３． Ｑ１４は、電流源１８からの電流を上記第１の
カレントミラー回路に供給するか、第４のカレントミラ
ー回路に供給するかを決定するためのもので、制御信号
ｃｓａ、ｃｓｂがそれぞれ供給されるＮＰＮ形のトラン
ジスタＱ１５． ＱｌＢは、電流源１９の電流を上記第
２のカレントミラー回路に供給するか、第３のカレント
ミラー回路に供給するかを決定するためのものである。
１３． Ｑ１４は、電流源１８からの電流を上記第１の
カレントミラー回路に供給するか、第４のカレントミラ
ー回路に供給するかを決定するためのもので、制御信号
ｃｓａ、ｃｓｂがそれぞれ供給されるＮＰＮ形のトラン
ジスタＱ１５． ＱｌＢは、電流源１９の電流を上記第
２のカレントミラー回路に供給するか、第３のカレント
ミラー回路に供給するかを決定するためのものである。
なお、Ｒ１５〜Ｒ１８はそれぞれ負荷抵抗である。
上記のような構成において、サンプル時には制−御信号
Ｃ８ａが１１１１１レベル、Ｃ８ｂが°゛Ｏ°Ｏ°ルベ
ル。これによって、トランジスタＱ１４゜Ｑ１５がオン
状態なり（この時トランジスタＱ１３゜ＱｌＢはオフす
る〉、第１．第２のカレントミラー回路に電流が流れる
。従って、トランジスタＱ９に流れる電流と同じ電流が
トランジスタＱ５を流れるとともに、トランジスタＱＩ
Ｑを流れる電流と同じ電流がトランジスタＱ６を流れて
入力信号ＳＡのサンプリングが行われる。この時、トラ
ンジスタＱ７．Ｑ８はオフ状態となっている。
Ｃ８ａが１１１１１レベル、Ｃ８ｂが°゛Ｏ°Ｏ°ルベ
ル。これによって、トランジスタＱ１４゜Ｑ１５がオン
状態なり（この時トランジスタＱ１３゜ＱｌＢはオフす
る〉、第１．第２のカレントミラー回路に電流が流れる
。従って、トランジスタＱ９に流れる電流と同じ電流が
トランジスタＱ５を流れるとともに、トランジスタＱＩ
Ｑを流れる電流と同じ電流がトランジスタＱ６を流れて
入力信号ＳＡのサンプリングが行われる。この時、トラ
ンジスタＱ７．Ｑ８はオフ状態となっている。
一方、ホールド状態時には、制御信号Ｃ８ａが″０″レ
ベル、Ｃ８ｂが“１″レベルとなる。これによって、ト
ランジスタＱ１３． ＱｌＢがオン状態なり（この時ト
ランジスタＱ１４． Ｑ１５はオフする）第３．第４の
カレントミラー回路に電流が流れる。
ベル、Ｃ８ｂが“１″レベルとなる。これによって、ト
ランジスタＱ１３． ＱｌＢがオン状態なり（この時ト
ランジスタＱ１４． Ｑ１５はオフする）第３．第４の
カレントミラー回路に電流が流れる。
従って、トランジスタＱ１２に流れる電流と同じ電流が
トランジスタＱ８を流れるとともに、トランジスタＱ１
１を流れる電流と同じ電流がトランジスタＱ７を流れて
、トランジスタ０１〜Ｑ４が全て逆バイアスとなってオ
フし、ホールド状態となる。
トランジスタＱ８を流れるとともに、トランジスタＱ１
１を流れる電流と同じ電流がトランジスタＱ７を流れて
、トランジスタ０１〜Ｑ４が全て逆バイアスとなってオ
フし、ホールド状態となる。
この時、トランジスタＱ５．Ｑ６はオフ状態となってい
る。
る。
このような構成によれば、電流モードのスイッチ動作が
できるので、ＩＣ化が容易であり、サンプル状態からホ
ールド状態に切換える時に、サンプル状態で供給してい
た電流とは逆方向の電流を供給するので高速性も確保で
きる。また、低電圧動作が可能であり、素子数を削減す
るとともに回路構成の簡単化も図れる。
できるので、ＩＣ化が容易であり、サンプル状態からホ
ールド状態に切換える時に、サンプル状態で供給してい
た電流とは逆方向の電流を供給するので高速性も確保で
きる。また、低電圧動作が可能であり、素子数を削減す
るとともに回路構成の簡単化も図れる。
［発明の効果］
以上説明したようにこの発明によれば、ＩＣ化がしやす
く、回路構成を簡単化できるとともに、高速動作性を損
うことのないすぐれたサンプルホールド回路用スイッチ
回路が得られる。
く、回路構成を簡単化できるとともに、高速動作性を損
うことのないすぐれたサンプルホールド回路用スイッチ
回路が得られる。
第１図はこの発明の一実施例に係わるサンプルホールド
回路用スイッチ回路を説明するための図、第２図は上記
第１図の回路の具体的な構成例を示す回路図である。 Ｑ１〜Ｑ４・・・トランジスタ、１１・・・入力端子、
１２〜１５・・・電流源、Ｒ１，Ｒ２・・・抵抗、１６
・・・出力端子、１１・・・コントロール回路、ＳＡ・
・・入力信号、ＯＵＴ・・・出力信号、Ｖｃｃ・・・電
源。
回路用スイッチ回路を説明するための図、第２図は上記
第１図の回路の具体的な構成例を示す回路図である。 Ｑ１〜Ｑ４・・・トランジスタ、１１・・・入力端子、
１２〜１５・・・電流源、Ｒ１，Ｒ２・・・抵抗、１６
・・・出力端子、１１・・・コントロール回路、ＳＡ・
・・入力信号、ＯＵＴ・・・出力信号、Ｖｃｃ・・・電
源。
Claims (1)
- ベースが入力端子に接続されコレクタが電源に接続さ
れるＮＰＮ形の第１トランジスタと、上記第１トランジ
スタのエミッタと接地点間に設けられる第１の電流源と
、ベースが上記入力端子に接続されコレクタが接地され
るＰＮＰ形の第２トランジスタと、上記第２トランジス
タのエミッタと電源間に設けられる第２の電流源と、上
記第２トランジスタのエミッタにベースが接続されコレ
クタが電源に接続されるＮＰＮ形の第３トランジスタと
、この第３トランジスタのベースと接地点間に設けられ
る第３の電流源と、上記第１トランジスタのエミッタに
ベースが接続されコレクタが接地されるＰＮＰ形の第４
トランジスタと、この第４トランジスタのベースと電源
間に設けられる第４の電流源と、上記第３、第４トラン
ジスタの各エミッタ間に直列接続される第１、第２の抵
抗と、上記第１ないし第４の電流源を制御するコントロ
ール回路とを具備し、サンプリング時に上記コントロー
ル回路により上記第１、第２の電流源を選択し、ホール
ド時には上記第３、第４の電流源を選択して上記第１、
第２抵抗の接続点から出力を得る如く構成したことを特
徴とするサンプルホールド回路用スイッチ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246503A JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246503A JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126694A true JPS61126694A (ja) | 1986-06-14 |
| JPH0310200B2 JPH0310200B2 (ja) | 1991-02-13 |
Family
ID=17149363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246503A Granted JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126694A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359426U (ja) * | 1986-10-06 | 1988-04-20 | ||
| JPH01296815A (ja) * | 1988-05-25 | 1989-11-30 | Canon Inc | 半導体集積回路 |
-
1984
- 1984-11-21 JP JP59246503A patent/JPS61126694A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359426U (ja) * | 1986-10-06 | 1988-04-20 | ||
| JPH01296815A (ja) * | 1988-05-25 | 1989-11-30 | Canon Inc | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310200B2 (ja) | 1991-02-13 |
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