JP2687160B2 - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JP2687160B2 JP2687160B2 JP1063841A JP6384189A JP2687160B2 JP 2687160 B2 JP2687160 B2 JP 2687160B2 JP 1063841 A JP1063841 A JP 1063841A JP 6384189 A JP6384189 A JP 6384189A JP 2687160 B2 JP2687160 B2 JP 2687160B2
- Authority
- JP
- Japan
- Prior art keywords
- npn transistor
- emitter
- transistor
- current
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、切り換え動作時の過渡期に生じる過渡電圧
(スイッチングノイズ)を低減するスイッチ回路に関す
るものである。
(スイッチングノイズ)を低減するスイッチ回路に関す
るものである。
(従来の技術) 電圧切換式スイッチ回路の従来例を第2図に示す。第
2図において、21はスイッチ電圧作成回路ブロック、22
はスイッチ電圧作成回路ブロック21から供給されるスイ
ッチ電圧を受けて異なる信号源SGAおよびSGBをスイッチ
するスイッチ回路ブロック、23はスイッチ電圧作成回路
ブロック21およびスイッチ回路ブロック22へのバイアス
供給回路ブロックである。
2図において、21はスイッチ電圧作成回路ブロック、22
はスイッチ電圧作成回路ブロック21から供給されるスイ
ッチ電圧を受けて異なる信号源SGAおよびSGBをスイッチ
するスイッチ回路ブロック、23はスイッチ電圧作成回路
ブロック21およびスイッチ回路ブロック22へのバイアス
供給回路ブロックである。
スイッチ電圧作成回路ブロック21の入力端子INに印加
された外部入力切換電圧は、トランジスタQ24をON,OFF
し、トランジスタQ21のベースバイアスを切換える。ト
ランジスタQ21はトランジスタQ22とエミッタ共通の差動
構成となっているので、トランジスタQ21,Q22のコレク
タには外部入力切換電圧に応じた所定の電圧が発生す
る。この電圧を利用して、スイッチ回路ブロック22の異
なる信号源SGA,SGBを切換える。
された外部入力切換電圧は、トランジスタQ24をON,OFF
し、トランジスタQ21のベースバイアスを切換える。ト
ランジスタQ21はトランジスタQ22とエミッタ共通の差動
構成となっているので、トランジスタQ21,Q22のコレク
タには外部入力切換電圧に応じた所定の電圧が発生す
る。この電圧を利用して、スイッチ回路ブロック22の異
なる信号源SGA,SGBを切換える。
一般に、スイッチ電圧作成回路ブロック21の各素子の
定数、差動トランジスタQ21,Q22のコレクタ電圧V1,V2、
カレントソーストランジスタQ23のエミッタ電流IE3は、
電源電圧をVCCとし、抵抗R27,R28を流れる電流をそれぞ
れI27,I28、信号源SGA(SGB)のバイアス電圧をVBとし
て次の条件を満足するように設計する。
定数、差動トランジスタQ21,Q22のコレクタ電圧V1,V2、
カレントソーストランジスタQ23のエミッタ電流IE3は、
電源電圧をVCCとし、抵抗R27,R28を流れる電流をそれぞ
れI27,I28、信号源SGA(SGB)のバイアス電圧をVBとし
て次の条件を満足するように設計する。
V1,V2のHigh電圧 VH=VCC−R26(I28+I28)>VB +SGA(SGB)の最大振幅/2 ……(1) V1,V2のLow電圧 VL=VCC−(R26+R27またはR28)(I27+I28) <VB−SGA(SGB)の最大振幅/2 ……(2) IE3≒{(1+μFE)/μFE}2(I27+I28) ≒{(1+μFE)/μFE}2(IS1exp qVBE1/kT +IS2exp qVBE2/kT) ……(3) 但し μFE:エミッタ接地電流増幅率 IS1,IS2:トランジスタQ21,Q22の接合の飽和電流 VBE1,VBE2:トランジスタQ21,Q22のベース・エミッタ間
電圧 q:電子の電荷量 k:ボルツマン定数 T:絶対温度 また、同時にスイッチング時に発生する不要な過渡電
圧波形を低減するため、V1=V2となる時のスイッチング
電圧をVSとすると、次の(4),(5)式も満足させる
必要がある。
電圧 q:電子の電荷量 k:ボルツマン定数 T:絶対温度 また、同時にスイッチング時に発生する不要な過渡電
圧波形を低減するため、V1=V2となる時のスイッチング
電圧をVSとすると、次の(4),(5)式も満足させる
必要がある。
VS=VB=VCC−R26(I27+I28)−R27I27 ……(4) VB=VCC−R26(I27+I28)−R28I28 ……(5) なお、第2図において、R21ないしR26,R29ないしR38
は抵抗、D21,D22はダイオード、Q24ないしQ33はトラン
ジスタ、C21,C22はコンデンサである。
は抵抗、D21,D22はダイオード、Q24ないしQ33はトラン
ジスタ、C21,C22はコンデンサである。
(発明が解決しようとする課題) しかしながら、従来の設計例における実際のスイッチ
回路においては、トランジスタのISやVBE,μFE,抵抗の
値のバラツキのない、また、VCCや入力信号源振幅レベ
ルの変動のない状態において、各素子の定数を決め得て
も、バラツキ,変動を含めた状態においても、常に前記
の(1)式ないし(5)式を満足させることは極めて困
難であり、過渡電圧の発生は許容せざるを得なかった。
本発明は、このような過渡電圧を防止する簡略なスイッ
チの一手段を提供することを目的とするものである。
回路においては、トランジスタのISやVBE,μFE,抵抗の
値のバラツキのない、また、VCCや入力信号源振幅レベ
ルの変動のない状態において、各素子の定数を決め得て
も、バラツキ,変動を含めた状態においても、常に前記
の(1)式ないし(5)式を満足させることは極めて困
難であり、過渡電圧の発生は許容せざるを得なかった。
本発明は、このような過渡電圧を防止する簡略なスイッ
チの一手段を提供することを目的とするものである。
(課題を解決するための手段) 上記問題点を解決するために、本発明のスイッチ回路
は、ベースに第1の入力信号(SGA)が入力される第1
のNPNトランジスタ(Q7)と、ベースに第2の入力信号
(SGB)が入力される第2のNPNトランジスタ(Q8)と、
前記第1のNPNトランジスタのエミッタにカソードを接
続した第1のダイオード(D1)と、前記第2のNPNトラ
ンジスタのエミッタにカソードを接続した第2のダイオ
ード(D2)と、前記第1,第2のダイオードのアノードの
共通接続点に電流を供給する電流源(Q11)とを有し、
前記第1および第2の入力信号を選択した出力信号を前
記アノード共通接続点から出力するスイッチ回路におい
て、 前記第1のNPNトランジスタのエミッタと電源端子(V
CC)との間に接続された第1の抵抗(R3)と、前記第2
のNPNトランジスタのエミッタと電源端子との間に接続
された第2の抵抗(R10)と、前記第1のNPNトランジス
タのエミッタにコレクタを接続しエミッタと接地点との
間に第3の抵抗(R11)を接続したカレントソース用の
第3のNPNトランジスタ(Q9)と、前記第2のNPNトラン
ジスタのエミッタにコレクタを接続しエミッタを前記第
3のNPNトランジスタのエミッタと共通接続したカレン
トソース用の第4のNPNトランジスタ(Q10)とを具備
し、前記第3,第4のNPNトランジスタのベースを差動回
路の出力で交互にスイッチング制御することを特徴とす
るものである。
は、ベースに第1の入力信号(SGA)が入力される第1
のNPNトランジスタ(Q7)と、ベースに第2の入力信号
(SGB)が入力される第2のNPNトランジスタ(Q8)と、
前記第1のNPNトランジスタのエミッタにカソードを接
続した第1のダイオード(D1)と、前記第2のNPNトラ
ンジスタのエミッタにカソードを接続した第2のダイオ
ード(D2)と、前記第1,第2のダイオードのアノードの
共通接続点に電流を供給する電流源(Q11)とを有し、
前記第1および第2の入力信号を選択した出力信号を前
記アノード共通接続点から出力するスイッチ回路におい
て、 前記第1のNPNトランジスタのエミッタと電源端子(V
CC)との間に接続された第1の抵抗(R3)と、前記第2
のNPNトランジスタのエミッタと電源端子との間に接続
された第2の抵抗(R10)と、前記第1のNPNトランジス
タのエミッタにコレクタを接続しエミッタと接地点との
間に第3の抵抗(R11)を接続したカレントソース用の
第3のNPNトランジスタ(Q9)と、前記第2のNPNトラン
ジスタのエミッタにコレクタを接続しエミッタを前記第
3のNPNトランジスタのエミッタと共通接続したカレン
トソース用の第4のNPNトランジスタ(Q10)とを具備
し、前記第3,第4のNPNトランジスタのベースを差動回
路の出力で交互にスイッチング制御することを特徴とす
るものである。
(作 用) 上記構成により、カレントソース用の第3または第4
のNPNトランジスタ(Q9またはQ10)のいずれかの動作を
選択して、第1のNPNトランジスタQ7または第2のNPNト
ランジスタQ8の一方の動作を選択する。例えば、第3の
NPNトランジスタQ9の動作電流を大きくし、第4のNPNト
ランジスタQ10の動作電流を小さくすると、第1のNPNト
ランジスタQ7のエミッタ電位が下降して第1のNPNトラ
ンジスタQ7および第1のダイオードD1が導通する。その
一方で、第2のNPNトランジスタQ8のエミッタ電位は第
2の抵抗R10によってプルアップされ、第2のNPNトラン
ジスタQ8および第2のダイオードD2が遮断され、第1の
入力信号SGAを選択した出力信号を、第1,第2のダイオ
ード(D1,D2)のアノード共通接続点から出力する。逆
に、第3のNPNトランジスタQ3の動作電流を小さくし、
第4のNPNトランジスタQ10の動作電流を大きくすると、
第2のNPNトランジスタQ8および第2のダイオードD2が
導通し、第1のNPNトランジスタQ7および第1のダイオ
ードD1が遮断されて、第2の入力信号SGBを選択した出
力信号を出力する。
のNPNトランジスタ(Q9またはQ10)のいずれかの動作を
選択して、第1のNPNトランジスタQ7または第2のNPNト
ランジスタQ8の一方の動作を選択する。例えば、第3の
NPNトランジスタQ9の動作電流を大きくし、第4のNPNト
ランジスタQ10の動作電流を小さくすると、第1のNPNト
ランジスタQ7のエミッタ電位が下降して第1のNPNトラ
ンジスタQ7および第1のダイオードD1が導通する。その
一方で、第2のNPNトランジスタQ8のエミッタ電位は第
2の抵抗R10によってプルアップされ、第2のNPNトラン
ジスタQ8および第2のダイオードD2が遮断され、第1の
入力信号SGAを選択した出力信号を、第1,第2のダイオ
ード(D1,D2)のアノード共通接続点から出力する。逆
に、第3のNPNトランジスタQ3の動作電流を小さくし、
第4のNPNトランジスタQ10の動作電流を大きくすると、
第2のNPNトランジスタQ8および第2のダイオードD2が
導通し、第1のNPNトランジスタQ7および第1のダイオ
ードD1が遮断されて、第2の入力信号SGBを選択した出
力信号を出力する。
そして、第1のNPNトランジスタQ7と第1のダイオー
ドD1または、第2のNPNトランジスタQ8と第2のダイオ
ードD2のいずれか一方を導通するとき、他方をプルアッ
プして逆バイアスすることから、他方の遮断が確実にな
り、他方の入力信号が出力に漏洩する心配がなくなる。
また、エミッタを共通接続して差動回路構成となってい
るカレントソース用の第3,第4のNPNトランジスタQ9,Q
10を用いて、第1,第2のNPNトランジスタQ7,Q8の動作電
流を逆向きに同時に制御するから、それらの切り換え動
作に時間差を生じないため、切り換え動作時の過渡電圧
(スイッチングノイズ)が少なくなる。
ドD1または、第2のNPNトランジスタQ8と第2のダイオ
ードD2のいずれか一方を導通するとき、他方をプルアッ
プして逆バイアスすることから、他方の遮断が確実にな
り、他方の入力信号が出力に漏洩する心配がなくなる。
また、エミッタを共通接続して差動回路構成となってい
るカレントソース用の第3,第4のNPNトランジスタQ9,Q
10を用いて、第1,第2のNPNトランジスタQ7,Q8の動作電
流を逆向きに同時に制御するから、それらの切り換え動
作に時間差を生じないため、切り換え動作時の過渡電圧
(スイッチングノイズ)が少なくなる。
(実施例) 第1図に本発明の一実施例を示す。図において、1は
カレントミラー回路ブロックであり、複数(図の場合は
2つ)のカレントミラー回路を有している。2は印加電
流切換えブロックであり、電流切換出力トランジスタ
Q1,Q2のコレクタは、それぞれカレントミラー回路ブロ
ック1のカレントミラーのダイオード接続トランジスタ
Q3,Q4のアノード側およびカレントソーストランジスタQ
9,Q10のベースへ接続している。3はスイッチ回路ブロ
ックであり、カレントミラー回路ブロック1のカレント
ソースの差動に応じて異なる信号源SGA,SGBを切換えて
いる。4はバイアスブロックであり、印加電流切換えブ
ロック2及びスイッチ回路ブロック3にバイアスを供給
している。
カレントミラー回路ブロックであり、複数(図の場合は
2つ)のカレントミラー回路を有している。2は印加電
流切換えブロックであり、電流切換出力トランジスタ
Q1,Q2のコレクタは、それぞれカレントミラー回路ブロ
ック1のカレントミラーのダイオード接続トランジスタ
Q3,Q4のアノード側およびカレントソーストランジスタQ
9,Q10のベースへ接続している。3はスイッチ回路ブロ
ックであり、カレントミラー回路ブロック1のカレント
ソースの差動に応じて異なる信号源SGA,SGBを切換えて
いる。4はバイアスブロックであり、印加電流切換えブ
ロック2及びスイッチ回路ブロック3にバイアスを供給
している。
以下に、回路動作を詳述する。印加電流切換えブロッ
ク2のトランジスタQ6のベース、即ち入力端子INに印加
された外部入力切換電圧に応じて、トランジスタQ6はO
N,OFFし、トランジスタQ1のベースバイアスを切換え
る。カレントミラー回路ブロック1への印加電流源であ
るトランジスタQ1,Q2はエミッタが共通接続しているの
で、ベースバイアスの変化に応じて交互にON,OFFが切換
えられ、カレントミラー回路ブロック1のダイオード接
続トランジスタQ3,Q4への印加電流が選択される。カレ
ントミラー回路ブロック1ではトランジスタQ3とトラン
ジスタQ9およびトランジスタQ4とトランジスタQ10がそ
れぞれペアでカレントミラー回路を構成しているので、
選択されたトランジスタQ3またはトランジスタQ4に応じ
てカレントソーストランジスタQ9またはトランジスタQ
10がそれぞれ選択され、動作する。スイッチ回路ブロッ
ク3の信号源切換回路では、信号源SGAのバッファトラ
ンジスタQ7のエミッタがトランジスタQ9のコレクタへ、
信号源SGBのバッファトランジスタQ8のエミッタがカレ
ントソーストランジスタQ10のコレクタへ接続されてい
るので、選択されたカレントソーストランジスタQ9,Q10
の作動に応じてトランジスタQ7またはトランジスタQ8が
作動し、それぞれダイオードD1またはダイオードD2を通
して出力端子OPTへ信号が選択出力される。
ク2のトランジスタQ6のベース、即ち入力端子INに印加
された外部入力切換電圧に応じて、トランジスタQ6はO
N,OFFし、トランジスタQ1のベースバイアスを切換え
る。カレントミラー回路ブロック1への印加電流源であ
るトランジスタQ1,Q2はエミッタが共通接続しているの
で、ベースバイアスの変化に応じて交互にON,OFFが切換
えられ、カレントミラー回路ブロック1のダイオード接
続トランジスタQ3,Q4への印加電流が選択される。カレ
ントミラー回路ブロック1ではトランジスタQ3とトラン
ジスタQ9およびトランジスタQ4とトランジスタQ10がそ
れぞれペアでカレントミラー回路を構成しているので、
選択されたトランジスタQ3またはトランジスタQ4に応じ
てカレントソーストランジスタQ9またはトランジスタQ
10がそれぞれ選択され、動作する。スイッチ回路ブロッ
ク3の信号源切換回路では、信号源SGAのバッファトラ
ンジスタQ7のエミッタがトランジスタQ9のコレクタへ、
信号源SGBのバッファトランジスタQ8のエミッタがカレ
ントソーストランジスタQ10のコレクタへ接続されてい
るので、選択されたカレントソーストランジスタQ9,Q10
の作動に応じてトランジスタQ7またはトランジスタQ8が
作動し、それぞれダイオードD1またはダイオードD2を通
して出力端子OPTへ信号が選択出力される。
以上の実施例では、選択された信号源はSGAおよびSGB
の2種類のみを例としたため、印加電流源,カレントミ
ラーはそれぞれ2組となっているが、n種類(n:整数≧
2)の信号源の選択でも同様で、印加電流源選択回路,
カレントミラーをn組用意すればよい。
の2種類のみを例としたため、印加電流源,カレントミ
ラーはそれぞれ2組となっているが、n種類(n:整数≧
2)の信号源の選択でも同様で、印加電流源選択回路,
カレントミラーをn組用意すればよい。
なお、第1図において、R1ないしR16は抵抗、D1,D2は
ダイオード、Q11ないしQ13はトランジスタ、C1,C2はコ
ンデンサである。
ダイオード、Q11ないしQ13はトランジスタ、C1,C2はコ
ンデンサである。
(発明の効果) 以上のように、本発明は、第1のNPNトランジスタと
第1のダイオードまたは、第2のNPNトランジスタと第
2のダイオードのいずれか一方を導通させて入力信号を
選択するとき、他方をプルアップして逆バイアスし、他
方の遮断を確実にするから、他方の入力信号が出力に漏
洩する心配がない。また、差動回路構成のカレントソー
スとなる第3,第4のNPNトランジスタを用いて、第1,第
2のNPNトランジスタの動作電流を逆向きに同時に制御
するから、それらの切り換え動作に時間差を生じないの
で、切り換え動作時のスイッチングノイズを減少するこ
とができるという格別の効果を奏するものである。
第1のダイオードまたは、第2のNPNトランジスタと第
2のダイオードのいずれか一方を導通させて入力信号を
選択するとき、他方をプルアップして逆バイアスし、他
方の遮断を確実にするから、他方の入力信号が出力に漏
洩する心配がない。また、差動回路構成のカレントソー
スとなる第3,第4のNPNトランジスタを用いて、第1,第
2のNPNトランジスタの動作電流を逆向きに同時に制御
するから、それらの切り換え動作に時間差を生じないの
で、切り換え動作時のスイッチングノイズを減少するこ
とができるという格別の効果を奏するものである。
第1図は本発明の一実施例を示す図、第2図は従来の電
圧切換式スイッチ回路の一例を示す図である。 1……カレントミラー回路のブロック、2……印加電流
切換えブロック、3……スイッチ回路ブロック、4……
バイアスブロック、Q……トランジスタ、D……ダイオ
ード、R……抵抗、C……コンデンサ。
圧切換式スイッチ回路の一例を示す図である。 1……カレントミラー回路のブロック、2……印加電流
切換えブロック、3……スイッチ回路ブロック、4……
バイアスブロック、Q……トランジスタ、D……ダイオ
ード、R……抵抗、C……コンデンサ。
Claims (1)
- 【請求項1】ベースに第1の入力信号が入力される第1
のNPNトランジスタと、ベースに第2の入力信号が入力
される第2のNPNトランジスタと、前記第1のNPNトラン
ジスタのエミッタにカソードを接続した第1のダイオー
ドと、前記第2のNPNトランジスタのエミッタにカソー
ドを接続した第2のダイオードと、前記第1,第2のダイ
オードのアノードの共通接続点に電流を供給する電流源
とを有し、前記第1および第2の入力信号を選択した出
力信号を前記アノード共通接続点から出力するスイッチ
回路において、 前記第1のNPNトランジスタのエミッタと電源端子との
間に接続された第1の抵抗と、前記第2のNPNトランジ
スタのエミッタと電源端子との間に接続された第2の抵
抗と、前記第1のNPNトランジスタのエミッタにコレク
タを接続しエミッタと接地点との間に第3の抵抗を接続
したカレントソース用の第3のNPNトランジスタと、前
記第2のNPNトランジスタのエミッタにコレクタを接続
しエミッタを前記第3のNPNトランジスタのエミッタと
共通接続したカレントソース用の第4のNPNトランジス
タとを具備し、前記第3,第4のNPNトランジスタのベー
スを差動回路の出力で交互にスイッチング制御すること
を特徴とするスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063841A JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063841A JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02244905A JPH02244905A (ja) | 1990-09-28 |
JP2687160B2 true JP2687160B2 (ja) | 1997-12-08 |
Family
ID=13240964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1063841A Expired - Fee Related JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2687160B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59219024A (ja) * | 1983-05-26 | 1984-12-10 | Sanyo Electric Co Ltd | 信号選択回路 |
JPH0783091B2 (ja) * | 1986-04-08 | 1995-09-06 | ロ−ム株式会社 | 半導体集積回路 |
-
1989
- 1989-03-17 JP JP1063841A patent/JP2687160B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02244905A (ja) | 1990-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4268789A (en) | Limiter circuit | |
US4139824A (en) | Gain control circuit | |
US4347531A (en) | Circuit converting a pair of differential input signals to single-ended output signals | |
JPH09306193A (ja) | サンプルホールド回路 | |
JP2687160B2 (ja) | スイッチ回路 | |
US5099139A (en) | Voltage-current converting circuit having an output switching function | |
JPH077337A (ja) | 両極性電圧/電流変換回路 | |
JPH0320085B2 (ja) | ||
JPH0257372B2 (ja) | ||
US4573019A (en) | Current mirror circuit | |
JP2896029B2 (ja) | 電圧電流変換回路 | |
JPS5986316A (ja) | 差動増幅器対の切替回路 | |
JPH0434567Y2 (ja) | ||
JP2646721B2 (ja) | レベル変換回路 | |
JPH018027Y2 (ja) | ||
JPH0451094B2 (ja) | ||
JP2829773B2 (ja) | コンパレータ回路 | |
JP3290264B2 (ja) | ガンマ補正回路 | |
JP2512430Y2 (ja) | テ―プレコ―ダのイコライザ切換装置 | |
JPH0478204B2 (ja) | ||
JPH054048Y2 (ja) | ||
JPS6040737B2 (ja) | トランジスタ回路 | |
JPS6141161B2 (ja) | ||
JPH04215315A (ja) | レベルシフト回路 | |
JPH0347775B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |