JP2687160B2 - スイッチ回路 - Google Patents
スイッチ回路Info
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- JP2687160B2 JP2687160B2 JP1063841A JP6384189A JP2687160B2 JP 2687160 B2 JP2687160 B2 JP 2687160B2 JP 1063841 A JP1063841 A JP 1063841A JP 6384189 A JP6384189 A JP 6384189A JP 2687160 B2 JP2687160 B2 JP 2687160B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、切り換え動作時の過渡期に生じる過渡電圧
（スイッチングノイズ）を低減するスイッチ回路に関す
るものである。
（スイッチングノイズ）を低減するスイッチ回路に関す
るものである。
（従来の技術） 電圧切換式スイッチ回路の従来例を第２図に示す。第
２図において、21はスイッチ電圧作成回路ブロック、22
はスイッチ電圧作成回路ブロック21から供給されるスイ
ッチ電圧を受けて異なる信号源SGAおよびSGBをスイッチ
するスイッチ回路ブロック、23はスイッチ電圧作成回路
ブロック21およびスイッチ回路ブロック22へのバイアス
供給回路ブロックである。
２図において、21はスイッチ電圧作成回路ブロック、22
はスイッチ電圧作成回路ブロック21から供給されるスイ
ッチ電圧を受けて異なる信号源SGAおよびSGBをスイッチ
するスイッチ回路ブロック、23はスイッチ電圧作成回路
ブロック21およびスイッチ回路ブロック22へのバイアス
供給回路ブロックである。
スイッチ電圧作成回路ブロック21の入力端子INに印加
された外部入力切換電圧は、トランジスタQ24をON,OFF
し、トランジスタQ21のベースバイアスを切換える。ト
ランジスタQ21はトランジスタQ22とエミッタ共通の差動
構成となっているので、トランジスタQ21,Q22のコレク
タには外部入力切換電圧に応じた所定の電圧が発生す
る。この電圧を利用して、スイッチ回路ブロック22の異
なる信号源SGA,SGBを切換える。
された外部入力切換電圧は、トランジスタQ24をON,OFF
し、トランジスタQ21のベースバイアスを切換える。ト
ランジスタQ21はトランジスタQ22とエミッタ共通の差動
構成となっているので、トランジスタQ21,Q22のコレク
タには外部入力切換電圧に応じた所定の電圧が発生す
る。この電圧を利用して、スイッチ回路ブロック22の異
なる信号源SGA,SGBを切換える。
一般に、スイッチ電圧作成回路ブロック21の各素子の
定数、差動トランジスタQ21,Q22のコレクタ電圧V1,V2、
カレントソーストランジスタQ23のエミッタ電流IE3は、
電源電圧をVCCとし、抵抗R27,R28を流れる電流をそれぞ
れI27,I28、信号源SGA（SGB）のバイアス電圧をVBとし
て次の条件を満足するように設計する。
定数、差動トランジスタQ21,Q22のコレクタ電圧V1,V2、
カレントソーストランジスタQ23のエミッタ電流IE3は、
電源電圧をVCCとし、抵抗R27,R28を流れる電流をそれぞ
れI27,I28、信号源SGA（SGB）のバイアス電圧をVBとし
て次の条件を満足するように設計する。
V1,V2のHigh電圧 VH＝VCC−R26（I28＋I28）＞VB ＋SGA（SGB）の最大振幅/2 ……（１） V1,V2のLow電圧 VL＝VCC−（R26＋R27またはR28）（I27＋I28） ＜VB−SGA（SGB）の最大振幅/2 ……（２） IE3≒｛（１＋μFE）／μFE｝２（I27＋I28） ≒｛（１＋μFE）／μFE｝２（IS1exp qVBE1/kT ＋IS2exp qVBE2/kT） ……（３） 但し μFE:エミッタ接地電流増幅率 IS1,IS2:トランジスタQ21,Q22の接合の飽和電流 VBE1,VBE2:トランジスタQ21,Q22のベース・エミッタ間
電圧 q:電子の電荷量 k:ボルツマン定数 T:絶対温度 また、同時にスイッチング時に発生する不要な過渡電
圧波形を低減するため、V1＝V2となる時のスイッチング
電圧をVSとすると、次の（４），（５）式も満足させる
必要がある。
電圧 q:電子の電荷量 k:ボルツマン定数 T:絶対温度 また、同時にスイッチング時に発生する不要な過渡電
圧波形を低減するため、V1＝V2となる時のスイッチング
電圧をVSとすると、次の（４），（５）式も満足させる
必要がある。
VS＝VB＝VCC−R26（I27＋I28）−R27I27 ……（４） VB＝VCC−R26（I27＋I28）−R28I28 ……（５） なお、第２図において、R21ないしR26,R29ないしR38
は抵抗、D21,D22はダイオード、Q24ないしQ33はトラン
ジスタ、C21,C22はコンデンサである。
は抵抗、D21,D22はダイオード、Q24ないしQ33はトラン
ジスタ、C21,C22はコンデンサである。
（発明が解決しようとする課題） しかしながら、従来の設計例における実際のスイッチ
回路においては、トランジスタのISやVBE,μFE,抵抗の
値のバラツキのない、また、VCCや入力信号源振幅レベ
ルの変動のない状態において、各素子の定数を決め得て
も、バラツキ，変動を含めた状態においても、常に前記
の（１）式ないし（５）式を満足させることは極めて困
難であり、過渡電圧の発生は許容せざるを得なかった。
本発明は、このような過渡電圧を防止する簡略なスイッ
チの一手段を提供することを目的とするものである。
回路においては、トランジスタのISやVBE,μFE,抵抗の
値のバラツキのない、また、VCCや入力信号源振幅レベ
ルの変動のない状態において、各素子の定数を決め得て
も、バラツキ，変動を含めた状態においても、常に前記
の（１）式ないし（５）式を満足させることは極めて困
難であり、過渡電圧の発生は許容せざるを得なかった。
本発明は、このような過渡電圧を防止する簡略なスイッ
チの一手段を提供することを目的とするものである。
（課題を解決するための手段） 上記問題点を解決するために、本発明のスイッチ回路
は、ベースに第１の入力信号（SGA）が入力される第１
のNPNトランジスタ（Q7）と、ベースに第２の入力信号
（SGB）が入力される第２のNPNトランジスタ（Q8）と、
前記第１のNPNトランジスタのエミッタにカソードを接
続した第１のダイオード（D1）と、前記第２のNPNトラ
ンジスタのエミッタにカソードを接続した第２のダイオ
ード（D2）と、前記第1,第２のダイオードのアノードの
共通接続点に電流を供給する電流源（Q11）とを有し、
前記第１および第２の入力信号を選択した出力信号を前
記アノード共通接続点から出力するスイッチ回路におい
て、 前記第１のNPNトランジスタのエミッタと電源端子（V
CC）との間に接続された第１の抵抗（R3）と、前記第２
のNPNトランジスタのエミッタと電源端子との間に接続
された第２の抵抗（R10）と、前記第１のNPNトランジス
タのエミッタにコレクタを接続しエミッタと接地点との
間に第３の抵抗（R11）を接続したカレントソース用の
第３のNPNトランジスタ（Q9）と、前記第２のNPNトラン
ジスタのエミッタにコレクタを接続しエミッタを前記第
３のNPNトランジスタのエミッタと共通接続したカレン
トソース用の第４のNPNトランジスタ（Q10）とを具備
し、前記第3,第４のNPNトランジスタのベースを差動回
路の出力で交互にスイッチング制御することを特徴とす
るものである。
は、ベースに第１の入力信号（SGA）が入力される第１
のNPNトランジスタ（Q7）と、ベースに第２の入力信号
（SGB）が入力される第２のNPNトランジスタ（Q8）と、
前記第１のNPNトランジスタのエミッタにカソードを接
続した第１のダイオード（D1）と、前記第２のNPNトラ
ンジスタのエミッタにカソードを接続した第２のダイオ
ード（D2）と、前記第1,第２のダイオードのアノードの
共通接続点に電流を供給する電流源（Q11）とを有し、
前記第１および第２の入力信号を選択した出力信号を前
記アノード共通接続点から出力するスイッチ回路におい
て、 前記第１のNPNトランジスタのエミッタと電源端子（V
CC）との間に接続された第１の抵抗（R3）と、前記第２
のNPNトランジスタのエミッタと電源端子との間に接続
された第２の抵抗（R10）と、前記第１のNPNトランジス
タのエミッタにコレクタを接続しエミッタと接地点との
間に第３の抵抗（R11）を接続したカレントソース用の
第３のNPNトランジスタ（Q9）と、前記第２のNPNトラン
ジスタのエミッタにコレクタを接続しエミッタを前記第
３のNPNトランジスタのエミッタと共通接続したカレン
トソース用の第４のNPNトランジスタ（Q10）とを具備
し、前記第3,第４のNPNトランジスタのベースを差動回
路の出力で交互にスイッチング制御することを特徴とす
るものである。
（作 用） 上記構成により、カレントソース用の第３または第４
のNPNトランジスタ（Q9またはQ10）のいずれかの動作を
選択して、第１のNPNトランジスタQ7または第２のNPNト
ランジスタQ8の一方の動作を選択する。例えば、第３の
NPNトランジスタQ9の動作電流を大きくし、第４のNPNト
ランジスタQ10の動作電流を小さくすると、第１のNPNト
ランジスタQ7のエミッタ電位が下降して第１のNPNトラ
ンジスタQ7および第１のダイオードD1が導通する。その
一方で、第２のNPNトランジスタQ8のエミッタ電位は第
２の抵抗R10によってプルアップされ、第２のNPNトラン
ジスタQ8および第２のダイオードD2が遮断され、第１の
入力信号SGAを選択した出力信号を、第1,第２のダイオ
ード（D1,D2）のアノード共通接続点から出力する。逆
に、第３のNPNトランジスタQ3の動作電流を小さくし、
第４のNPNトランジスタQ10の動作電流を大きくすると、
第２のNPNトランジスタQ8および第２のダイオードD2が
導通し、第１のNPNトランジスタQ7および第１のダイオ
ードD1が遮断されて、第２の入力信号SGBを選択した出
力信号を出力する。
のNPNトランジスタ（Q9またはQ10）のいずれかの動作を
選択して、第１のNPNトランジスタQ7または第２のNPNト
ランジスタQ8の一方の動作を選択する。例えば、第３の
NPNトランジスタQ9の動作電流を大きくし、第４のNPNト
ランジスタQ10の動作電流を小さくすると、第１のNPNト
ランジスタQ7のエミッタ電位が下降して第１のNPNトラ
ンジスタQ7および第１のダイオードD1が導通する。その
一方で、第２のNPNトランジスタQ8のエミッタ電位は第
２の抵抗R10によってプルアップされ、第２のNPNトラン
ジスタQ8および第２のダイオードD2が遮断され、第１の
入力信号SGAを選択した出力信号を、第1,第２のダイオ
ード（D1,D2）のアノード共通接続点から出力する。逆
に、第３のNPNトランジスタQ3の動作電流を小さくし、
第４のNPNトランジスタQ10の動作電流を大きくすると、
第２のNPNトランジスタQ8および第２のダイオードD2が
導通し、第１のNPNトランジスタQ7および第１のダイオ
ードD1が遮断されて、第２の入力信号SGBを選択した出
力信号を出力する。
そして、第１のNPNトランジスタQ7と第１のダイオー
ドD1または、第２のNPNトランジスタQ8と第２のダイオ
ードD2のいずれか一方を導通するとき、他方をプルアッ
プして逆バイアスすることから、他方の遮断が確実にな
り、他方の入力信号が出力に漏洩する心配がなくなる。
また、エミッタを共通接続して差動回路構成となってい
るカレントソース用の第3,第４のNPNトランジスタQ9,Q
10を用いて、第1,第２のNPNトランジスタQ7,Q8の動作電
流を逆向きに同時に制御するから、それらの切り換え動
作に時間差を生じないため、切り換え動作時の過渡電圧
（スイッチングノイズ）が少なくなる。
ドD1または、第２のNPNトランジスタQ8と第２のダイオ
ードD2のいずれか一方を導通するとき、他方をプルアッ
プして逆バイアスすることから、他方の遮断が確実にな
り、他方の入力信号が出力に漏洩する心配がなくなる。
また、エミッタを共通接続して差動回路構成となってい
るカレントソース用の第3,第４のNPNトランジスタQ9,Q
10を用いて、第1,第２のNPNトランジスタQ7,Q8の動作電
流を逆向きに同時に制御するから、それらの切り換え動
作に時間差を生じないため、切り換え動作時の過渡電圧
（スイッチングノイズ）が少なくなる。
（実施例） 第１図に本発明の一実施例を示す。図において、１は
カレントミラー回路ブロックであり、複数（図の場合は
２つ）のカレントミラー回路を有している。２は印加電
流切換えブロックであり、電流切換出力トランジスタ
Q1,Q2のコレクタは、それぞれカレントミラー回路ブロ
ック１のカレントミラーのダイオード接続トランジスタ
Q3,Q4のアノード側およびカレントソーストランジスタQ
9,Q10のベースへ接続している。３はスイッチ回路ブロ
ックであり、カレントミラー回路ブロック１のカレント
ソースの差動に応じて異なる信号源SGA,SGBを切換えて
いる。４はバイアスブロックであり、印加電流切換えブ
ロック２及びスイッチ回路ブロック３にバイアスを供給
している。
カレントミラー回路ブロックであり、複数（図の場合は
２つ）のカレントミラー回路を有している。２は印加電
流切換えブロックであり、電流切換出力トランジスタ
Q1,Q2のコレクタは、それぞれカレントミラー回路ブロ
ック１のカレントミラーのダイオード接続トランジスタ
Q3,Q4のアノード側およびカレントソーストランジスタQ
9,Q10のベースへ接続している。３はスイッチ回路ブロ
ックであり、カレントミラー回路ブロック１のカレント
ソースの差動に応じて異なる信号源SGA,SGBを切換えて
いる。４はバイアスブロックであり、印加電流切換えブ
ロック２及びスイッチ回路ブロック３にバイアスを供給
している。
以下に、回路動作を詳述する。印加電流切換えブロッ
ク２のトランジスタQ6のベース、即ち入力端子INに印加
された外部入力切換電圧に応じて、トランジスタQ6はO
N,OFFし、トランジスタQ1のベースバイアスを切換え
る。カレントミラー回路ブロック１への印加電流源であ
るトランジスタQ1,Q2はエミッタが共通接続しているの
で、ベースバイアスの変化に応じて交互にON,OFFが切換
えられ、カレントミラー回路ブロック１のダイオード接
続トランジスタQ3,Q4への印加電流が選択される。カレ
ントミラー回路ブロック１ではトランジスタQ3とトラン
ジスタQ9およびトランジスタQ4とトランジスタQ10がそ
れぞれペアでカレントミラー回路を構成しているので、
選択されたトランジスタQ3またはトランジスタQ4に応じ
てカレントソーストランジスタQ9またはトランジスタQ
10がそれぞれ選択され、動作する。スイッチ回路ブロッ
ク３の信号源切換回路では、信号源SGAのバッファトラ
ンジスタQ7のエミッタがトランジスタQ9のコレクタへ、
信号源SGBのバッファトランジスタQ8のエミッタがカレ
ントソーストランジスタQ10のコレクタへ接続されてい
るので、選択されたカレントソーストランジスタQ9,Q10
の作動に応じてトランジスタQ7またはトランジスタQ8が
作動し、それぞれダイオードD1またはダイオードD2を通
して出力端子OPTへ信号が選択出力される。
ク２のトランジスタQ6のベース、即ち入力端子INに印加
された外部入力切換電圧に応じて、トランジスタQ6はO
N,OFFし、トランジスタQ1のベースバイアスを切換え
る。カレントミラー回路ブロック１への印加電流源であ
るトランジスタQ1,Q2はエミッタが共通接続しているの
で、ベースバイアスの変化に応じて交互にON,OFFが切換
えられ、カレントミラー回路ブロック１のダイオード接
続トランジスタQ3,Q4への印加電流が選択される。カレ
ントミラー回路ブロック１ではトランジスタQ3とトラン
ジスタQ9およびトランジスタQ4とトランジスタQ10がそ
れぞれペアでカレントミラー回路を構成しているので、
選択されたトランジスタQ3またはトランジスタQ4に応じ
てカレントソーストランジスタQ9またはトランジスタQ
10がそれぞれ選択され、動作する。スイッチ回路ブロッ
ク３の信号源切換回路では、信号源SGAのバッファトラ
ンジスタQ7のエミッタがトランジスタQ9のコレクタへ、
信号源SGBのバッファトランジスタQ8のエミッタがカレ
ントソーストランジスタQ10のコレクタへ接続されてい
るので、選択されたカレントソーストランジスタQ9,Q10
の作動に応じてトランジスタQ7またはトランジスタQ8が
作動し、それぞれダイオードD1またはダイオードD2を通
して出力端子OPTへ信号が選択出力される。
以上の実施例では、選択された信号源はSGAおよびSGB
の２種類のみを例としたため、印加電流源，カレントミ
ラーはそれぞれ２組となっているが、ｎ種類（n:整数≧
２）の信号源の選択でも同様で、印加電流源選択回路，
カレントミラーをｎ組用意すればよい。
の２種類のみを例としたため、印加電流源，カレントミ
ラーはそれぞれ２組となっているが、ｎ種類（n:整数≧
２）の信号源の選択でも同様で、印加電流源選択回路，
カレントミラーをｎ組用意すればよい。
なお、第１図において、R1ないしR16は抵抗、D1,D2は
ダイオード、Q11ないしQ13はトランジスタ、C1,C2はコ
ンデンサである。
ダイオード、Q11ないしQ13はトランジスタ、C1,C2はコ
ンデンサである。
（発明の効果） 以上のように、本発明は、第１のNPNトランジスタと
第１のダイオードまたは、第２のNPNトランジスタと第
２のダイオードのいずれか一方を導通させて入力信号を
選択するとき、他方をプルアップして逆バイアスし、他
方の遮断を確実にするから、他方の入力信号が出力に漏
洩する心配がない。また、差動回路構成のカレントソー
スとなる第3,第４のNPNトランジスタを用いて、第1,第
２のNPNトランジスタの動作電流を逆向きに同時に制御
するから、それらの切り換え動作に時間差を生じないの
で、切り換え動作時のスイッチングノイズを減少するこ
とができるという格別の効果を奏するものである。
第１のダイオードまたは、第２のNPNトランジスタと第
２のダイオードのいずれか一方を導通させて入力信号を
選択するとき、他方をプルアップして逆バイアスし、他
方の遮断を確実にするから、他方の入力信号が出力に漏
洩する心配がない。また、差動回路構成のカレントソー
スとなる第3,第４のNPNトランジスタを用いて、第1,第
２のNPNトランジスタの動作電流を逆向きに同時に制御
するから、それらの切り換え動作に時間差を生じないの
で、切り換え動作時のスイッチングノイズを減少するこ
とができるという格別の効果を奏するものである。
第１図は本発明の一実施例を示す図、第２図は従来の電
圧切換式スイッチ回路の一例を示す図である。 １……カレントミラー回路のブロック、２……印加電流
切換えブロック、３……スイッチ回路ブロック、４……
バイアスブロック、Ｑ……トランジスタ、Ｄ……ダイオ
ード、Ｒ……抵抗、Ｃ……コンデンサ。
圧切換式スイッチ回路の一例を示す図である。 １……カレントミラー回路のブロック、２……印加電流
切換えブロック、３……スイッチ回路ブロック、４……
バイアスブロック、Ｑ……トランジスタ、Ｄ……ダイオ
ード、Ｒ……抵抗、Ｃ……コンデンサ。
Claims (1)
- 【請求項１】ベースに第１の入力信号が入力される第１
のNPNトランジスタと、ベースに第２の入力信号が入力
される第２のNPNトランジスタと、前記第１のNPNトラン
ジスタのエミッタにカソードを接続した第１のダイオー
ドと、前記第２のNPNトランジスタのエミッタにカソー
ドを接続した第２のダイオードと、前記第1,第２のダイ
オードのアノードの共通接続点に電流を供給する電流源
とを有し、前記第１および第２の入力信号を選択した出
力信号を前記アノード共通接続点から出力するスイッチ
回路において、 前記第１のNPNトランジスタのエミッタと電源端子との
間に接続された第１の抵抗と、前記第２のNPNトランジ
スタのエミッタと電源端子との間に接続された第２の抵
抗と、前記第１のNPNトランジスタのエミッタにコレク
タを接続しエミッタと接地点との間に第３の抵抗を接続
したカレントソース用の第３のNPNトランジスタと、前
記第２のNPNトランジスタのエミッタにコレクタを接続
しエミッタを前記第３のNPNトランジスタのエミッタと
共通接続したカレントソース用の第４のNPNトランジス
タとを具備し、前記第3,第４のNPNトランジスタのベー
スを差動回路の出力で交互にスイッチング制御すること
を特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063841A JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063841A JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244905A JPH02244905A (ja) | 1990-09-28 |
| JP2687160B2 true JP2687160B2 (ja) | 1997-12-08 |
Family
ID=13240964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063841A Expired - Fee Related JP2687160B2 (ja) | 1989-03-17 | 1989-03-17 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687160B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219024A (ja) * | 1983-05-26 | 1984-12-10 | Sanyo Electric Co Ltd | 信号選択回路 |
| JPH0783091B2 (ja) * | 1986-04-08 | 1995-09-06 | ロ−ム株式会社 | 半導体集積回路 |
-
1989
- 1989-03-17 JP JP1063841A patent/JP2687160B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244905A (ja) | 1990-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |