JPH0347775B2 - - Google Patents

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JPH0347775B2
JPH0347775B2 JP60143794A JP14379485A JPH0347775B2 JP H0347775 B2 JPH0347775 B2 JP H0347775B2 JP 60143794 A JP60143794 A JP 60143794A JP 14379485 A JP14379485 A JP 14379485A JP H0347775 B2 JPH0347775 B2 JP H0347775B2
Authority
JP
Japan
Prior art keywords
transistor
conductivity type
emitter
base
voltage
Prior art date
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Expired - Lifetime
Application number
JP60143794A
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English (en)
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JPS623520A (ja
Inventor
Hitoshi Ishikawa
Kenji Kano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS623520A publication Critical patent/JPS623520A/ja
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、遅延回路に関するもので、特に低
電圧動作が可能な遅延回路に関するものである。
〔従来の技術〕
第2図は従来の遅延回路を示し、図において、
I1,I2は定電流源、Q11はスイツチング用トラン
ジスタ、Q12,Q13は遅延用カレントミラー回路、
CMを構成するカレントミラートランジスタ、C1
は遅延用容量である。
なおIN,OUTは入,出力端子、Vccは電源
(第1の基準電位)端子、GNDは接地(第2の基
準電位)端子である。
次に動作について説明する。トランジスタ
Q12,Q13のエミツタ面積は適当な面積比に設定
されており、その面積比をA(≧1)とすると、 A=Q13のエミツタ面積/Q12のエミツタ面積
…(1) である。
今、入力INにハイレベルが印加されると、ト
ランジスタQ11がオンされ、これによりトランジ
スタQ12,Q13がオンされるために出力端子OUT
電圧VOUTはロウレベルとなる。
次に入力INがロウレベルになると、トランジ
スタQ11がオフされるので、定電流源I2からの電
流のみが容量C1を介してトランジスタQ12に流れ
るとともに、トランジスタQ13にも流れる。ここ
でトランジスタQ12のエミツタ電流をIEQ2、トラ
ンジスタQ13のエミツタ電流をIEQ3とすると、ト
ランジスタQ12,Q13はカレントミラー回路CMを
構成しているために、 IEQ3/IEQ2≒A …(2) となる。その結果、容量C1は電流I2/(A+1)
で充電され、出力端子電圧VOUTは、遅延時間
をtDとすると、 〔VOUT=(I2/A+1tD)/C1 …(3) となり、遅延時間tDは tD=C1・VOUT(A+1)/I2 …(4) となる。そのため、容量C1は見掛け上C1・(A+
1)なる容量と等価となり、Aを大きくすること
により、小さな容量であるにもかかわらず、大き
な遅延時間を発生させることができる。
第3図a,bはこの遅延回路の入出力特性を示
したものである。
〔発明が解決しようとする問題点〕
従来の遅延回路は以上のように構成されている
ので、入力がロウレベルの時、第2図中のA点を
高入力インピーダンスにするため、トランジスタ
Q11が必要となる。このトランジスタQ11をオン
させるために入力のハイレベルとして、2倍のベ
ースエミツタ間電圧VBE(0.7V)以上、即ち約
1.4V以上の電圧が必要となり、低電圧動作が困
難であるなどの問題点があつた。
この発明は、上記のような問題点を解消するた
めになされたもので、簡単な構成により、抵電圧
動作が可能な遅延回路を提供することを目的とす
る。
〔問題点を解決するための手段〕
この発明に係る遅延回路は、遅延用カレントミ
ラー回路を構成する第2導電型の第2,第3のト
ランジスタのうちの第2のトランジスタと並列に
第2導電型の第1のトランジスタを設け、該第
1,第2のトランジスタの共通コレクタを第1導
電型のスイツチング用トランジスタのベースに接
続し、該スイツチング用トランジスタを介して入
力信号を上記第2,第3のトランジスタのベース
に印加するようにしたものである。
〔作用〕
この発明においては、入力信号に応じて第2導
電型の第1のトランジスタがオンあるいはオフさ
れ、該第1のトランジスタにより第1導電型のス
イツチング用トランジスタのオン,オフが制御さ
れるから、第1のトランジスタのベース・エミツ
タ間電圧以上の低入力電圧で回路が動作する。
〔実施例〕
以下、この発明の一実施例を図について説明す
る。
第1図は本発明の一実施例による遅延回路を示
し、図において、I1,I2は第1,第2の定電流
源、R1はレベルシフト用抵抗、Q1は第1導電型
のスイツチング用トランジスタ、Q2は第2導電
型の放電用トランジスタ(第1のトランジスタ)
Q3,Q4はカレントミラー回路CMを構成している
第2導電型の第2,第3のトランジスタ、C1
遅延容量である。
なおIN,OUTは入,出力端子、Vccは電源
(第1の基準電位)端子、GNDは接地(第2の基
準電位)端子である。
次に動作において説明する。
第1図の回路において、入力INにハイレベル
が印加されるとトランジスタQ2がオンし、その
ため該トランジスタQ2のコレクタ電位が下がり、 VBEQ1 ≧ VCEQ2 …(5) VBEQ1:トランジスタQ1のベース・エミツタ
電圧 VCEQ2:トランジスタQ2のコレクタ・エミツ
タ電圧 になると、トランジスタQ1がオンし、このトラ
ンジスタQ1のコレクタ電流によりトランジスタ
Q3,Q4がオンする。
次に入力がロウレベルになると、トランジスタ
Q1,Q2がオフし、トランジスタQ1がオフするこ
とにより、第1図中のA点がハイインピーダンス
となり、電流I2が容量C1に流れ、トランジスタ
Q3,Q4によるカレントミラー回路CMが動作す
る。ここでトランジスタQ3とQ4のエミツタ面積
比をB(≧1)とすると、 B=Q3のエミツタ面積/Q4のエミツタ面積
…(6) であり、従つてトランジスタQ3のエミツタ電流
IEQ3とトランジスタQ4のエミツタ電流IEQ4との
比は、 B=IEQ3/IEQ4 …(7) となる。
その結果、容量C1はI2/(B+1)で充電され
出力端子電圧VOUTは遅延時間をtDとすると、 VOUT=(I2/B+1tD)/C1 …(8) tD=C1・VOUT(B+1)/I2 …(9) となる。このため、容量C1は見掛け上C1・(B+
1)なる容量と等価となり、Bを大きくすること
で、小さな容量で大きな遅延時間を得ることがで
きる。
ここで、“H”時の入力レベルVINHは、 VINH≧VBEQ4+VCEQ10.7V …(10) VBEQ4:トランジスタQ4のベース・エミツタ
電圧 VCEQ1:トランジスタQ1のコレクタ・エミツ
タ電圧 となり、約0.7V以上の抵電圧で遅延回路が制御
できる。なお、抵抗R1は入力が“H”の時、該
抵抗R1により電圧降下が100mV程度になるよう
にその抵抗値を調整しておく、こうすることによ
り、入力の“H”レベルVINHは VINH=VBEQ2+VR10.7V …(11) VBEQ2:トランジスタQ2のベース・エミツタ
電圧 VR1:抵抗R1による電圧降下となり、入力
信号のハイレベルが従来のものの約半分で済み、
抵電圧動作が可能となる。なおトランジスタQ1
のコレクタ・エミツタ電圧VCEQ1は VCEQ1=0.7V−VBEQ40.1V …(12) VBEQ4:トランジスタQ4のベース・エミツタ
電圧 となる。つまり、抵抗R1はその電圧降下により
確実にトランジスタQ1がオンできるようにする
ためのレベルシフト抵抗として機能するものであ
る。
なお、上記実施例ではデイスクリート回路の場
合について説明したが、集積回路内に構成される
場合であつても良く、上記実施例と同様の効果を
奏する。
〔発明の効果〕
以上のように、この発明に係る遅延回路によれ
ば、入力信号をスイツチングトランジスタのコレ
クタ・エミツタ間を介して伝達し、該スイツチン
グトランジスタの制御を第2導電型の第1のトラ
ンジスタで行なうようにしたので、簡単な回路構
成で低電圧動作が可能となる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による遅延回路を
示す図、第2図は従来の遅延回路を示す図、第3
図は第2図の回路の入,出力特性を示す図であ
る。 図において、Q1は第1導電型のトランジスタ、
Q2,Q3,Q4は第2導電型の第1,第2,第3の
トランジスタ、I1,I2は第1,第2の定電流源、
R1はレベルシフト用抵抗、C1は遅延容量、Vcc
は電源端子(第1の基準電位)、GNDは接地端子
(第2の基準電位)である。

Claims (1)

  1. 【特許請求の範囲】 1 入力端子には第1の定電流源及び第1導電型
    のトランジスタのエミツタが接続されるととも
    に、該入力端子はその入力信号を電圧降下させる
    レベルシフト用抵抗を介して第2導電型の第1の
    トランジスタのベースに接続され、 該第1のトランジスタのコレタクはこれと同極
    性の第2のトランジスタのコレクタに接続される
    とともに前記第1導電型のトランジスタのベース
    及び第2の定電流源,コンデンサに接続され、 該コンデンサの他端は前記第1導電型のトラン
    ジスタのコレクタ及び前記第2のトランジスタの
    ベースに接続されるとともに前記第1,第2のト
    ランジスタと同極性の第3のトランジスタのコレ
    クタとベースに接続され、 第1の基準電位には前記第1,第2の定電流源
    の他端が接続され、 第2の基準電位には前記第1ないし第3のトラ
    ンジスタのエミツタが接続され、 前記第1導電型のトランジスタのベースには出
    力端子が接続されてなることを特徴とする遅延回
    路。
JP60143794A 1985-06-28 1985-06-28 遅延回路 Granted JPS623520A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60143794A JPS623520A (ja) 1985-06-28 1985-06-28 遅延回路

Applications Claiming Priority (1)

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JP60143794A JPS623520A (ja) 1985-06-28 1985-06-28 遅延回路

Publications (2)

Publication Number Publication Date
JPS623520A JPS623520A (ja) 1987-01-09
JPH0347775B2 true JPH0347775B2 (ja) 1991-07-22

Family

ID=15347137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60143794A Granted JPS623520A (ja) 1985-06-28 1985-06-28 遅延回路

Country Status (1)

Country Link
JP (1) JPS623520A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8925429B2 (en) 2008-01-17 2015-01-06 Wagic, Inc. Radial foldout tool
US9120208B2 (en) 2009-10-05 2015-09-01 WAGIC, Inc Handled ratcheting tool with a flip out handle

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8925429B2 (en) 2008-01-17 2015-01-06 Wagic, Inc. Radial foldout tool
US9120208B2 (en) 2009-10-05 2015-09-01 WAGIC, Inc Handled ratcheting tool with a flip out handle

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JPS623520A (ja) 1987-01-09

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