JPS623520A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS623520A JPS623520A JP60143794A JP14379485A JPS623520A JP S623520 A JPS623520 A JP S623520A JP 60143794 A JP60143794 A JP 60143794A JP 14379485 A JP14379485 A JP 14379485A JP S623520 A JPS623520 A JP S623520A
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- Japan
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- transistor
- conduction type
- base
- collector
- emitter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、遅延回路に関するもので、特に低電圧動作
が可能な遅延回路に関するものである。
が可能な遅延回路に関するものである。
第２図は従来の遅延回路を示し、図において、ｒｌ、Ｉ
２は定電流源、Ｑｌｌはスイッチング用トランジスタ、
Ｃ１２，Ｃ１３は遅延用カレントミラー回路、ＣＭを構
成するカレントミラートランジスタ、Ｃ１は遅延用容量
である。
２は定電流源、Ｑｌｌはスイッチング用トランジスタ、
Ｃ１２，Ｃ１３は遅延用カレントミラー回路、ＣＭを構
成するカレントミラートランジスタ、Ｃ１は遅延用容量
である。
なおＩＮ、ＯＵＴは人、出力端子、Ｖｃｃは電源（第１
の基準電位）端子、ＧＮＤは接地（第２の基準電位）端
子である。
の基準電位）端子、ＧＮＤは接地（第２の基準電位）端
子である。
次に動作について説明する。トランジスタＱ１２、Ｃ１
３のエミッタ面積は適当な面積比に設定されており、そ
の面積比をＡ（≧１）とすると、Ａ＝Ｑ１３のエミッタ
面積／ Ｃ１２のエミッタ面積 ・・・（１）である。
３のエミッタ面積は適当な面積比に設定されており、そ
の面積比をＡ（≧１）とすると、Ａ＝Ｑ１３のエミッタ
面積／ Ｃ１２のエミッタ面積 ・・・（１）である。
今、入力ＩＮにハイレベルが印加されると、トランジス
タＱｌｌがオンされ、これによりトランジスタＱ１２．
Ｑ１３がオンされるために出力端子ＯＵＴ電圧Ｖ ＯＵ
Ｔはロウレベルとなる。
タＱｌｌがオンされ、これによりトランジスタＱ１２．
Ｑ１３がオンされるために出力端子ＯＵＴ電圧Ｖ ＯＵ
Ｔはロウレベルとなる。
次に入力ＩＮがロウレベルになると、トランジスタＱｌ
ｌがオフされるので、定電流源■２からの電流のみが容
量Ｃ１を介してトランジスタＱ１２に流れるとともに、
トランジスタＱ１３にも流れる。ここでトランジスタＱ
１２のエミッタ電流をＩｇＧ１、トランジスタＱｔ３の
エミッタ電流をＩｇＧ３とすると、トランジスタＱ１２
．Ｑ１３はカレントミラー回路ＣＭを構成しているため
に、ＩｇＧ３ ／ Ｉ ＥＱ２ ＃Ａ ・・
・（２）へる。その結果、容量Ｃ１は電流Ｉ２／（Ａ＋
１）で充電され、出力端子電圧Ｖ ＯＵＴは、遅延時間
をｔＤとすると、 となり、遅延時間ｔＤは となる。そのため、容量Ｃ１は見掛は上０１・（Ａ ＋
１ ）なる容量と等価となり、Ａを大きくすることに
より、小さな容量であるにもかかわらず、大きな遅延時
間を発生させることができる。
ｌがオフされるので、定電流源■２からの電流のみが容
量Ｃ１を介してトランジスタＱ１２に流れるとともに、
トランジスタＱ１３にも流れる。ここでトランジスタＱ
１２のエミッタ電流をＩｇＧ１、トランジスタＱｔ３の
エミッタ電流をＩｇＧ３とすると、トランジスタＱ１２
．Ｑ１３はカレントミラー回路ＣＭを構成しているため
に、ＩｇＧ３ ／ Ｉ ＥＱ２ ＃Ａ ・・
・（２）へる。その結果、容量Ｃ１は電流Ｉ２／（Ａ＋
１）で充電され、出力端子電圧Ｖ ＯＵＴは、遅延時間
をｔＤとすると、 となり、遅延時間ｔＤは となる。そのため、容量Ｃ１は見掛は上０１・（Ａ ＋
１ ）なる容量と等価となり、Ａを大きくすることに
より、小さな容量であるにもかかわらず、大きな遅延時
間を発生させることができる。
第３図（ａｌ、 （ｂｌはこの遅延回路の入出力特性を
示したものである。
示したものである。
従来の遅延回路は以上のように構成されているので、入
力がロウレベルの時、第２図中のＡ点を高入力インピー
ダンスにするために、トランジスタＱｌｌが必要となる
。このトランジスタＱｌｌをオンさせるために入力のハ
イレベルとして、２倍のペースエミッタ間電圧ＶＢＥ
（ｘＯ，７ｖ）以上、即ち約１．４Ｖ以上の電圧が必要
となり、低電圧動作が困難であるなどの問題点があった
。
力がロウレベルの時、第２図中のＡ点を高入力インピー
ダンスにするために、トランジスタＱｌｌが必要となる
。このトランジスタＱｌｌをオンさせるために入力のハ
イレベルとして、２倍のペースエミッタ間電圧ＶＢＥ
（ｘＯ，７ｖ）以上、即ち約１．４Ｖ以上の電圧が必要
となり、低電圧動作が困難であるなどの問題点があった
。
この発明は、上記のような問題点を解消するためになさ
れたもので、簡単な構成により、低電圧動作が可能な遅
延回路を提供することを目的とする。
れたもので、簡単な構成により、低電圧動作が可能な遅
延回路を提供することを目的とする。
この発明に係る遅延回路は、遅延用カレントミラー回路
を構成する第２導電型の第２、第３のトランジスタのう
ちの第２のトランジスタと並列に第２導電型の第１のト
ランジスタを設け、該第１゜第２のトランジスタの共通
コレクタを第１導電型のスイッチング用トランジスタの
ベースに接続し、該スイッチング用トランジスタを介し
て入力信号を上記第２．第３のトランジスタのベースに
印加するようにしたものである。
を構成する第２導電型の第２、第３のトランジスタのう
ちの第２のトランジスタと並列に第２導電型の第１のト
ランジスタを設け、該第１゜第２のトランジスタの共通
コレクタを第１導電型のスイッチング用トランジスタの
ベースに接続し、該スイッチング用トランジスタを介し
て入力信号を上記第２．第３のトランジスタのベースに
印加するようにしたものである。
この発明においては、入力信号に応じて第２導電型の第
１のトランジスタがオンあるいはオフされ、該第１のト
ランジスタにより第１導電型のスイッチング用トランジ
スタのオン、オフが制御されるから、第１のトランジス
タのベース・エミッタ間電圧以上の低入力電圧で回路が
動作する。
１のトランジスタがオンあるいはオフされ、該第１のト
ランジスタにより第１導電型のスイッチング用トランジ
スタのオン、オフが制御されるから、第１のトランジス
タのベース・エミッタ間電圧以上の低入力電圧で回路が
動作する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による遅延回路を示し、図に
おいて、ＩＩ、１２は第１．第２の定電流源、Ｒ１はレ
ベルシフト用抵抗、Ｑｌは第１導電型のスイッチング用
トランジスタ、Ｃ２は第２導電型の放電用トランジスタ
（第１のトランジスタ）Ｃ３，Ｃ４はカレントミラー回
路ＣＭを構成している第２導電型の第２．第３のトラン
ジスタ、Ｃ１は遅延容量である。
おいて、ＩＩ、１２は第１．第２の定電流源、Ｒ１はレ
ベルシフト用抵抗、Ｑｌは第１導電型のスイッチング用
トランジスタ、Ｃ２は第２導電型の放電用トランジスタ
（第１のトランジスタ）Ｃ３，Ｃ４はカレントミラー回
路ＣＭを構成している第２導電型の第２．第３のトラン
ジスタ、Ｃ１は遅延容量である。
なおＩＮ、 ＯＵＴは人、出力端子、Ｖｃｃは電源（
第１の基準電位）端子、ＧＮＤは接地（第２の基準電位
）端子である。
第１の基準電位）端子、ＧＮＤは接地（第２の基準電位
）端子である。
次に動作において説明する。
第１図の回路において、入力ＩＮにハイレベルが印加さ
れるとトランジスタＱ２がオンし、そのため該トランジ
スタＱ２のコレクタ電位が下がり、ＶＢＥＱＩ ≧
ＶＣＥＱ２ −（５）ＶＢＥＱＩ
： ） −ｙ ７ジスタＱｌ（７）ベース・エミッタ電
圧 ＶＣＥＱ２：ｌ−ランジスタＱ２の コレクタ・エミッタ電圧 になると、トランジスタＱ１がオンし、このトランジス
タＱ１のコレクタ電流によりトランジスタＱ３．Ｑ４が
オンする。
れるとトランジスタＱ２がオンし、そのため該トランジ
スタＱ２のコレクタ電位が下がり、ＶＢＥＱＩ ≧
ＶＣＥＱ２ −（５）ＶＢＥＱＩ
： ） −ｙ ７ジスタＱｌ（７）ベース・エミッタ電
圧 ＶＣＥＱ２：ｌ−ランジスタＱ２の コレクタ・エミッタ電圧 になると、トランジスタＱ１がオンし、このトランジス
タＱ１のコレクタ電流によりトランジスタＱ３．Ｑ４が
オンする。
次に入力がロウレベルになると、トランジスタＱｌ、Ｑ
２がオフし、トランジスタＱ１がオフすることにより、
第１図中のＡ点がハイインピーダンスとなり、電流■２
が容量Ｃ１に流れ、トランジスタＱ３．Ｑ４によるカレ
ントミラー回路ＣＭが動作する。ここでトランジスタＱ
３とＣ４のエミツタ面積比をＢ（≧１）とすると、 Ｂ−Ｃ３のエミッタ面積／ Ｃ４のエミッタ面積 ・・・（６） であり、従ってトランジスタＱ３のエミッタ電流ＩＥＱ
３とトランジスタＱ４のエミッタ電流１１１！Ｑ４との
比は、 Ｂ ＝ ＩｇＧ１ ／ ＩｇＧ４
・・・（７）となる。
２がオフし、トランジスタＱ１がオフすることにより、
第１図中のＡ点がハイインピーダンスとなり、電流■２
が容量Ｃ１に流れ、トランジスタＱ３．Ｑ４によるカレ
ントミラー回路ＣＭが動作する。ここでトランジスタＱ
３とＣ４のエミツタ面積比をＢ（≧１）とすると、 Ｂ−Ｃ３のエミッタ面積／ Ｃ４のエミッタ面積 ・・・（６） であり、従ってトランジスタＱ３のエミッタ電流ＩＥＱ
３とトランジスタＱ４のエミッタ電流１１１！Ｑ４との
比は、 Ｂ ＝ ＩｇＧ１ ／ ＩｇＧ４
・・・（７）となる。
その結果、容量Ｃ１はＩ２／（Ｂ＋１）で充電され出力
端子電圧Ｖ ＯＵＴは遅延時間をｔＤとすると、 となる。このため、容量Ｃ１は見掛は上０１ ・ （Ｂ
＋１）なる容量と等価となり、Ｂを大きくすることで、
小さな容量で大きな遅延時間を得ることができる。
端子電圧Ｖ ＯＵＴは遅延時間をｔＤとすると、 となる。このため、容量Ｃ１は見掛は上０１ ・ （Ｂ
＋１）なる容量と等価となり、Ｂを大きくすることで、
小さな容量で大きな遅延時間を得ることができる。
ここで、Ｈ”時の入力レベルＶＩＮＦＩは、ＶＩＮＨ≧
ＶＢＥＱ ４ ＋ＶＣＥＱ １ ｚｏ、７ Ｖ −α
〔ＶＢＨＱ ４ ： トランジスタＱ４のベース・エミ
ッタ電圧 ＶＣＥＱ １： トランジスタＱ１の コレクタ・エミッタ電圧 となり、約０．７■以上の低電圧で遅延回路が制御でき
る。なお、抵抗Ｒ１は入力が“Ｈ”の時、該抵抗Ｒ１に
より電圧降下が１００ ｍ Ｖ程度になるようにその抵
抗値を調整しておく。こうすることにより、入力のＨ”
レベルＶＩＮＨは ＶＩＮＨ−ＶＢＥＱ ２ ＋ＶＲ１ｗｏ、Ｔ Ｖ−（Ｌ
ｌ）ＶＢＥＱ ２ ： トランジスタＱ２のベース・エ
ミッタ電圧 ＶＪ ：抵抗Ｒ１による電圧降下 となり、入力信号のハイレベルが従来のものの約半分で
済み、低電圧動作が可能となる。なおトランジスタＱ１
のコレクタ・エミッタ電圧ＶＣＥＱ １は ＶＣＥＱ １−０．７ Ｖ −ＶＢＥＱ ４ ｚｏ、
Ｉ Ｖ・（１２）ＶＢＢＱ ４ ： ）ランジスクＱ
４のベース・エミッタ電圧 となる。つまり、抵抗Ｒ１はその電圧降下により確実に
トランジスタＱ１がオンできるようにするためのレベル
シフト抵抗として機能するものである。
ＶＢＥＱ ４ ＋ＶＣＥＱ １ ｚｏ、７ Ｖ −α
〔ＶＢＨＱ ４ ： トランジスタＱ４のベース・エミ
ッタ電圧 ＶＣＥＱ １： トランジスタＱ１の コレクタ・エミッタ電圧 となり、約０．７■以上の低電圧で遅延回路が制御でき
る。なお、抵抗Ｒ１は入力が“Ｈ”の時、該抵抗Ｒ１に
より電圧降下が１００ ｍ Ｖ程度になるようにその抵
抗値を調整しておく。こうすることにより、入力のＨ”
レベルＶＩＮＨは ＶＩＮＨ−ＶＢＥＱ ２ ＋ＶＲ１ｗｏ、Ｔ Ｖ−（Ｌ
ｌ）ＶＢＥＱ ２ ： トランジスタＱ２のベース・エ
ミッタ電圧 ＶＪ ：抵抗Ｒ１による電圧降下 となり、入力信号のハイレベルが従来のものの約半分で
済み、低電圧動作が可能となる。なおトランジスタＱ１
のコレクタ・エミッタ電圧ＶＣＥＱ １は ＶＣＥＱ １−０．７ Ｖ −ＶＢＥＱ ４ ｚｏ、
Ｉ Ｖ・（１２）ＶＢＢＱ ４ ： ）ランジスクＱ
４のベース・エミッタ電圧 となる。つまり、抵抗Ｒ１はその電圧降下により確実に
トランジスタＱ１がオンできるようにするためのレベル
シフト抵抗として機能するものである。
なお、上記実施例ではディスクリート回路の場合につい
て説明したが、集積回路内に構成される場合であっても
良く、上記実施例と同様の効果を奏する。
て説明したが、集積回路内に構成される場合であっても
良く、上記実施例と同様の効果を奏する。
以上のように、この発明に係る遅延回路によれば、入力
信号をスイッチングトランジスタのコレクタ・エミッタ
間を介して伝達し、該スイッチングトランジスタの制御
を第２導電型の第１のトランジスタで行なうようにした
ので、簡単な回路構成で低電圧動作が可能となる効果が
ある。
信号をスイッチングトランジスタのコレクタ・エミッタ
間を介して伝達し、該スイッチングトランジスタの制御
を第２導電型の第１のトランジスタで行なうようにした
ので、簡単な回路構成で低電圧動作が可能となる効果が
ある。
第１図はこの発明の一実施例による遅延回路を示す図、
第２図は従来の遅延回路を示す図、第３図は第２図の回
路の人、出力特性を示す図である。 図において、Ｑｌは第１導電型のトランジスタ、Ｃ２，
Ｃ３，Ｃ４は第２導電型の第１．第２．第３のトランジ
スタ、１１．１２は第１．第２の定電流源、Ｒ１はレベ
ルシフト用抵抗、Ｃ１は遅延容量、Ｖｃｃは電源端子（
第１の基準電位）、ＧＮＤは接地端子（第２の基準電位
）である。
第２図は従来の遅延回路を示す図、第３図は第２図の回
路の人、出力特性を示す図である。 図において、Ｑｌは第１導電型のトランジスタ、Ｃ２，
Ｃ３，Ｃ４は第２導電型の第１．第２．第３のトランジ
スタ、１１．１２は第１．第２の定電流源、Ｒ１はレベ
ルシフト用抵抗、Ｃ１は遅延容量、Ｖｃｃは電源端子（
第１の基準電位）、ＧＮＤは接地端子（第２の基準電位
）である。
Claims (1)
- （１）入力端子には第１の定電流源及び第１導電型のト
ランジスタのエミッタ、抵抗が接続され、該抵抗の他端
は第２導電型の第１のトランジスタのベースに接続され
、 該第１のトランジスタのコレクタはこれと同極性の第２
のトランジスタのコレクタに接続されるとともに前記第
１導電型のトランジスタのベース及び第２の定電流源、
コンデンサに接続され、該コンデンサの他端は前記第１
導電型のトランジスタのコレクタ及び前記第２のトラン
ジスタのベースに接続されるとともに前記第１、第２の
トランジスタと同極性の第３のトランジスタのコレクタ
とベースに接続され、 第１の基準電位には前記第１、第２の定電流源の他端が
接続され、 第２の基準電位には前記第１ないし第３のトランジスタ
のエミッタが接続され、 前記第１導電型のトランジスタのベースには出力端子が
接続されてなることを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143794A JPS623520A (ja) | 1985-06-28 | 1985-06-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143794A JPS623520A (ja) | 1985-06-28 | 1985-06-28 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623520A true JPS623520A (ja) | 1987-01-09 |
| JPH0347775B2 JPH0347775B2 (ja) | 1991-07-22 |
Family
ID=15347137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143794A Granted JPS623520A (ja) | 1985-06-28 | 1985-06-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623520A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8925429B2 (en) | 2008-01-17 | 2015-01-06 | Wagic, Inc. | Radial foldout tool |
| US9120208B2 (en) | 2009-10-05 | 2015-09-01 | WAGIC, Inc | Handled ratcheting tool with a flip out handle |
-
1985
- 1985-06-28 JP JP60143794A patent/JPS623520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347775B2 (ja) | 1991-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| EXPY | Cancellation because of completion of term |