JPH03162122A - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JPH03162122A JPH03162122A JP30290389A JP30290389A JPH03162122A JP H03162122 A JPH03162122 A JP H03162122A JP 30290389 A JP30290389 A JP 30290389A JP 30290389 A JP30290389 A JP 30290389A JP H03162122 A JPH03162122 A JP H03162122A
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- switch
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- Pending
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- 230000006866 deterioration Effects 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はスイッチ回路に係り、特にそのベース・エミッ
タ間の逆バイアスによるトランジスタの劣化を防止し得
るように改良したものに関するものである。
タ間の逆バイアスによるトランジスタの劣化を防止し得
るように改良したものに関するものである。
従来の技術
近年、スイッチ回路は半導体集積化により高集積，多機
能化の傾向にある。以下に従来のスイッチ回路について
説明する。第２図は従来のスイッチ回路の構成を示すも
のである。
能化の傾向にある。以下に従来のスイッチ回路について
説明する。第２図は従来のスイッチ回路の構成を示すも
のである。
第２図において、１は切り換え回路、２．３は定電流源
、４はトランジスタ９のベースバイアス抵抗、５はトラ
ンジスタ９の出力抵抗、６はスイッチ回路１の状態を切
り換えるスイッチ、７は電源端子、８は出力端子兼スイ
ッチ端子、１０は入力端子である。
、４はトランジスタ９のベースバイアス抵抗、５はトラ
ンジスタ９の出力抵抗、６はスイッチ回路１の状態を切
り換えるスイッチ、７は電源端子、８は出力端子兼スイ
ッチ端子、１０は入力端子である。
以上のように構成されたスイッチ回路について以下その
動作について説明する。
動作について説明する。
まず、スイッチ回路に用いられるスイッチ端子は他の機
能端子と共用することが多く、第２図従来例においても
スイッチ端子と出力端子は兼用である。定電流源２と抵
抗４によりトランジスタ９のベースに適当なバイアス電
圧が与えられ、スイッチ６が開放の時電流源３によりト
ランジスタ９のバイアス電流が決まりトランジスタ９は
エミッタフォロワとして動作する。トランジスタ９のベ
ースに入力端子１０より入力された信号は低インピーダ
ンスで出力端子８に出力される。第２図において端子８
は出力端子とスイッチ端子が共用されており、端子８に
スイッチ６を短絡することで電圧を加え切り換え回路ｌ
を動作させ、切り換え回路ｌは別の状態にすることがで
きる。今、トランジスタ９のエミッタ電位をＶＥ９とす
ると、スイッチ６が開放の場合トランジスタ９はエミッ
タフォロワとして動き、切り換え回路は動作Ａの状態を
とるとする。定電流源２と抵抗４により決まるトランジ
スタ９のベース電位をＶＢ，トランジスタ９のベース，
エミッタ順方向電圧をＶＢＥ９とすると、トランジスタ
９のエミッタ電位ＶＥ９はＶＥ９ ：ｖ． ＶＢＥ９ となる。
能端子と共用することが多く、第２図従来例においても
スイッチ端子と出力端子は兼用である。定電流源２と抵
抗４によりトランジスタ９のベースに適当なバイアス電
圧が与えられ、スイッチ６が開放の時電流源３によりト
ランジスタ９のバイアス電流が決まりトランジスタ９は
エミッタフォロワとして動作する。トランジスタ９のベ
ースに入力端子１０より入力された信号は低インピーダ
ンスで出力端子８に出力される。第２図において端子８
は出力端子とスイッチ端子が共用されており、端子８に
スイッチ６を短絡することで電圧を加え切り換え回路ｌ
を動作させ、切り換え回路ｌは別の状態にすることがで
きる。今、トランジスタ９のエミッタ電位をＶＥ９とす
ると、スイッチ６が開放の場合トランジスタ９はエミッ
タフォロワとして動き、切り換え回路は動作Ａの状態を
とるとする。定電流源２と抵抗４により決まるトランジ
スタ９のベース電位をＶＢ，トランジスタ９のベース，
エミッタ順方向電圧をＶＢＥ９とすると、トランジスタ
９のエミッタ電位ＶＥ９はＶＥ９ ：ｖ． ＶＢＥ９ となる。
次にスイッチ６が短絡の時、定電流源３の電流を１３，
出力抵抗５の抵抗値をＲ５とするとトランジスタ９のエ
ミッタ電位ＶＥ９’は ＶＥ９’＝ＶＣＣ − １ｓＲｓ となり、この電圧で切り換え回路１は動作Ａとは別のＢ
の状態をとる様に切り換え回路１が構威されている。上
記のようにスイッチ６の開放，短絡により切り換え回路
１が２つの状態を得ることができる。
出力抵抗５の抵抗値をＲ５とするとトランジスタ９のエ
ミッタ電位ＶＥ９’は ＶＥ９’＝ＶＣＣ − １ｓＲｓ となり、この電圧で切り換え回路１は動作Ａとは別のＢ
の状態をとる様に切り換え回路１が構威されている。上
記のようにスイッチ６の開放，短絡により切り換え回路
１が２つの状態を得ることができる。
発明が解決しようとする課題
しかしながら上記の従来の構成ではスイッチ６が短絡の
時、トランジスタ９のエミッタ電位ＶＥ９は先に述べた
ように ＶＥ９’＝ ＶＣ！Ｃ − １ ３Ｒ５
・・・・・・（１）となり、スイッチ６が開放の時の
トランジスタ９のエミッタ電位ＶＥ９は、定電流源２の
電流を１２，抵抗４の抵抗値をＲ４，トランジスタ９の
ベース・エミッタ間順方向電圧をＶＢＥとすると、ＶＥ
９” １２Ｒ４−ＶＢＥ ・・・・・・
（２）となる。通常切り換え回路Ｉの状態を決める電位
、すなわちスイッチ６が開放の時の電圧ＶＥ９とスイッ
チ６が短絡の時の電圧ＶＥ９’は数Ｖの差をつけるよう
定電流源２，３、抵抗４，５の値が設定されている。ス
イッチ６が短絡の時、トランジスタ９のベース・エミッ
タ間電圧をＶＢＥ’とすると（１）式は次の様になる。
時、トランジスタ９のエミッタ電位ＶＥ９は先に述べた
ように ＶＥ９’＝ ＶＣ！Ｃ − １ ３Ｒ５
・・・・・・（１）となり、スイッチ６が開放の時の
トランジスタ９のエミッタ電位ＶＥ９は、定電流源２の
電流を１２，抵抗４の抵抗値をＲ４，トランジスタ９の
ベース・エミッタ間順方向電圧をＶＢＥとすると、ＶＥ
９” １２Ｒ４−ＶＢＥ ・・・・・・
（２）となる。通常切り換え回路Ｉの状態を決める電位
、すなわちスイッチ６が開放の時の電圧ＶＥ９とスイッ
チ６が短絡の時の電圧ＶＥ９’は数Ｖの差をつけるよう
定電流源２，３、抵抗４，５の値が設定されている。ス
イッチ６が短絡の時、トランジスタ９のベース・エミッ
タ間電圧をＶＢＥ’とすると（１）式は次の様になる。
ＶＥ９’＝ＶＣＣ− １３Ｒ５＝ １２Ｒ４−ＶＢＥ・
・・・・・（３） いま、ＶＥ９とＶＥ９’の電圧差を３■，トランジスタ
９のペースエミッタ間順方向電圧 ＶＢＥ＝０．７Ｖ，ＶＣＣ＝５ＶとするとＶＥ９’
ＶＥ９＝ ３ Ｖ ・・・・・｛４）
又、（２），（３）式より ＶＥ９’ ＶＥ９＝ １２Ｒ４−ＶＢＥ’ −（ Ｉ
２Ｒ４ ＶＢＥ）＝ ＶＢＥ − ＶＢＥ’
−−（５）（５）より ＶａＥ’ ＝ ＶＩＥ − （ ＶＥ９゜ ＶＥ９）＝
０．７−３＝−２．３ ・・・・・・（６）と
なり、スイッチ６が短絡の時トランジスタ９のペースエ
ミッタ間は（６）式となり、２，３ｖの逆バイアスとな
る。ＶＥ９’−ＶＥ９の設定の仕方により逆バイアス電
圧はさらに大きくなることもあり得る。トランジスタ９
が逆バイアスされることでトランジスタの特性劣化をま
ねき、最終の場合にはトランジスタを破壊に敗らしめる
という欠点を有していた。
・・・・・（３） いま、ＶＥ９とＶＥ９’の電圧差を３■，トランジスタ
９のペースエミッタ間順方向電圧 ＶＢＥ＝０．７Ｖ，ＶＣＣ＝５ＶとするとＶＥ９’
ＶＥ９＝ ３ Ｖ ・・・・・｛４）
又、（２），（３）式より ＶＥ９’ ＶＥ９＝ １２Ｒ４−ＶＢＥ’ −（ Ｉ
２Ｒ４ ＶＢＥ）＝ ＶＢＥ − ＶＢＥ’
−−（５）（５）より ＶａＥ’ ＝ ＶＩＥ − （ ＶＥ９゜ ＶＥ９）＝
０．７−３＝−２．３ ・・・・・・（６）と
なり、スイッチ６が短絡の時トランジスタ９のペースエ
ミッタ間は（６）式となり、２，３ｖの逆バイアスとな
る。ＶＥ９’−ＶＥ９の設定の仕方により逆バイアス電
圧はさらに大きくなることもあり得る。トランジスタ９
が逆バイアスされることでトランジスタの特性劣化をま
ねき、最終の場合にはトランジスタを破壊に敗らしめる
という欠点を有していた。
本発明は上記従来の問題点を解決するもので簡単にして
しかも確実にペースエミッタの逆バイアスによるトラン
ジスタの劣化を防止し得るようにした極めて良好なスイ
ッチ回路を提供することを目的とする。
しかも確実にペースエミッタの逆バイアスによるトラン
ジスタの劣化を防止し得るようにした極めて良好なスイ
ッチ回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のスイッチ回路はエミ
ッタ・ベース間が逆バイアスされる期間の存在する第１
のトランジスタとこの第１のトランジスタのベースに第
１のトランジスタとは逆導電型の第２のトランジスタの
ベースが接続され、また第１のトランジスタのエミッタ
に第２のトランジスタのエミッタと抵抗を介して出力端
子とが接続され、前記出力端子は外部電圧を印加するス
イッチ端子を設けた構或を有している。
ッタ・ベース間が逆バイアスされる期間の存在する第１
のトランジスタとこの第１のトランジスタのベースに第
１のトランジスタとは逆導電型の第２のトランジスタの
ベースが接続され、また第１のトランジスタのエミッタ
に第２のトランジスタのエミッタと抵抗を介して出力端
子とが接続され、前記出力端子は外部電圧を印加するス
イッチ端子を設けた構或を有している。
作用
この構成によって第１のトランジスタのベース・エミッ
タが逆バイアスされた時、第２のトランジスタは順バイ
アスとなり第２のトランジスタがオンする。第２のトラ
ンジスタのベース・エミッタ間電圧がそのまま第１のト
ランジスタのベース・エミッタ間の逆バイアス電圧とな
る。第１のトランジスタのベース・エミッタ間の逆バイ
アス電圧は最大でも第２のトランジスタのベース・エミ
ッタ間順方向電圧でおさえられ、トランジスタの特性劣
化，破壊を防止することができる。
タが逆バイアスされた時、第２のトランジスタは順バイ
アスとなり第２のトランジスタがオンする。第２のトラ
ンジスタのベース・エミッタ間電圧がそのまま第１のト
ランジスタのベース・エミッタ間の逆バイアス電圧とな
る。第１のトランジスタのベース・エミッタ間の逆バイ
アス電圧は最大でも第２のトランジスタのベース・エミ
ッタ間順方向電圧でおさえられ、トランジスタの特性劣
化，破壊を防止することができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の第工の実施例におけるスイッ
チ回路の回路図を示すものである。第ｌ図において、ｌ
は切り換え回路、２，３は定電流源、４はトランジスタ
９のベースバイアス抵抗、５はトランジスタ９の出力抵
抗、６はスイッチ回路上の状態を切り換えるスイッチ、
７は電源端子、８は出力端子兼スイッヂ端子、１１は１
・ランジスタ９のベース・エミッタ間の逆バイアスを抑
圧するためのトランジスタ、１０は入力端子である。
明する。第１図は本発明の第工の実施例におけるスイッ
チ回路の回路図を示すものである。第ｌ図において、ｌ
は切り換え回路、２，３は定電流源、４はトランジスタ
９のベースバイアス抵抗、５はトランジスタ９の出力抵
抗、６はスイッチ回路上の状態を切り換えるスイッチ、
７は電源端子、８は出力端子兼スイッヂ端子、１１は１
・ランジスタ９のベース・エミッタ間の逆バイアスを抑
圧するためのトランジスタ、１０は入力端子である。
以上のように構威された半導体集積回路について、以下
その動作を説明する。
その動作を説明する。
まず定電流源２と抵抗４によりトランジスタ９のベース
に適当なバイアス電圧が与えられ、スイッチ６が開放の
時定電流源３によりトランジスタ９のバイアス電流が決
まりトランジスタ９はエミッタフォロワとして動作する
。トランジスタ９のベースに入力端子１０より入力され
た信号は低インピーダンスで出力端子８に出力される。
に適当なバイアス電圧が与えられ、スイッチ６が開放の
時定電流源３によりトランジスタ９のバイアス電流が決
まりトランジスタ９はエミッタフォロワとして動作する
。トランジスタ９のベースに入力端子１０より入力され
た信号は低インピーダンスで出力端子８に出力される。
次にスイッチ６が短絡の場合には、切り換え回路１の電
圧が加わる。すなわちトランジスタ９のエミッタの電位
が上昇し、トランジスタ９のベース・エミッタ間は逆バ
イアス状態となる。この時トランジスタ１１のベース・
エミッタは順バイアスとなりトランジスタｌ１がオンと
なりトランジスタ９のベース・エミッタ間逆バイアス電
圧はトランジスタ１１のベース・エミッタ間順方向電圧
で抑えられる。
圧が加わる。すなわちトランジスタ９のエミッタの電位
が上昇し、トランジスタ９のベース・エミッタ間は逆バ
イアス状態となる。この時トランジスタ１１のベース・
エミッタは順バイアスとなりトランジスタｌ１がオンと
なりトランジスタ９のベース・エミッタ間逆バイアス電
圧はトランジスタ１１のベース・エミッタ間順方向電圧
で抑えられる。
以上のように本実施例によればエミッタ・ベース間が逆
バイアスされる期間が存在する第１のトランジスタとこ
の第１のトランジスタのベースに第１のトランジスタと
は逆導電型の第２のトランジスタのベースが接続され、
また第１のトランジ７．夕のエミッタに第２のトランジ
スタのエミッタと抵抗を介して出力端子とが接続され、
前記出力端子は外部電圧を印加するスイッチ端子を設け
たことにより、トランジスタのベース・エミッタ間の逆
バイアスによるトランジスタの特性劣化，破壊を防止す
ることができる。
バイアスされる期間が存在する第１のトランジスタとこ
の第１のトランジスタのベースに第１のトランジスタと
は逆導電型の第２のトランジスタのベースが接続され、
また第１のトランジ７．夕のエミッタに第２のトランジ
スタのエミッタと抵抗を介して出力端子とが接続され、
前記出力端子は外部電圧を印加するスイッチ端子を設け
たことにより、トランジスタのベース・エミッタ間の逆
バイアスによるトランジスタの特性劣化，破壊を防止す
ることができる。
なお実施例においてトランジスタ９はＮＰＮ型トランジ
スタ、トランジスタ１１はＰＮＰ型トランジスタとして
示されているがもちろんトランジスタ９がＰＮＰ型トラ
ンジスタ、トランジスタｌ１がＮＰＮ型トランジスタと
してもよいことは言うまでもない。
スタ、トランジスタ１１はＰＮＰ型トランジスタとして
示されているがもちろんトランジスタ９がＰＮＰ型トラ
ンジスタ、トランジスタｌ１がＮＰＮ型トランジスタと
してもよいことは言うまでもない。
発明の効果
以上のように本発明はエミッタ・ベース間が逆バイアス
される期間の存在する第１のトランジスタとこの第ｌの
トランジスタのベースに第１のトランジスタとは逆導電
型の第２のトランジスタのベースが接続され、また第１
のトランジスタの工ミッタに第２のトランジスタのエミ
ッタと抵抗を介して出力端子とが接続され、前記出力端
子は外部電圧を印加するスイッチ端子を設けたことによ
り、トランジスタのベース・エミッタ間の逆バイアスに
よるトランジスタの特性劣化，破壊を防止することがで
きる優れた半導体集積回路を実現できるものである。
される期間の存在する第１のトランジスタとこの第ｌの
トランジスタのベースに第１のトランジスタとは逆導電
型の第２のトランジスタのベースが接続され、また第１
のトランジスタの工ミッタに第２のトランジスタのエミ
ッタと抵抗を介して出力端子とが接続され、前記出力端
子は外部電圧を印加するスイッチ端子を設けたことによ
り、トランジスタのベース・エミッタ間の逆バイアスに
よるトランジスタの特性劣化，破壊を防止することがで
きる優れた半導体集積回路を実現できるものである。
第１図は本発明の実施例におけるスイッチ回路の回路図
、第２図は従来のスイッチ回路の回路図である。 １・・・・・・切り換え回路、２，３・・・・・・定電
流源、４・・・・・・トランジスタ９のベースバイアス
抵抗、５・・・・・・トランジスタ９の出力抵抗、６・
・・・・・スイッチ回路１の状態を切り換えるスイッチ
、７・・・・・・電源端子、８・・・・・・出力端子兼
スイッチ端子、１１・・・・・・トランジスタ９のベー
ス，エミッタ間の逆バイアスを抑圧するためのトランジ
スタ、１０・・・・・・人力端子。
、第２図は従来のスイッチ回路の回路図である。 １・・・・・・切り換え回路、２，３・・・・・・定電
流源、４・・・・・・トランジスタ９のベースバイアス
抵抗、５・・・・・・トランジスタ９の出力抵抗、６・
・・・・・スイッチ回路１の状態を切り換えるスイッチ
、７・・・・・・電源端子、８・・・・・・出力端子兼
スイッチ端子、１１・・・・・・トランジスタ９のベー
ス，エミッタ間の逆バイアスを抑圧するためのトランジ
スタ、１０・・・・・・人力端子。
Claims (1)
- エミッタ・ベース間が逆バイアスされる期間の存在する
第１のトランジスタと、この第１のトランジスタのベー
スに第１のトランジスタとは逆導電型の第２のトランジ
スタのベースが接続され、また第１のトランジスタのエ
ミッタに第２のトランジスタのエミッタと、直接または
抵抗を介して出力端子とが接続され、前記出力端子に制
御電圧を印加するスイッチ手段を設けたことを特徴とす
るスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290389A JPH03162122A (ja) | 1989-11-21 | 1989-11-21 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290389A JPH03162122A (ja) | 1989-11-21 | 1989-11-21 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162122A true JPH03162122A (ja) | 1991-07-12 |
Family
ID=17914496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30290389A Pending JPH03162122A (ja) | 1989-11-21 | 1989-11-21 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0865122A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 切換回路 |
-
1989
- 1989-11-21 JP JP30290389A patent/JPH03162122A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0865122A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 切換回路 |
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