JPH0513064Y2 - - Google Patents
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- Publication number
- JPH0513064Y2 JPH0513064Y2 JP11230786U JP11230786U JPH0513064Y2 JP H0513064 Y2 JPH0513064 Y2 JP H0513064Y2 JP 11230786 U JP11230786 U JP 11230786U JP 11230786 U JP11230786 U JP 11230786U JP H0513064 Y2 JPH0513064 Y2 JP H0513064Y2
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- JP
- Japan
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- transistor
- voltage
- resistor
- emitter
- base
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- Expired - Lifetime
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- 230000015556 catabolic process Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はスイツチ回路に関し、特に半導体集積
回路化に適したスイツチ回路に関する。
回路化に適したスイツチ回路に関する。
従来、この種のスイツチ回路にはカレントミラ
ー回路が使用され、制御電圧（制御信号）により
カレントミラー回路の定電流出力電流のオン又は
オフの制御を行なう。従来より使用されている回
路の一例について第３図を参照して説明する。こ
のスイツチ回路は、コレクタとベースとをシヨー
トしたトランジスタ５のベースとトランジスタ８
のベースとを接続し、各トランジスタ５，８のエ
ミツタを抵抗４，７を介して高電位端１に接続
し、トランジスタ５のコレクタ・ベース接続点を
基準電流源６を介して低電位端３に接続し、トラ
ンジスタ８のコレクタを出力とするトランジスタ
５，８より成るカレントミラー回路２０を有す
る。また、このカレントミラー回路２０のトラン
ジスタ８と抵抗７との接続点１４をトランジスタ
１３のコレクタに接続し、トランジスタ１３のエ
ミツタを低電位端３に接続し、かつトランジスタ
１３のベースを制御信号入力端２とする制御回路
を有する。
ー回路が使用され、制御電圧（制御信号）により
カレントミラー回路の定電流出力電流のオン又は
オフの制御を行なう。従来より使用されている回
路の一例について第３図を参照して説明する。こ
のスイツチ回路は、コレクタとベースとをシヨー
トしたトランジスタ５のベースとトランジスタ８
のベースとを接続し、各トランジスタ５，８のエ
ミツタを抵抗４，７を介して高電位端１に接続
し、トランジスタ５のコレクタ・ベース接続点を
基準電流源６を介して低電位端３に接続し、トラ
ンジスタ８のコレクタを出力とするトランジスタ
５，８より成るカレントミラー回路２０を有す
る。また、このカレントミラー回路２０のトラン
ジスタ８と抵抗７との接続点１４をトランジスタ
１３のコレクタに接続し、トランジスタ１３のエ
ミツタを低電位端３に接続し、かつトランジスタ
１３のベースを制御信号入力端２とする制御回路
を有する。
このように構成されるスイツチ回路において
は、制御信号入力端２に0.3V以下の電圧を印加
した時、トランジスタ１３はオフし、基準電流源
６の定電流によつて決定するトランジスタ５のベ
ース・エミツタ間電圧VBEと抵抗４における電圧
降下分とがトランジスタ８のベースに加わり、ト
ランジスタ８のコレクタに基準電流源６と同一値
の出力電流が発生する。この結果、スイツチ回路
はオン状態となる。一方、制御信号入力端２の電
圧を0.7V以上に上げると、トランジスタ１３は
オンしトランジスタ１３のコレクタ電圧は約
0.2Vまで下がる。その時、トランジスタ８のベ
ース電圧はトランジスタ５のベース電圧でバイア
スされているため、トランジスタ８のベース・エ
ミツタ間電圧が逆バイアスとなり、トランジスタ
８はオフする。したがつて、トランジスタ８のコ
レクタからの出力電流は無くなり、スイツチ回路
はオフ状態となる。
は、制御信号入力端２に0.3V以下の電圧を印加
した時、トランジスタ１３はオフし、基準電流源
６の定電流によつて決定するトランジスタ５のベ
ース・エミツタ間電圧VBEと抵抗４における電圧
降下分とがトランジスタ８のベースに加わり、ト
ランジスタ８のコレクタに基準電流源６と同一値
の出力電流が発生する。この結果、スイツチ回路
はオン状態となる。一方、制御信号入力端２の電
圧を0.7V以上に上げると、トランジスタ１３は
オンしトランジスタ１３のコレクタ電圧は約
0.2Vまで下がる。その時、トランジスタ８のベ
ース電圧はトランジスタ５のベース電圧でバイア
スされているため、トランジスタ８のベース・エ
ミツタ間電圧が逆バイアスとなり、トランジスタ
８はオフする。したがつて、トランジスタ８のコ
レクタからの出力電流は無くなり、スイツチ回路
はオフ状態となる。
前述した従来のスイツチ回路では、カレントミ
ラー回路２０のトランジスタ８のベース・エミツ
タ間のバイアスを逆バイアスにすることにより、
このスイツチ回路をオフ状態にする。ここで、高
電位端１の電圧をV1、トランジスタ５のベー
ス・エミツタ間電圧をVBE５、トランジスタ１３
の飽和電圧をVCESAT13およびスイツチ回路がオフ
状態のトランジスタ８のベース・エミツタ間の逆
バイアス電圧をVBEOFF８とする。このスイツチ回
路がオフ状態では、トランジスタ８のベース・エ
ミツタ間は逆バイアスになり、逆バイアス電圧
VBEOFF８は抵抗４の両端の電圧が0Vのときに最
大になるので、次式で表わせる。
ラー回路２０のトランジスタ８のベース・エミツ
タ間のバイアスを逆バイアスにすることにより、
このスイツチ回路をオフ状態にする。ここで、高
電位端１の電圧をV1、トランジスタ５のベー
ス・エミツタ間電圧をVBE５、トランジスタ１３
の飽和電圧をVCESAT13およびスイツチ回路がオフ
状態のトランジスタ８のベース・エミツタ間の逆
バイアス電圧をVBEOFF８とする。このスイツチ回
路がオフ状態では、トランジスタ８のベース・エ
ミツタ間は逆バイアスになり、逆バイアス電圧
VBEOFF８は抵抗４の両端の電圧が0Vのときに最
大になるので、次式で表わせる。
VBEOFF８＝V1−VBE５−VCESAT13 …(1)
この従来例のスイツチ回路では、VBE５は約
0.7V、VCESAT13は約0.2Vであるので、式(1)から求
められる逆バイアス電圧は、 VBEOFF８＝V1−0.9 …(2) となる。トランジスタ８のベース・エミツタ間の
逆耐圧をBVEBOとすると、BVEBO＜VBEOFF８とな
つたときに、トランジスタ８がブレークダウン
し、スイツチ回路に異常電流が流れる。このとき
の高電位端１の電圧は、 V1＝BVEBO＋0.9 …(3) となる。したがつて、高電位端１の電圧はトラン
ジスタ８の逆耐圧BVEBOの値により制限を受ける
欠点が有る。
0.7V、VCESAT13は約0.2Vであるので、式(1)から求
められる逆バイアス電圧は、 VBEOFF８＝V1−0.9 …(2) となる。トランジスタ８のベース・エミツタ間の
逆耐圧をBVEBOとすると、BVEBO＜VBEOFF８とな
つたときに、トランジスタ８がブレークダウン
し、スイツチ回路に異常電流が流れる。このとき
の高電位端１の電圧は、 V1＝BVEBO＋0.9 …(3) となる。したがつて、高電位端１の電圧はトラン
ジスタ８の逆耐圧BVEBOの値により制限を受ける
欠点が有る。
本考案の目的は、広いレンジの電源電圧で動作
可能なスイツチ回路を提供することにある。
可能なスイツチ回路を提供することにある。
本考案のスイツチ回路は、エミツタを第１抵抗
を介して第１電位端子に接続しかつ基準電流源を
介して第２電位端子に接続されるコレクタとベー
スとを短絡した第１トランジスタと、エミツタを
第２抵抗を介して前記第１電位端子に接続しコレ
クタを負荷を介して前記第２電位端子に接続しか
つベースを前記第１トランジスタのベースに接続
した第２トランジスタとから構成されたカレント
ミラー回路と；エミツタを前記第２電位端子に接
続しかつベースを制御信号入力電極とした第３ト
ランジスタと；エミツタを前記第３トランジスタ
のコレクタに第３抵抗を介して接続しコレクタを
前記第２トランジスタのエミツタに接続しかつベ
ースを電圧源を介して前記第２電位端子に接続し
た第４トランジスタとを備え； 前記第３抵抗と前記電圧源と前記第４トランジ
スタとから構成される電流制限回路により前記第
３トランジスタのオン状態における前記第２抵抗
の両端の電圧を一定値に制限する。
を介して第１電位端子に接続しかつ基準電流源を
介して第２電位端子に接続されるコレクタとベー
スとを短絡した第１トランジスタと、エミツタを
第２抵抗を介して前記第１電位端子に接続しコレ
クタを負荷を介して前記第２電位端子に接続しか
つベースを前記第１トランジスタのベースに接続
した第２トランジスタとから構成されたカレント
ミラー回路と；エミツタを前記第２電位端子に接
続しかつベースを制御信号入力電極とした第３ト
ランジスタと；エミツタを前記第３トランジスタ
のコレクタに第３抵抗を介して接続しコレクタを
前記第２トランジスタのエミツタに接続しかつベ
ースを電圧源を介して前記第２電位端子に接続し
た第４トランジスタとを備え； 前記第３抵抗と前記電圧源と前記第４トランジ
スタとから構成される電流制限回路により前記第
３トランジスタのオン状態における前記第２抵抗
の両端の電圧を一定値に制限する。
次に本考案の実施例について図面を参照して説
明する。
明する。
第１の実施例を示す第１図を参照すると、カレ
ントミラー回路２０の出力となるPNPトランジ
スタ８のエミツタと抵抗７との接続点１４に
NPNトランジスタ１１のコレクタを接続し、こ
のトランジスタ１１のエミツタを抵抗１２を介し
て制御回路のNPNトランジスタ１３のコレクタ
に接続し、さらにトランジスタ１１のベースと低
電位端３との間に電圧源１０を接続してスイツチ
回路が構成されている。
ントミラー回路２０の出力となるPNPトランジ
スタ８のエミツタと抵抗７との接続点１４に
NPNトランジスタ１１のコレクタを接続し、こ
のトランジスタ１１のエミツタを抵抗１２を介し
て制御回路のNPNトランジスタ１３のコレクタ
に接続し、さらにトランジスタ１１のベースと低
電位端３との間に電圧源１０を接続してスイツチ
回路が構成されている。
このように構成されるスイツチ回路において、
制御回路のトランジスタ１３の制御信号入力端２
の制御入力電圧が0.3V以下の場合、制御回路の
NPNトランジスタ１３とNPNトランジスタ１１
がオフし、カレントミラー回路２０の出力から基
準電流源６と同一値の電流を負荷９に流す。この
結果、このスイツチ回路はオン状態となつてい
る。一方、制御入力電圧として0.7V以上の電圧
が印加された場合、NPNトランジスタ１３がオ
ンし、NPNトランジスタ１３のコレクタ電圧
（飽和電圧）VCESAT13は約0.2Vとなる。NPNトラ
ンジスタ１１のエミツタとNPNトランジスタ１
３のコレクタとの間には抵抗１２（R12）が接続
され、NPNトランジスタ１１のベースには電圧
源１０（V10）が接続されているので、NPNト
ランジスタ１１のベース・エミツタ間電圧をVBE
11とすると、電圧源１０の電圧V10をVBE11＋
VCESAT13以上に設定すれば、NPNトランジスタ
１１がオンしてNPNトランジスタ１１のコレク
タに電流Ic11が流れる。Ic11は、 Ic11＝（V10−VCESAT13）／R12 …(4) となる。NPNトランジスタ１１のコレクタ電流
Ic11は抵抗７（R7）に流れ、抵抗７の両端には、 V7＝R7・〔（V10−VCESAT13）／R12〕 …(5) の電圧が発生する。この電圧V7は高電位端１に
印加される電圧V1の値に依らず一定値である。
トランジスタ８のベース・エミツタ間電圧（逆バ
イアス電圧VBEOFF８）は、基準電流源６の電流
（I6）によつて発生した抵抗４の両端の電圧を
V4、トランジスタ５のベース・エミツタ間電圧
をVBE５（約0.7V）とすると、 VBEOFF８＝V7−（V4＋VBE５） …(6) となる。トランジスタ８がオフするためには
VBEOFF８＞０とすれば良く、トランジスタ８がブ
レークダウンしないためには、VBEOFF８＜BVEBO
（トランジスタ８の逆耐圧）であれば良いので、
抵抗７の両端の電圧V7を、 （V4＋VBE５）＜V7＜（BVEBO＋V4＋VBE５）
…(7) にする。又、抵抗４の両端の電圧V4の最低値は
０であるので、式(7)は次のようになる。
制御回路のトランジスタ１３の制御信号入力端２
の制御入力電圧が0.3V以下の場合、制御回路の
NPNトランジスタ１３とNPNトランジスタ１１
がオフし、カレントミラー回路２０の出力から基
準電流源６と同一値の電流を負荷９に流す。この
結果、このスイツチ回路はオン状態となつてい
る。一方、制御入力電圧として0.7V以上の電圧
が印加された場合、NPNトランジスタ１３がオ
ンし、NPNトランジスタ１３のコレクタ電圧
（飽和電圧）VCESAT13は約0.2Vとなる。NPNトラ
ンジスタ１１のエミツタとNPNトランジスタ１
３のコレクタとの間には抵抗１２（R12）が接続
され、NPNトランジスタ１１のベースには電圧
源１０（V10）が接続されているので、NPNト
ランジスタ１１のベース・エミツタ間電圧をVBE
11とすると、電圧源１０の電圧V10をVBE11＋
VCESAT13以上に設定すれば、NPNトランジスタ
１１がオンしてNPNトランジスタ１１のコレク
タに電流Ic11が流れる。Ic11は、 Ic11＝（V10−VCESAT13）／R12 …(4) となる。NPNトランジスタ１１のコレクタ電流
Ic11は抵抗７（R7）に流れ、抵抗７の両端には、 V7＝R7・〔（V10−VCESAT13）／R12〕 …(5) の電圧が発生する。この電圧V7は高電位端１に
印加される電圧V1の値に依らず一定値である。
トランジスタ８のベース・エミツタ間電圧（逆バ
イアス電圧VBEOFF８）は、基準電流源６の電流
（I6）によつて発生した抵抗４の両端の電圧を
V4、トランジスタ５のベース・エミツタ間電圧
をVBE５（約0.7V）とすると、 VBEOFF８＝V7−（V4＋VBE５） …(6) となる。トランジスタ８がオフするためには
VBEOFF８＞０とすれば良く、トランジスタ８がブ
レークダウンしないためには、VBEOFF８＜BVEBO
（トランジスタ８の逆耐圧）であれば良いので、
抵抗７の両端の電圧V7を、 （V4＋VBE５）＜V7＜（BVEBO＋V4＋VBE５）
…(7) にする。又、抵抗４の両端の電圧V4の最低値は
０であるので、式(7)は次のようになる。
（V4＋VBE５）＜V7＜（BVEBO＋VBE５）…(8)
抵抗１２と電圧源１０の値を式(8)を満たすよう
に設定すると、高電位端１の値に依存しない。こ
れにより、PNPトランジスタ８のベース・エミ
ツタ間は逆バイアスになり、トランジスタ８はオ
フして負荷９に電流は流れ込まなくなり、スイツ
チ回路はオフ状態となる。
に設定すると、高電位端１の値に依存しない。こ
れにより、PNPトランジスタ８のベース・エミ
ツタ間は逆バイアスになり、トランジスタ８はオ
フして負荷９に電流は流れ込まなくなり、スイツ
チ回路はオフ状態となる。
第２図は本考案の第２の実施例を示す。このス
イツチ回路は第１図のNPNトランジスタをPNP
トランジスタに、PNPトランジスタをNPNトラ
ンジスタに、かつ電圧源および電流源の極性をそ
れぞれ変更した構成であり、同一参照数字は同一
構成要素を示す。また動作については第１の実施
例と同様である。
イツチ回路は第１図のNPNトランジスタをPNP
トランジスタに、PNPトランジスタをNPNトラ
ンジスタに、かつ電圧源および電流源の極性をそ
れぞれ変更した構成であり、同一参照数字は同一
構成要素を示す。また動作については第１の実施
例と同様である。
以上説明したように本考案によれば、エミツタ
に抵抗を接続したカレントミラー回路の出力とな
るトランジスタのエミツタと制御用トランジスタ
との間に電流制限機能を有するトランジスタと抵
抗とを設けることにより、カレントミラー回路の
出力トランジスタのベース・エミツタ間の逆バイ
アス電圧を抑え、広いレンジの電源電圧により動
作を安定に行なうことができる。
に抵抗を接続したカレントミラー回路の出力とな
るトランジスタのエミツタと制御用トランジスタ
との間に電流制限機能を有するトランジスタと抵
抗とを設けることにより、カレントミラー回路の
出力トランジスタのベース・エミツタ間の逆バイ
アス電圧を抑え、広いレンジの電源電圧により動
作を安定に行なうことができる。
第１図および第２図は本考案の第１および第２
の実施例を示す構成図、第３図は従来の一例を示
す構成図である。 １……高電位端、２……制御信号入力端、３…
…低電位端、４，７，１２……抵抗、５，８，１
１，１３……トランジスタ、６……基準電流源、
９……負荷、１０……電圧源、２０……カレント
ミラー回路。
の実施例を示す構成図、第３図は従来の一例を示
す構成図である。 １……高電位端、２……制御信号入力端、３…
…低電位端、４，７，１２……抵抗、５，８，１
１，１３……トランジスタ、６……基準電流源、
９……負荷、１０……電圧源、２０……カレント
ミラー回路。
Claims (1)
- 【実用新案登録請求の範囲】 エミツタを第１抵抗を介して第１電位端子に接
続しかつ基準電流源を介して第２電位端子に接続
されるコレクタとベースとを短絡した第１トラン
ジスタと、エミツタを第２抵抗を介して前記第１
電位端子に接続しコレクタを負荷を介して前記第
２電位端子に接続しかつベースを前記第１トラン
ジスタのベースに接続した第２トランジスタとか
ら構成されたカレントミラー回路と； エミツタを前記第２電位端子に接続しかつベー
スを制御信号入力電極とした第３トランジスタ
と； エミツタを前記第３トランジスタのコレクタに
第３抵抗を介して接続しコレクタを前記第２トラ
ンジスタのエミツタに接続しかつベースを電圧源
を介して前記第２電位端子に接続した第４トラン
ジスタとを備え； 前記第３抵抗と前記電圧源と前記第４トランジ
スタとから構成される電流制限回路により前記第
３トランジスタのオン状態における前記第２抵抗
の両端の電圧を一定値に制限することを特徴とす
るスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230786U JPH0513064Y2 (ja) | 1986-07-21 | 1986-07-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230786U JPH0513064Y2 (ja) | 1986-07-21 | 1986-07-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320624U JPS6320624U (ja) | 1988-02-10 |
| JPH0513064Y2 true JPH0513064Y2 (ja) | 1993-04-06 |
Family
ID=30993056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230786U Expired - Lifetime JPH0513064Y2 (ja) | 1986-07-21 | 1986-07-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513064Y2 (ja) |
-
1986
- 1986-07-21 JP JP11230786U patent/JPH0513064Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320624U (ja) | 1988-02-10 |
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