JP2789746B2 - ３値論理回路 - Google Patents
３値論理回路Info
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- JP2789746B2 JP2789746B2 JP1333540A JP33354089A JP2789746B2 JP 2789746 B2 JP2789746 B2 JP 2789746B2 JP 1333540 A JP1333540 A JP 1333540A JP 33354089 A JP33354089 A JP 33354089A JP 2789746 B2 JP2789746 B2 JP 2789746B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は３値論理回路に関する。
［従来の技術］ 第３図は３値論理回路の従来例の回路図である。
この３値論理回路は、互いに直列に接続された抵抗R1
1,R12と、互いに直列に接続された抵抗R13,R14,R15と、
定電流源IOと、トランジスタQ6,Q7,Q8,Q12で構成される
第１の差動増幅回路と、トランジスタQ5,Q9,Q10,Q11,ダ
イオードD4,D5で構成される第２の差動増幅回路とから
なり、トランジスタQ11とQ12のベースには各々基準電圧
が供給され、トランジスタQ5とQ6に共通して与えられる
外部電圧をコントロールすることにより、出力端子Ａ、
Ｂ、Ｃに３値が出力される。トランジスタQ11のベース
ｈに与えられる電圧をVA、トランジスタQ12のベースｇ
に与えられる電圧をVBとすると、VA＞VBである。
1,R12と、互いに直列に接続された抵抗R13,R14,R15と、
定電流源IOと、トランジスタQ6,Q7,Q8,Q12で構成される
第１の差動増幅回路と、トランジスタQ5,Q9,Q10,Q11,ダ
イオードD4,D5で構成される第２の差動増幅回路とから
なり、トランジスタQ11とQ12のベースには各々基準電圧
が供給され、トランジスタQ5とQ6に共通して与えられる
外部電圧をコントロールすることにより、出力端子Ａ、
Ｂ、Ｃに３値が出力される。トランジスタQ11のベース
ｈに与えられる電圧をVA、トランジスタQ12のベースｇ
に与えられる電圧をVBとすると、VA＞VBである。
トランジスタQ5とトランジスタQ6のベースａに加えら
れる外部コントロール電圧をVIとすると、 （１）V1＜VB（＜VA）のとき Q9のベース電位（＝VI＋VBEQ5＋VD4）＜ Q10のベース電位（＝VBEQ11＋VD5＋VA） VBEQ5≒VD4≒VBEQ11≒VD5 Q7のベース電位（＝VI＋VBEQ6）＜ Q8のベース電位（＝VB＋BBEQ12） VBEQ6≒VBEQ12 であり、トランジスタQ7のコレクタＣへ電流IOが出力さ
れる。ここで、VBEQ5,VBEQ11,VBEQ6,VBEQ12はそれぞれ
トランジスタQ5,Q11,Q6,Q12のベース・エミッタ間電圧
である。
れる外部コントロール電圧をVIとすると、 （１）V1＜VB（＜VA）のとき Q9のベース電位（＝VI＋VBEQ5＋VD4）＜ Q10のベース電位（＝VBEQ11＋VD5＋VA） VBEQ5≒VD4≒VBEQ11≒VD5 Q7のベース電位（＝VI＋VBEQ6）＜ Q8のベース電位（＝VB＋BBEQ12） VBEQ6≒VBEQ12 であり、トランジスタQ7のコレクタＣへ電流IOが出力さ
れる。ここで、VBEQ5,VBEQ11,VBEQ6,VBEQ12はそれぞれ
トランジスタQ5,Q11,Q6,Q12のベース・エミッタ間電圧
である。
（２）VB＜VI＜VAのとき Q9のベース電位＜Q10のベース電位 Q7のベース電位＞Q8のベース電位 となり、トランジスタQ8のコレクタへ電流IOが出力され
る。ａ点への外部電圧印加をやめ（オープンとし）、抵
抗R11とR12で決定されるａ点の電位VIが VB＜VI＜VA となるよう抵抗R11,R12の抵抗値を設定しておけば、ａ
点オープンでも同様な結果となる。
る。ａ点への外部電圧印加をやめ（オープンとし）、抵
抗R11とR12で決定されるａ点の電位VIが VB＜VI＜VA となるよう抵抗R11,R12の抵抗値を設定しておけば、ａ
点オープンでも同様な結果となる。
（３）VA＜VIのとき Q9のベース電位＞Q10のベース電位 となり、トランジスタQ10のコレクタへ電流IOが出力さ
れる。差動増幅回路をトランジスタQ6,Q7,Q8,Q12のダー
リントン構成としたのは、コレクタへの出力電流はCBシ
ョートトランジスタに接続されそのエミッタが抵抗に接
続されたカレントミラーの入力部として用いられるのが
顕著であり、その時のDCレベルを最適に設定するためで
ある。
れる。差動増幅回路をトランジスタQ6,Q7,Q8,Q12のダー
リントン構成としたのは、コレクタへの出力電流はCBシ
ョートトランジスタに接続されそのエミッタが抵抗に接
続されたカレントミラーの入力部として用いられるのが
顕著であり、その時のDCレベルを最適に設定するためで
ある。
［発明が解決しようとする課題］ 上述した従来の３値論理回路は、 定電流源 １個 トランジスタ ８個 ダイオード ２個 抵抗 ５個 で構成され、定電流源を除いても15素子が必要となる。
近年、電気製品における機能の増大はめざましいもの
があり、これに伴いスイッチとして用いられる論理回路
の集積回路へのとり込みも増大しており、従来例の論理
回路を用いると集積回路のペレットサイズの増大につな
がる。
があり、これに伴いスイッチとして用いられる論理回路
の集積回路へのとり込みも増大しており、従来例の論理
回路を用いると集積回路のペレットサイズの増大につな
がる。
本発明の目的は、素子数が従来よりも少ない３値論理
回路を提供することである。
回路を提供することである。
［課題を解決するための手段］ 本発明３値論理回路は、 第１、第２の基準電圧端子と、 印加する電圧が外部から変えられる第１の可変電圧端
子と、 第１の可変電圧端子の印加電圧に応じて電圧が変化す
る第２の可変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出
力端子にそれぞれ接続された第１のトランジスタと、ベ
ースが第１の可変電圧端子に、コレクタが第２の出力端
子に、エミッタが第１のトランジスタのエミッタにそれ
ぞれ接続された第２のトランジスタとからなる第１の差
動増幅回路と、 ベースが第２の基準電圧端子に、コレクタが第１およ
び第２のトランジスタのエミッタに、エミッタが定電流
源にそれぞれ接続された第３のトランジスタと、ベース
が第２の可変電圧端子に、コレクタが第３の出力端子
に、エミッタが第３のトランジスタのエミッタおよび定
電流源にそれぞれ接続された第４のトランジスタとから
なる第２の差動増幅回路とを有する。
子と、 第１の可変電圧端子の印加電圧に応じて電圧が変化す
る第２の可変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出
力端子にそれぞれ接続された第１のトランジスタと、ベ
ースが第１の可変電圧端子に、コレクタが第２の出力端
子に、エミッタが第１のトランジスタのエミッタにそれ
ぞれ接続された第２のトランジスタとからなる第１の差
動増幅回路と、 ベースが第２の基準電圧端子に、コレクタが第１およ
び第２のトランジスタのエミッタに、エミッタが定電流
源にそれぞれ接続された第３のトランジスタと、ベース
が第２の可変電圧端子に、コレクタが第３の出力端子
に、エミッタが第３のトランジスタのエミッタおよび定
電流源にそれぞれ接続された第４のトランジスタとから
なる第２の差動増幅回路とを有する。
［作用］ 第１の可変電圧端子の印加電圧を変えることにより、
第２の可変電圧端子の電圧も変化し、最小の場合、トラ
ンジスタ４個、抵抗６個の10素子にて（定電流源は除
く）３値論理回路が構成できる。
第２の可変電圧端子の電圧も変化し、最小の場合、トラ
ンジスタ４個、抵抗６個の10素子にて（定電流源は除
く）３値論理回路が構成できる。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の３値論理回路の回路
図である。
図である。
本実施例の３値論理回路は、ｅ点（電源）とｆ点（接
地）の間に直列に接続された抵抗R1,R2,R3およびR4,R5,
R6と、定電流源IOと、エミッタ同志が接続され、ベース
がそれぞれｃ点、ａ点に接続され、差動増幅回路を構成
するトランジスタQ1およびQ2と、コレクタがトランジス
タQ1,Q2のエミッタ、ベースがｄ点、コレクタが定電流
源IOにそれぞれ持続されたトランジスタQ3,ベースがｂ
点、エミッタがトランジスタQ3のエミッタおよび定電流
源IOに接続され、トランジスタQ3とともに差動増幅回路
を構成するトランジスタQ4で構成されている。
地）の間に直列に接続された抵抗R1,R2,R3およびR4,R5,
R6と、定電流源IOと、エミッタ同志が接続され、ベース
がそれぞれｃ点、ａ点に接続され、差動増幅回路を構成
するトランジスタQ1およびQ2と、コレクタがトランジス
タQ1,Q2のエミッタ、ベースがｄ点、コレクタが定電流
源IOにそれぞれ持続されたトランジスタQ3,ベースがｂ
点、エミッタがトランジスタQ3のエミッタおよび定電流
源IOに接続され、トランジスタQ3とともに差動増幅回路
を構成するトランジスタQ4で構成されている。
トランジスタQ1およびQ3には抵抗R1,R2,R3の抵抗値に
よって決まる基準電圧が印加され、トランジスタQ2のベ
ースは印加する電圧が外部から可変できる端子ａに接続
されており、ａ点の電圧を変えることにより、それに連
動してトランジスタQ4のベース電圧も変化する。ここ
で、ｅ点を5V,R1＝16kΩ,R2＝9kΩ,R3＝25kΩ,R4＝10k
Ω,R5＝12.5kΩ,R6＝17.5kΩ とすると、ｃ点、ｄ点の電位Vc,Vdはそれぞれ Vc＝｛R3/（R1＋R2＋R3）｝×5V＝2.5V Vd＝｛（R2＋R3）／（R1＋R2＋R3）｝×5V＝3.4V となる。
よって決まる基準電圧が印加され、トランジスタQ2のベ
ースは印加する電圧が外部から可変できる端子ａに接続
されており、ａ点の電圧を変えることにより、それに連
動してトランジスタQ4のベース電圧も変化する。ここ
で、ｅ点を5V,R1＝16kΩ,R2＝9kΩ,R3＝25kΩ,R4＝10k
Ω,R5＝12.5kΩ,R6＝17.5kΩ とすると、ｃ点、ｄ点の電位Vc,Vdはそれぞれ Vc＝｛R3/（R1＋R2＋R3）｝×5V＝2.5V Vd＝｛（R2＋R3）／（R1＋R2＋R3）｝×5V＝3.4V となる。
（１）ａ点GND時、ａ点、ｂ点の電位Va,Vbは Va＝OV Vb＝｛（R5/（R4＋R5）｝×5V＝2.78V で、Va＜Vc＜Vb＜Vd となり、トランジスタQ4のコレクタＣへ電流IOが出力さ
れる。
れる。
（２）ａ点オープン時、ａ点、ｂ点の電位Va,Vbは Va＝｛（R6/（R4＋R5＋R6）｝×5V＝2.19V Vb＝｛（R5＋R6）／（R4＋R5＋R6）｝×5V＝3.75V で、Va＜Vc＜Vd＜Vb となり、トランジスタQ2のコレクタＢへ電流IOが出力さ
れる。
れる。
（３）ａ点の電位Va＝5V時 Va＝Vb＝5V Vc＜Vd＜Va＜Vb となり、トランジスタQ1のコレクタＡへ電流IOが出力さ
れる。
れる。
本実施例の３値論理回路は、定電流源１個、トランジ
スタ４個、抵抗６個にて構成され、従来に比べ素子が大
幅に減っている。
スタ４個、抵抗６個にて構成され、従来に比べ素子が大
幅に減っている。
第２図は本発明の第２の実施例の３値論理回路の回路
図である。
図である。
本実施例では、第１の実施例の抵抗R2の代りにダイオ
ードD1が、また抵抗R5の代りにダイオードD2とD3が用い
られている。
ードD1が、また抵抗R5の代りにダイオードD2とD3が用い
られている。
R1＝18kΩ,R3＝25kΩ,R4＝14.5kΩ,R6＝21.5kΩとす
れば、第１図の回路とほぼ同等の特性が得られる。
れば、第１図の回路とほぼ同等の特性が得られる。
本実施例はトランジスタ７個、抵抗４個と１素子増加
と考えられるが、集積回路ではマクティブ素子（トラン
ジスタ）が受動素子（抵抗）より高密度化できることを
考えると優位になる。抵抗値は、消費電流の増大が考え
られるため、値そのものを小さくするのは不適当で、本
実施例での値が妥当と考える。いずれにせよ、従来例に
比べ大幅に素子が削減されている。
と考えられるが、集積回路ではマクティブ素子（トラン
ジスタ）が受動素子（抵抗）より高密度化できることを
考えると優位になる。抵抗値は、消費電流の増大が考え
られるため、値そのものを小さくするのは不適当で、本
実施例での値が妥当と考える。いずれにせよ、従来例に
比べ大幅に素子が削減されている。
［発明の効果］ 以上説明したように本発明は、外部可変電圧端子の印
加電圧を変えることにより、それに接続された他の可変
電圧端子の電圧も変化する回路構成をもつことにより、
３値論理回路として大幅な素子数の削減を行なうことが
できる効果がある。
加電圧を変えることにより、それに接続された他の可変
電圧端子の電圧も変化する回路構成をもつことにより、
３値論理回路として大幅な素子数の削減を行なうことが
できる効果がある。
第１図は本発明の第１の実施例の３値論理回路の回路
図、第２図は本発明の第２の実施例の３値論理回路の回
路図、第３図は３値論理回路の従来例の回路図である。 ａ〜ｇ……端子 Ａ〜Ｃ……出力 Q1〜Q12……トランジスタ D1〜D5……ダイオード R1〜R6,R11〜R15……抵抗
図、第２図は本発明の第２の実施例の３値論理回路の回
路図、第３図は３値論理回路の従来例の回路図である。 ａ〜ｇ……端子 Ａ〜Ｃ……出力 Q1〜Q12……トランジスタ D1〜D5……ダイオード R1〜R6,R11〜R15……抵抗
Claims (1)
- 【請求項１】第１、第２の基準電圧端子と、 印加する電圧が外部から変えられる第１の可変電圧端子
と、 第１の可変電圧端子の印加電圧に応じて電圧が変化する
第２の可変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出力
端子にそれぞれ接続された第１のトランジスタと、ベー
スが第１の可変電圧端子に、コレクタが第２の出力端子
に、エミッタが第１のトランジスタのエミッタにそれぞ
れ接続された第２のトランジスタとからなる第１の差動
増幅回路と、 ベースが第２の基準電圧端子に、コレクタが第１および
第２のトランジスタのエミッタに、エミッタが定電流源
にそれぞれ接続された第３のトランジスタと、ベースが
第２の可変電圧端子に、コレクタが第３の出力端子に、
エミッタが第３のトランジスタのエミッタおよび定電流
源にそれぞれ接続された第４のトランジスタとからなる
第２の差動増幅回路とを有する３値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333540A JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333540A JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192922A JPH03192922A (ja) | 1991-08-22 |
| JP2789746B2 true JP2789746B2 (ja) | 1998-08-20 |
Family
ID=18267191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333540A Expired - Lifetime JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789746B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8269661B2 (en) * | 2010-10-14 | 2012-09-18 | Texas Instruments Incorporated | Pipelined ADC having a three-level DAC elements |
-
1989
- 1989-12-22 JP JP1333540A patent/JP2789746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03192922A (ja) | 1991-08-22 |
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