JPH03192922A - ３値論理回路 - Google Patents
３値論理回路Info
- Publication number
- JPH03192922A JPH03192922A JP1333540A JP33354089A JPH03192922A JP H03192922 A JPH03192922 A JP H03192922A JP 1333540 A JP1333540 A JP 1333540A JP 33354089 A JP33354089 A JP 33354089A JP H03192922 A JPH03192922 A JP H03192922A
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- JP
- Japan
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- voltage
- transistor
- terminal
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- logic circuit
- Prior art date
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は３値論理回路に関する。
［従来の技術］
第３図は３値論理回路の従来例の回路図である。
この３値論理回路は、互いに直列に接続された抵抗Ｒ１
１，Ｒ１２と、互いに直列に接続された抵抗Ｒ１３，Ｒ
１４，Ｒ１５と、定電流源ｌ。
１，Ｒ１２と、互いに直列に接続された抵抗Ｒ１３，Ｒ
１４，Ｒ１５と、定電流源ｌ。
と、トランジスタＱ６．Ｑ？、Ｑ８．Ｑ１２で構成され
る第１の差動増幅回路と、トランジスタＱ５．Ｑ９．Ｑ
ＩＯ，Ｑｌ １．ダイオードＤ４゜Ｄ５で構成される第
２の差動増幅回路とからなり、トランジスタＱｌｌとＱ
１２のベースには各々基準電圧が供給され、トランジス
タＱ５とＱ６に共通して与えられる外部電圧をコントロ
ールすることにより、出力端子Ａ、Ｂ、Ｃに３値が出力
される。トランジスタＱｌｌのベースｈに与えられる電
圧をｖＡ、トランジスタＱ１２のベースｇに与えられる
電圧をＶＢとすると、ｖＡ〉ＶＢである。
る第１の差動増幅回路と、トランジスタＱ５．Ｑ９．Ｑ
ＩＯ，Ｑｌ １．ダイオードＤ４゜Ｄ５で構成される第
２の差動増幅回路とからなり、トランジスタＱｌｌとＱ
１２のベースには各々基準電圧が供給され、トランジス
タＱ５とＱ６に共通して与えられる外部電圧をコントロ
ールすることにより、出力端子Ａ、Ｂ、Ｃに３値が出力
される。トランジスタＱｌｌのベースｈに与えられる電
圧をｖＡ、トランジスタＱ１２のベースｇに与えられる
電圧をＶＢとすると、ｖＡ〉ＶＢである。
トランジスタＱ５とトランジスタＱ６のベースａに加え
られる外部コントロール電圧をｖｌとすると、 （１）ｖ、＜ｖＢ （＜ｖＡ）のとき ０９のベース電位（＝Ｖ＋＋Ｖｎｒｏｓ ＋ＶＤ４ ）
＜ＱＩＯ（７） ヘー スミ位（＝ ＶＲＥＱＩ ｌ
＋ Ｖｌ）６ ＋ ＶＡ）ＶＢＥ（ＨＬｒｖＤ４＝ｖ
ＢＥＱＩＩ＝ｖＤｌ＋Ｑ７（７） ’＜ −スミ位（＝
Ｖｌ＋ＶＢＥＱ６ ） ＜Ｑ８（７） ヘー スミ位（
＝ Ｖｔｌ＋ ＶＲＥＱＩ２）ＶＢＥＯ６＃ＶＩＩＥＱ
Ｉ２ であり、トランジスタＱ７のコレクタＣへ電流ｆ ｏ
力出力される。コ；： テ、ＶａＥｏｓ ＋ Ｖ８ＥＱ
ＩＩＩＶＢＥＱ６ 、 ＶｌｌＥＱ＋２はそれぞれトラ
ンジスタＱ５゜Ｑｌ ！、Ｑ６．Ｑｌ ２のベース・エ
ミッタ間電圧である。
られる外部コントロール電圧をｖｌとすると、 （１）ｖ、＜ｖＢ （＜ｖＡ）のとき ０９のベース電位（＝Ｖ＋＋Ｖｎｒｏｓ ＋ＶＤ４ ）
＜ＱＩＯ（７） ヘー スミ位（＝ ＶＲＥＱＩ ｌ
＋ Ｖｌ）６ ＋ ＶＡ）ＶＢＥ（ＨＬｒｖＤ４＝ｖ
ＢＥＱＩＩ＝ｖＤｌ＋Ｑ７（７） ’＜ −スミ位（＝
Ｖｌ＋ＶＢＥＱ６ ） ＜Ｑ８（７） ヘー スミ位（
＝ Ｖｔｌ＋ ＶＲＥＱＩ２）ＶＢＥＯ６＃ＶＩＩＥＱ
Ｉ２ であり、トランジスタＱ７のコレクタＣへ電流ｆ ｏ
力出力される。コ；： テ、ＶａＥｏｓ ＋ Ｖ８ＥＱ
ＩＩＩＶＢＥＱ６ 、 ＶｌｌＥＱ＋２はそれぞれトラ
ンジスタＱ５゜Ｑｌ ！、Ｑ６．Ｑｌ ２のベース・エ
ミッタ間電圧である。
（２） ｖａ＜ｖｌ＜ｖＡノトキ
Ｑ９のベース電位＜Ｑ１０のベース電位Ｑ７のベース電
位＞０８のベース電位 となり、トランジスタＱ８のコレクタへ電流Ｉ。
位＞０８のベース電位 となり、トランジスタＱ８のコレクタへ電流Ｉ。
か出力される。ａ点への外部電圧印加をやめ（オーブン
とし）、抵抗Ｒ１１とＲ１２で決定されるａ点の電位Ｖ
、が ＶＢ＜ｖ、＜ｖＡ となるよう抵抗Ｒ１１，Ｒ１２の抵抗値を設定しておけ
ば、８点オーブンでも同様な結果となる。
とし）、抵抗Ｒ１１とＲ１２で決定されるａ点の電位Ｖ
、が ＶＢ＜ｖ、＜ｖＡ となるよう抵抗Ｒ１１，Ｒ１２の抵抗値を設定しておけ
ば、８点オーブンでも同様な結果となる。
（３） ＶＡ＜Ｖｌ のとき
Ｑ９のベース電位〉Ｑ１０のベース電位となり、トラン
ジスタＱＩＯのコレクタへ電流１ｏが出力される。差動
増幅回路をトランジスタＱ６．Ｑ７．Ｑ８．Ｑｌ ２の
ダーリントン構成としたのは、コレクタへの出力電流は
ＣＢショートトランジスタに接続されそのエミッタか抵
抗に接続されたカレントミラーの人力部として用いられ
るのが顕著であり、その時のＤＣレベルを最適に設定す
るためである。
ジスタＱＩＯのコレクタへ電流１ｏが出力される。差動
増幅回路をトランジスタＱ６．Ｑ７．Ｑ８．Ｑｌ ２の
ダーリントン構成としたのは、コレクタへの出力電流は
ＣＢショートトランジスタに接続されそのエミッタか抵
抗に接続されたカレントミラーの人力部として用いられ
るのが顕著であり、その時のＤＣレベルを最適に設定す
るためである。
［発明が解決しようとする３題］
上述した従来の３値論理回路は、
定電流源 １個
トランジスタ ８個
ダイオード ２個
抵抗 ５個
で構成され、定電流源を除いても１５素子が必要となる
。
。
近年、電気製品における機能の増大はめざましいものが
あり、これに伴いスイッチとして用いられる論理回路の
集積回路へのとり込みも増大しており、従来例の論理回
路を用いると集積回路のベレットサイズの増大につなが
る。
あり、これに伴いスイッチとして用いられる論理回路の
集積回路へのとり込みも増大しており、従来例の論理回
路を用いると集積回路のベレットサイズの増大につなが
る。
本発明の目的は、素子数が従来よりも少ない３値論理回
路を提供することである。
路を提供することである。
［課題を解決するための手段］
本発明の３値論理回路は、
第１、第２の基準電圧端子と、
印加する電圧が外部から変えられる第１の可変電圧端子
と、 第１の６Ｉ変電圧端子の印加電圧に応じて電圧が変化す
る第２の１変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出力
端子にそれぞれ接続された第１のトランジスタと、ベー
スが第１の可変電圧端子に、コレクタが第２の出力端子
に、エミッタが第１のトランジスタのエミッタにそれぞ
れ接続された第２のトランジスタとからなる第１の差動
増幅回路と、ベースが第２の基準電圧端子に、コレクタ
が第１および第２のトランジスタのエミッタに、エミッ
タが定電流源にそれぞれ接続された第３のトランジスタ
と、ベースが第２の可変電圧端子に、コレクタが第３の
出力端子に、エミッタが第３のトランジスタのエミッタ
および定電流源にそれぞれ接続された第４のトランジス
タとからなる第２の差動増幅回路とを有する。
と、 第１の６Ｉ変電圧端子の印加電圧に応じて電圧が変化す
る第２の１変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出力
端子にそれぞれ接続された第１のトランジスタと、ベー
スが第１の可変電圧端子に、コレクタが第２の出力端子
に、エミッタが第１のトランジスタのエミッタにそれぞ
れ接続された第２のトランジスタとからなる第１の差動
増幅回路と、ベースが第２の基準電圧端子に、コレクタ
が第１および第２のトランジスタのエミッタに、エミッ
タが定電流源にそれぞれ接続された第３のトランジスタ
と、ベースが第２の可変電圧端子に、コレクタが第３の
出力端子に、エミッタが第３のトランジスタのエミッタ
および定電流源にそれぞれ接続された第４のトランジス
タとからなる第２の差動増幅回路とを有する。
［作用コ
第１の可変電圧端子の印加電圧を変えることにより、第
２の可変電圧端子の電圧も変化し、最小の場合、トラン
ジスタ４個、抵抗６個の１０素子にて（定電流源は除く
）３値論理回路が構成できる。
２の可変電圧端子の電圧も変化し、最小の場合、トラン
ジスタ４個、抵抗６個の１０素子にて（定電流源は除く
）３値論理回路が構成できる。
［実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の３値論理回路の回路図
である。
である。
本実施例の３値論理回路は、ｅ点（電源）とｆ点（接地
）の間に直列に接続された抵抗Ｒ１゜Ｒ２，Ｒ３および
Ｒ４，Ｒ５，Ｒ６と、定電流源ｉｏと、エミッタ同志が
接続され、ベースがそれぞれ０点、ａ点に接続され、差
動増幅回路を構成するトランジスタＱ１およびＱ２と、
コレクタがトランジスタＱｌ、Ｑ２のエミッタ、ベース
がｄ点、コレクタが定電流源■ｏにそれぞれ接続された
トランジスタＱ３．ベースがｂ点、エミッタがトランジ
スタＱ３のエミッタおよび定電流源Ｉ。
）の間に直列に接続された抵抗Ｒ１゜Ｒ２，Ｒ３および
Ｒ４，Ｒ５，Ｒ６と、定電流源ｉｏと、エミッタ同志が
接続され、ベースがそれぞれ０点、ａ点に接続され、差
動増幅回路を構成するトランジスタＱ１およびＱ２と、
コレクタがトランジスタＱｌ、Ｑ２のエミッタ、ベース
がｄ点、コレクタが定電流源■ｏにそれぞれ接続された
トランジスタＱ３．ベースがｂ点、エミッタがトランジ
スタＱ３のエミッタおよび定電流源Ｉ。
に接続され、トランジスタＱ３とともに差動増幅回路を
構成するトランジスタＱ４で構成されている。
構成するトランジスタＱ４で構成されている。
トランジスタＱ１およびＱ３には抵抗Ｒ１゜Ｒ２，Ｒ３
の抵抗値によって決まる基準電圧が印加され、トランジ
スタＱ２のベースは印加する電圧が外部から可変できる
端子ａに接続されており、ａ点の電圧を変えることによ
り、それに連動してトランジスタＱ４のベース電圧も変
化する。
の抵抗値によって決まる基準電圧が印加され、トランジ
スタＱ２のベースは印加する電圧が外部から可変できる
端子ａに接続されており、ａ点の電圧を変えることによ
り、それに連動してトランジスタＱ４のベース電圧も変
化する。
ここで、ｅ点を５Ｖ、Ｒ１＝１６にΩ。Ｒ２；９ｋＩＱ
、Ｒ３＝２５にΩ。Ｆｔ４＝１０ｋＱ。
、Ｒ３＝２５にΩ。Ｆｔ４＝１０ｋＱ。
Ｒ５＝１２．５にΩ。Ｒ６＝１７．５にΩとすると、０
点、ｄ点の電位ＶＣ，Ｖｄはそれぞれ Ｖ、＝ （Ｒ３／（旧＋８２＋Ｒ３） ） ｘ ５Ｖ＝
２．５Ｖｖｄ＝ （（Ｒ２＋ｎ３）／（旧＋Ｒ２＋Ｒ
３）） Ｘ ５Ｖ−３，４Ｖとなる。
点、ｄ点の電位ＶＣ，Ｖｄはそれぞれ Ｖ、＝ （Ｒ３／（旧＋８２＋Ｒ３） ） ｘ ５Ｖ＝
２．５Ｖｖｄ＝ （（Ｒ２＋ｎ３）／（旧＋Ｒ２＋Ｒ
３）） Ｘ ５Ｖ−３，４Ｖとなる。
（１）ａ点ＧＮＤ時、ａ点、ｂ点の電位Ｖ、、Ｖ。
は
■ａ其０ｖ
Ｖｂ＝（（Ｒ５／ （Ｒ４＋Ｒ５）） Ｘ ５Ｖ＝
２．７８Ｖで、Ｖ、＜ Ｖｃ＜ Ｖｂ＜ Ｌ＋ となり、トランジスタＱ４のコレクタＣへ電流ｉｏが出
力される。
２．７８Ｖで、Ｖ、＜ Ｖｃ＜ Ｖｂ＜ Ｌ＋ となり、トランジスタＱ４のコレクタＣへ電流ｉｏが出
力される。
（２）ａ点オーブン時、ａ点、ｂ点の電位■７゜ｖｂは
Ｖ、＝ （Ｒ６／（Ｒ４＋Ｒ５＋Ｒ６）） ｘ ５Ｖ＝
２．１９ＶＶｂ＝ （（Ｒ５４８６）／ （Ｒ４＋Ｒ
５＋Ｉ！６） ） Ｘ ５Ｖ＝ ：１．７５Ｖで、ＶＩ
Ｉ＜ Ｖ、＜ Ｖ、ｉ＜ Ｖｂとなり、トランジスタＱ
２のコレクタＢへ電流１ （、が出力される。
２．１９ＶＶｂ＝ （（Ｒ５４８６）／ （Ｒ４＋Ｒ
５＋Ｉ！６） ） Ｘ ５Ｖ＝ ：１．７５Ｖで、ＶＩ
Ｉ＜ Ｖ、＜ Ｖ、ｉ＜ Ｖｂとなり、トランジスタＱ
２のコレクタＢへ電流１ （、が出力される。
（３）ａ点の電位Ｖ、＝ＳＶ時
Ｖ、＝ Ｖｂ＝ ５Ｖ
Ｖｃ＜ Ｖｄ＜ Ｖ、＜ Ｖｂ
となり、トランジスタＱ１のコレクタＡへ電流Ｉｎが出
力される。
力される。
本実施例の３値論理回路は、定電流源１個、トランジス
タ４個、抵抗６個にて構成され、従来に比べ素子が大幅
に減っている。
タ４個、抵抗６個にて構成され、従来に比べ素子が大幅
に減っている。
第２図は本発明の第２の実施例の３値論理回路の回路図
である。
である。
本実施例では、第１の実施例の抵抗Ｒ２の代りにダイオ
ードＤ１が、また抵抗Ｒ５の代りにダイオードＤ２とＤ
３が用いられている。
ードＤ１が、また抵抗Ｒ５の代りにダイオードＤ２とＤ
３が用いられている。
Ｒ１−１８にΩ。Ｒ３−２５にΩ、Ｒ４−１４，５にΩ
、Ｒ６−２１．５にΩとすれば、第１図の回路とほぼ同
等の特性が得られる。
、Ｒ６−２１．５にΩとすれば、第１図の回路とほぼ同
等の特性が得られる。
本実施例はトランジスタ７個、抵抗４個と１素子増加と
考えられるが、集積回路ではマクティブ素子（トランジ
スタ）が受動素子（抵抗）より高密度化できることを考
えると優位になる。抵抗値は、消費電流の増大が考えら
れるため、値そのものを小さくするのは不適当で、本実
施例での値が妥当と考える。いずれにせよ、従来例に比
べ大幅に素子が削減されている。
考えられるが、集積回路ではマクティブ素子（トランジ
スタ）が受動素子（抵抗）より高密度化できることを考
えると優位になる。抵抗値は、消費電流の増大が考えら
れるため、値そのものを小さくするのは不適当で、本実
施例での値が妥当と考える。いずれにせよ、従来例に比
べ大幅に素子が削減されている。
［発明の効果］
以上説明したように本発明は、外部可変電圧端子の印加
電圧を変えることにより、それに接続された他の可変電
圧端子の電圧も変化する回路構成をもつことにより、３
値論理回路として大幅な素子数の削減を行なうことがで
きる効果がある。
電圧を変えることにより、それに接続された他の可変電
圧端子の電圧も変化する回路構成をもつことにより、３
値論理回路として大幅な素子数の削減を行なうことがで
きる効果がある。
第１図は本発明の第１の実施例の３値論理回路の回路図
、第２図は本発明の第２の実施例の３値論理回路の回路
図、第３図は３値論理回路の従来例の回路図である。 Ｂ −−ｇ・・・端子 Ａ〜Ｃ・・・出力 Ｑ１〜Ｑ１２・・・トランジスタ Ｄ１〜Ｄ５・・・ダイオード
、第２図は本発明の第２の実施例の３値論理回路の回路
図、第３図は３値論理回路の従来例の回路図である。 Ｂ −−ｇ・・・端子 Ａ〜Ｃ・・・出力 Ｑ１〜Ｑ１２・・・トランジスタ Ｄ１〜Ｄ５・・・ダイオード
Claims (1)
- 【特許請求の範囲】 １、第１、第２の基準電圧端子と、 印加する電圧が外部から変えられる第１の可変電圧端子
と、 第１の可変電圧端子の印加電圧に応じて電圧が変化する
第２の可変電圧端子と、 第１、第２、第３の出力端子と、 定電流源と、 ベースが第１の基準電圧端子に、コレクタが第１の出力
端子にそれぞれ接続された第１のトランジスタと、ベー
スが第１の可変電圧端子に、コレクタが第２の出力端子
に、エミッタが第１のトランジスタのエミッタにそれぞ
れ接続された第２のトランジスタとからなる第１の差動
増幅回路と、ベースが第２の基準電圧端子に、コレクタ
が第１および第２のトランジスタのエミッタに、エミッ
タが定電流源にそれぞれ接続された第３のトランジスタ
と、ベースが第２の可変電圧端子に、コレクタが第３の
出力端子に、エミッタが第３のトランジスタのエミッタ
および定電流源にそれぞれ接続された第４のトランジス
タとからなる第２の差動増幅回路とを有する３値論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333540A JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333540A JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192922A true JPH03192922A (ja) | 1991-08-22 |
| JP2789746B2 JP2789746B2 (ja) | 1998-08-20 |
Family
ID=18267191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333540A Expired - Lifetime JP2789746B2 (ja) | 1989-12-22 | 1989-12-22 | ３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013539952A (ja) * | 2010-10-14 | 2013-10-28 | 日本テキサス・インスツルメンツ株式会社 | ３レベルｄａｃ要素を有するパイプラインａｄｃ |
-
1989
- 1989-12-22 JP JP1333540A patent/JP2789746B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013539952A (ja) * | 2010-10-14 | 2013-10-28 | 日本テキサス・インスツルメンツ株式会社 | ３レベルｄａｃ要素を有するパイプラインａｄｃ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789746B2 (ja) | 1998-08-20 |
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