JP3039174B2 - スイッチ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、スイッチ回路に関し、
特に複数の入力を切り替えて出力するスイッチ回路に関
する。
特に複数の入力を切り替えて出力するスイッチ回路に関
する。
【０００２】
【従来の技術】従来のスイッチ回路の回路図を示す図３
を参照すると、従来技術のスイッチ回路は、入力信号が
与えられる第１の入力信号端子３および第２の入力端子
４と、それぞれ制御信号が与えられる第１の制御信号入
力端子１および第２の制御信号入力端子２と、バイアス
電圧が与えられるバイアス入力端子８と、第１の制御信
号入力端子１にベースを接続する第１のトランジスタＱ
１と、第２の制御信号入力端子２にベースを接続する第
２のトランジスタＱ２と、バイアス入力端子８にベース
を接続する第９のトランジスタＱ９とを有し、これらト
ランジスタＱ１，Ｑ２およびＱ９のそれぞれのエミッタ
面積は等しく、それぞれのエミッタを同一の抵抗値を有
する第１，第２および第５の抵抗Ｒ１，Ｒ２およびＲ５
を介して接地端子６に接続する。さらにこのスイッチ回
路は、第７のトランジスタＱ７とそのエミッタ面積がト
ランジスタＱ７の１／２である第８のトランジスタＱ８
と第３の抵抗Ｒ３と抵抗Ｒ３の２倍の抵抗値を有する第
４の抵抗Ｒ４とから成り第８のトランジスタＱ８のベー
スならびに第７のトランジスタＱ７のベースおよびコレ
クタを共通に接続し第７のトランジスタＱ７のエミッタ
と第８のトランジスタＱ８のエミッタとをそれぞれ第３
の抵抗Ｒ３と、第４の抵抗Ｒ４とを介して電源端子７に
接続する電源ミラー回路１１を有し、第９のトランジス
タＱ９のコレクタを上記電流ミラー回路１１の入力１２
に接続する。また、第１のトランジスタＱ１のコレクタ
を、第３，第４のトランジスタＱ３，Ｑ４のエミッタに
共通に接続し、第２のトランジスタＱ２のコレクタを、
第５，第６のトランジスタＱ５，Ｑ６のエミッタに共通
に接続する。第４のトランジスタＱ４のベースおよびコ
レクタならび第５のトランジスタＱ５のベースおよびコ
レクタならびに第８のトランジスタＱ８のコレクタを共
通接続し出力端子５に接続する。第３のトランジスタＱ
３のベースを第１の入力端子３に第６のトランジスタＱ
６のベースを、第２の入力端子４にそれぞれ接続する。
第３のトランジスタＱ３のコレクタおよび第６のトラン
ジスタＱ６のコレクタは電源端子７に接続する。
を参照すると、従来技術のスイッチ回路は、入力信号が
与えられる第１の入力信号端子３および第２の入力端子
４と、それぞれ制御信号が与えられる第１の制御信号入
力端子１および第２の制御信号入力端子２と、バイアス
電圧が与えられるバイアス入力端子８と、第１の制御信
号入力端子１にベースを接続する第１のトランジスタＱ
１と、第２の制御信号入力端子２にベースを接続する第
２のトランジスタＱ２と、バイアス入力端子８にベース
を接続する第９のトランジスタＱ９とを有し、これらト
ランジスタＱ１，Ｑ２およびＱ９のそれぞれのエミッタ
面積は等しく、それぞれのエミッタを同一の抵抗値を有
する第１，第２および第５の抵抗Ｒ１，Ｒ２およびＲ５
を介して接地端子６に接続する。さらにこのスイッチ回
路は、第７のトランジスタＱ７とそのエミッタ面積がト
ランジスタＱ７の１／２である第８のトランジスタＱ８
と第３の抵抗Ｒ３と抵抗Ｒ３の２倍の抵抗値を有する第
４の抵抗Ｒ４とから成り第８のトランジスタＱ８のベー
スならびに第７のトランジスタＱ７のベースおよびコレ
クタを共通に接続し第７のトランジスタＱ７のエミッタ
と第８のトランジスタＱ８のエミッタとをそれぞれ第３
の抵抗Ｒ３と、第４の抵抗Ｒ４とを介して電源端子７に
接続する電源ミラー回路１１を有し、第９のトランジス
タＱ９のコレクタを上記電流ミラー回路１１の入力１２
に接続する。また、第１のトランジスタＱ１のコレクタ
を、第３，第４のトランジスタＱ３，Ｑ４のエミッタに
共通に接続し、第２のトランジスタＱ２のコレクタを、
第５，第６のトランジスタＱ５，Ｑ６のエミッタに共通
に接続する。第４のトランジスタＱ４のベースおよびコ
レクタならび第５のトランジスタＱ５のベースおよびコ
レクタならびに第８のトランジスタＱ８のコレクタを共
通接続し出力端子５に接続する。第３のトランジスタＱ
３のベースを第１の入力端子３に第６のトランジスタＱ
６のベースを、第２の入力端子４にそれぞれ接続する。
第３のトランジスタＱ３のコレクタおよび第６のトラン
ジスタＱ６のコレクタは電源端子７に接続する。
【０００３】次にこのスイッチ回路の動作について説明
する。
する。
【０００４】バイアス入力端子８には、第９のトランジ
スタＱ９のコレクタ電流がＩ１となる様にバイアス電圧
が与えられる。
スタＱ９のコレクタ電流がＩ１となる様にバイアス電圧
が与えられる。
【０００５】第７のトランジスタＱ７のエミッタ面積
は、第８のトランジスタＱ８のエミッタ面積の２倍の値
に設定され、第３の抵抗Ｒ３の値は、第４の抵抗Ｒ４の
抵抗の値の１／２となる様に設定されているので、第９
のトランジスタＱ９のコレクタ電流は１／２倍されて、
第８のトランジスタＱ８のコレクタより出力される。第
１のトランジスタＱ１，第２のトランジスタＱ２および
第９のトランジスタのそれぞれのエミッタ面積は等し
く、また第１の抵抗Ｒ１，第２の抵抗Ｒ２は、第５の抵
抗Ｒ５と等しく設定されている。第１の制御信号入力端
子１と、第２の制御信号入力端子２には、第１のトラン
ジスタＱ１又は第２のトランジスタＱ２のどちらか一方
が導通し、かつその導通したトランジスタのコレクタ電
流がＩ１となる様に制御電圧が与えられる。
は、第８のトランジスタＱ８のエミッタ面積の２倍の値
に設定され、第３の抵抗Ｒ３の値は、第４の抵抗Ｒ４の
抵抗の値の１／２となる様に設定されているので、第９
のトランジスタＱ９のコレクタ電流は１／２倍されて、
第８のトランジスタＱ８のコレクタより出力される。第
１のトランジスタＱ１，第２のトランジスタＱ２および
第９のトランジスタのそれぞれのエミッタ面積は等し
く、また第１の抵抗Ｒ１，第２の抵抗Ｒ２は、第５の抵
抗Ｒ５と等しく設定されている。第１の制御信号入力端
子１と、第２の制御信号入力端子２には、第１のトラン
ジスタＱ１又は第２のトランジスタＱ２のどちらか一方
が導通し、かつその導通したトランジスタのコレクタ電
流がＩ１となる様に制御電圧が与えられる。
【０００６】第１のトランジスタＱ１のコレクタ電流が
Ｉ１で第２のトランジスタＱ２のコレクタ電流が零の場
合には第５のトランジスタＱ５と、第６のトランジスタ
Ｑ６は非導通状態になり、第３のトランジスタＱ３，第
４のトランジスタＱ４が導通状態となる。第４のトラン
ジスタＱ４には、第８のトランジスタＱ８のコレクタか
ら出力された電流Ｉ１×（１／２）が流入するので、第
３のトランジスタＱ３には第１のトランジスタＱ１のコ
レクタ電流Ｉ１から、第８のトランジスタＱ８のコレク
タ電流Ｉ１×（１／２）を差し引いたＩ１×（１／２）
なる電流が流れる。ここで第３のトランジスタＱ３と第
４のトランジスタＱ４のそれぞれのエミッタ面積は等し
いので、第３のトランジスタＱ３および第４のトランジ
スタＱ４のベース〜エミッタ間電圧は等しくＶBE［Ｖ］
となる。この場合の出力端子５の電圧は、第１の入力端
子３の電圧を第３のトランジスタＱ３により−Ｖ
BE［Ｖ］レベルシフトした後、第４のトランジスタＱ４
により＋Ｖ BE ［Ｖ］レベルシフトした値、つまり第１の
入力端子３の電圧と等しい値になる。よってこの場合に
は、第１の入力端子３の電圧が出力端子５に出力され
る。
Ｉ１で第２のトランジスタＱ２のコレクタ電流が零の場
合には第５のトランジスタＱ５と、第６のトランジスタ
Ｑ６は非導通状態になり、第３のトランジスタＱ３，第
４のトランジスタＱ４が導通状態となる。第４のトラン
ジスタＱ４には、第８のトランジスタＱ８のコレクタか
ら出力された電流Ｉ１×（１／２）が流入するので、第
３のトランジスタＱ３には第１のトランジスタＱ１のコ
レクタ電流Ｉ１から、第８のトランジスタＱ８のコレク
タ電流Ｉ１×（１／２）を差し引いたＩ１×（１／２）
なる電流が流れる。ここで第３のトランジスタＱ３と第
４のトランジスタＱ４のそれぞれのエミッタ面積は等し
いので、第３のトランジスタＱ３および第４のトランジ
スタＱ４のベース〜エミッタ間電圧は等しくＶBE［Ｖ］
となる。この場合の出力端子５の電圧は、第１の入力端
子３の電圧を第３のトランジスタＱ３により−Ｖ
BE［Ｖ］レベルシフトした後、第４のトランジスタＱ４
により＋Ｖ BE ［Ｖ］レベルシフトした値、つまり第１の
入力端子３の電圧と等しい値になる。よってこの場合に
は、第１の入力端子３の電圧が出力端子５に出力され
る。
【０００７】逆に、第１のトランジスタＱ１のコレクタ
電流が零、及び第２のトランジスタＱ２のコレクタ電流
がＩ１の場合には、第３，第４のトランジスタＱ３，Ｑ
４が非導通状態になるとともに、第５，第６のトランジ
スタＱ５，Ｑ６が導通状態となり、そのエミッタ電流は
等しくＩ１／２となる。第３，第４，第５，第６のトラ
ンジスタＱ３，Ｑ４，Ｑ５およびＱ６のそれぞれのエミ
ッタ面積は等しいのでそのベース〜エミッタ間電圧はＶ
BE［Ｖ］となる。この場合の出力端子５の電圧は、同様
に第２の入力端子４の電圧と等しい値となる。よってこ
の場合は第２の入力端子４の電圧が出力端子５に出力さ
れる。
電流が零、及び第２のトランジスタＱ２のコレクタ電流
がＩ１の場合には、第３，第４のトランジスタＱ３，Ｑ
４が非導通状態になるとともに、第５，第６のトランジ
スタＱ５，Ｑ６が導通状態となり、そのエミッタ電流は
等しくＩ１／２となる。第３，第４，第５，第６のトラ
ンジスタＱ３，Ｑ４，Ｑ５およびＱ６のそれぞれのエミ
ッタ面積は等しいのでそのベース〜エミッタ間電圧はＶ
BE［Ｖ］となる。この場合の出力端子５の電圧は、同様
に第２の入力端子４の電圧と等しい値となる。よってこ
の場合は第２の入力端子４の電圧が出力端子５に出力さ
れる。
【０００８】
【発明が解決しようとする課題】この従来のスイッチ回
路では、トランジスタＱ１もしくはＱ２のどちらかにコ
レクタ電流Ｉ１が流れ、トランジスタＱ９のコレクタ電
流も同じくＩ１の電流が流れる様にバイアスを加える必
要があることから、バイアス入力端子８と、第１もしく
は第２の制御信号入力端子のバイアスは等しくする必要
がある。そのため、バイアス入力端子８には制御信号同
様に外部からバイアスを得るために配線が必要で、集積
回路のチップ面積が大きくなるという問題がある。
路では、トランジスタＱ１もしくはＱ２のどちらかにコ
レクタ電流Ｉ１が流れ、トランジスタＱ９のコレクタ電
流も同じくＩ１の電流が流れる様にバイアスを加える必
要があることから、バイアス入力端子８と、第１もしく
は第２の制御信号入力端子のバイアスは等しくする必要
がある。そのため、バイアス入力端子８には制御信号同
様に外部からバイアスを得るために配線が必要で、集積
回路のチップ面積が大きくなるという問題がある。
【０００９】
【課題を解決するための手段】本発明のスイッチ回路
は、入力信号が与えられる第１の入力信号端子および第
２の入力端子と、それぞれ制御信号が与えられる第１の
制御信号入力端子および第２の制御信号入力端子と、前
記第１の制御信号入力端子にベースを接続する第１のト
ランジスタと、前記第２の制御信号入力端子にベースを
接続する第２のトランジスタとを具備する第１のトラン
ジスタペアと、前記第１のトランジスタのコレクタにそ
のエミッタを共通接続した第３，第４のトランジスタと
を具備する第２のトランジスタペアと、前記第２のトラ
ンジスタのコレクタにそのエミッタを共通接続した第
５，第６のトランジスタとを具備する第３のトランジス
タペアと、前記第４のトランジスタのベースおよびコレ
クタならび前記第５のトランジスタのベースおよびコレ
クタを共通接続して出力信号を出力する出力手段と、第
７のトランジスタとそのエミッタ面積が前記第７のトラ
ンジスタの１／２である第８のトランジスタと第３の抵
抗と前記第３の抵抗の２倍の抵抗値を有する第４の抵抗
とから成り、前記第８のトランジスタのベースならびに
前記第７のトランジスタのベースおよびコレクタを共通
に接続し、前記第７のトランジスタのエミッタと前記第
８のトランジスタのエミッタとをそれぞれ前記第３の抵
抗と、第４の抵抗Ｒ４とを介して電源端子に接続する電
源ミラー回路と、前記第１の制御信号入力端子にベース
を接続する第９のトランジスタと、前記第２の制御信号
入力端子にベースを接続する第１０のトランジスタとを
具備し、前記第９および第１０のトランジスタのコレク
タを共通接続する第４のトランジスタペアとを備え、前
記電源ミラー回路の入力端に、前記第９および第１０の
トランジスタのコレクタを共通接続して、前記電源ミラ
ー回路の入力電流が前記第１のトランジスタまたは前記
第２のトランジスタのコレクタ電流に対応して制御され
るよう、前記第１のトランジスタのエミッタ面積と前記
第２のトランジスタのエミッタ面積を等しくし、前記第
９のトランジスタのエミッタ面積と前記第１０のトラン
ジスタのエミッタ面積を等しくした構成である。
は、入力信号が与えられる第１の入力信号端子および第
２の入力端子と、それぞれ制御信号が与えられる第１の
制御信号入力端子および第２の制御信号入力端子と、前
記第１の制御信号入力端子にベースを接続する第１のト
ランジスタと、前記第２の制御信号入力端子にベースを
接続する第２のトランジスタとを具備する第１のトラン
ジスタペアと、前記第１のトランジスタのコレクタにそ
のエミッタを共通接続した第３，第４のトランジスタと
を具備する第２のトランジスタペアと、前記第２のトラ
ンジスタのコレクタにそのエミッタを共通接続した第
５，第６のトランジスタとを具備する第３のトランジス
タペアと、前記第４のトランジスタのベースおよびコレ
クタならび前記第５のトランジスタのベースおよびコレ
クタを共通接続して出力信号を出力する出力手段と、第
７のトランジスタとそのエミッタ面積が前記第７のトラ
ンジスタの１／２である第８のトランジスタと第３の抵
抗と前記第３の抵抗の２倍の抵抗値を有する第４の抵抗
とから成り、前記第８のトランジスタのベースならびに
前記第７のトランジスタのベースおよびコレクタを共通
に接続し、前記第７のトランジスタのエミッタと前記第
８のトランジスタのエミッタとをそれぞれ前記第３の抵
抗と、第４の抵抗Ｒ４とを介して電源端子に接続する電
源ミラー回路と、前記第１の制御信号入力端子にベース
を接続する第９のトランジスタと、前記第２の制御信号
入力端子にベースを接続する第１０のトランジスタとを
具備し、前記第９および第１０のトランジスタのコレク
タを共通接続する第４のトランジスタペアとを備え、前
記電源ミラー回路の入力端に、前記第９および第１０の
トランジスタのコレクタを共通接続して、前記電源ミラ
ー回路の入力電流が前記第１のトランジスタまたは前記
第２のトランジスタのコレクタ電流に対応して制御され
るよう、前記第１のトランジスタのエミッタ面積と前記
第２のトランジスタのエミッタ面積を等しくし、前記第
９のトランジスタのエミッタ面積と前記第１０のトラン
ジスタのエミッタ面積を等しくした構成である。
【００１０】
【実施例】図１を参照して本発明の第１の実施例のスイ
ッチ回路を説明する。
ッチ回路を説明する。
【００１１】この実施例のスイッチ回路は、第９のトラ
ンジスタＱ９のベースをバイアス入力端子８から第１の
制御信号入力端子１に接続変更し、第９のトランジスタ
Ｑ９のエミッタ面積に等しいエミッタ面積を有する第１
０のトランジスタＱ１０を備え、トランジスタ１０のベ
ースを第２の制御信号入力端子に接続し、トランジスタ
１０のエミッタを第５の抵抗に等しい抵抗値を有する抵
抗６を介して接地端子６に接続しトランジスタ１０のコ
レクタをトランジスタＱ９のコレクタに接続する構成以
外は従来技術のスイッチ回路と同じ構成である。同一構
成要素には同一参照符号が付してあるので図示するに留
め詳細な構成要素の説明は省略する。
ンジスタＱ９のベースをバイアス入力端子８から第１の
制御信号入力端子１に接続変更し、第９のトランジスタ
Ｑ９のエミッタ面積に等しいエミッタ面積を有する第１
０のトランジスタＱ１０を備え、トランジスタ１０のベ
ースを第２の制御信号入力端子に接続し、トランジスタ
１０のエミッタを第５の抵抗に等しい抵抗値を有する抵
抗６を介して接地端子６に接続しトランジスタ１０のコ
レクタをトランジスタＱ９のコレクタに接続する構成以
外は従来技術のスイッチ回路と同じ構成である。同一構
成要素には同一参照符号が付してあるので図示するに留
め詳細な構成要素の説明は省略する。
【００１２】次にこの実施例のスイッチ回路の動作につ
いて説明する。
いて説明する。
【００１３】第７のトランジスタＱ７と、第８のトラン
ジスタＱ８および第３の抵抗Ｒ３と、第４の抵抗Ｒ４と
で電流ミラー回路を構成する。第７のトランジスタＱ７
のエミッタ面積は第８のトランジスタＱ８のエミッタ面
積の２倍に設定し、第３の抵抗Ｒ３の値は第４の抵抗値
の１／２となる様に設定する。第１の制御信号入力端子
１と、第２の制御信号入力端子２には、第１のトランジ
スタＱ１又は、第２のトランジスタＱ２のどちらか一方
が導通し、かつその導通したトランジスタのコレクタ電
流がＩ１となる様に制御電圧が与えられる。
ジスタＱ８および第３の抵抗Ｒ３と、第４の抵抗Ｒ４と
で電流ミラー回路を構成する。第７のトランジスタＱ７
のエミッタ面積は第８のトランジスタＱ８のエミッタ面
積の２倍に設定し、第３の抵抗Ｒ３の値は第４の抵抗値
の１／２となる様に設定する。第１の制御信号入力端子
１と、第２の制御信号入力端子２には、第１のトランジ
スタＱ１又は、第２のトランジスタＱ２のどちらか一方
が導通し、かつその導通したトランジスタのコレクタ電
流がＩ１となる様に制御電圧が与えられる。
【００１４】従って、第９のトランジスタＱ９または第
１０のトランジスタＱ１０のどちらか一方が導通し、そ
の導通したトランジスタのコレクタ電流はＩ１になる。
これにより、第７のトランジスタＱ７のコレクタ電流は
Ｉ１となり、１／２倍された電流が第８のトランジスタ
Ｑ８のコレクタに出力される。
１０のトランジスタＱ１０のどちらか一方が導通し、そ
の導通したトランジスタのコレクタ電流はＩ１になる。
これにより、第７のトランジスタＱ７のコレクタ電流は
Ｉ１となり、１／２倍された電流が第８のトランジスタ
Ｑ８のコレクタに出力される。
【００１５】第１のトランジスタＱ１のコレクタ電流が
Ｉ１および第２のトランジスタのコレクタ電流が零の場
合には、第５のトランジスタＱ５と、第６のトランジス
タＱ６は非導通状態になり、第３のトランジスタＱ３と
第４のトランジスタＱ４が導通状態になる。第４のトラ
ンジスタＱ４には、第８のトランジスタＱ８のコレクタ
から出力された電流Ｉ１／２が流入するので第３のトラ
ンジスタＱ３には第１のトランジスタＱ１のコレクタ電
流Ｉ１から、第８のトランジスタＱ８のコレクタ電流Ｉ
１／２を差し引いたＩ１／２の電流が流れる。ここで第
３のトランジスタＱ３と、第４のトランジスタＱ４のエ
ミッタ面積は等しいので、トランジスタＱ３およびＱ４
のベース〜エミッタ間電圧ＶBE［Ｖ］が等しくなる。こ
の場合の出力端子５の電圧は、第１の入力端子３の電圧
を第３のトランジスタＱ３により−ＶBE［Ｖ］レベルシ
フトした後、第４のトランジスタＱ４により＋Ｖ
BE［Ｖ］レベルシフトした値、つまり、第１の入力端子
３の電圧と等しい値となる。従ってこの場合、第１の入
力端子３の電圧が出力端子５に出力される。
Ｉ１および第２のトランジスタのコレクタ電流が零の場
合には、第５のトランジスタＱ５と、第６のトランジス
タＱ６は非導通状態になり、第３のトランジスタＱ３と
第４のトランジスタＱ４が導通状態になる。第４のトラ
ンジスタＱ４には、第８のトランジスタＱ８のコレクタ
から出力された電流Ｉ１／２が流入するので第３のトラ
ンジスタＱ３には第１のトランジスタＱ１のコレクタ電
流Ｉ１から、第８のトランジスタＱ８のコレクタ電流Ｉ
１／２を差し引いたＩ１／２の電流が流れる。ここで第
３のトランジスタＱ３と、第４のトランジスタＱ４のエ
ミッタ面積は等しいので、トランジスタＱ３およびＱ４
のベース〜エミッタ間電圧ＶBE［Ｖ］が等しくなる。こ
の場合の出力端子５の電圧は、第１の入力端子３の電圧
を第３のトランジスタＱ３により−ＶBE［Ｖ］レベルシ
フトした後、第４のトランジスタＱ４により＋Ｖ
BE［Ｖ］レベルシフトした値、つまり、第１の入力端子
３の電圧と等しい値となる。従ってこの場合、第１の入
力端子３の電圧が出力端子５に出力される。
【００１６】逆に第１のトランジスタＱ１のコレクタ電
流が零、第２のトランジスタＱ２のコレクタ電流がＩ１
の場合には、第３，第４のトランジスタＱ３，Ｑ４が非
導通状態になり、第５，第６のトランジスタＱ５，Ｑ６
が導通状態となる。そのエミッタ電流は前記同様にＩ１
／２となる。第３，第４，第５および第６のトランジス
タＱ３，Ｑ４，Ｑ５およびＱ６のエミッタ面積は、すべ
て等しいので、そのベース〜エミッタ間電圧は等しくＶ
BE［Ｖ］となる。この場合の出力端子５の電圧は、第２
の入力端子４の電圧と等しい値となる。よって、この場
合には、第２の入力端子４の電圧が出力端子５の出力さ
れる。
流が零、第２のトランジスタＱ２のコレクタ電流がＩ１
の場合には、第３，第４のトランジスタＱ３，Ｑ４が非
導通状態になり、第５，第６のトランジスタＱ５，Ｑ６
が導通状態となる。そのエミッタ電流は前記同様にＩ１
／２となる。第３，第４，第５および第６のトランジス
タＱ３，Ｑ４，Ｑ５およびＱ６のエミッタ面積は、すべ
て等しいので、そのベース〜エミッタ間電圧は等しくＶ
BE［Ｖ］となる。この場合の出力端子５の電圧は、第２
の入力端子４の電圧と等しい値となる。よって、この場
合には、第２の入力端子４の電圧が出力端子５の出力さ
れる。
【００１７】次に、図２を参照して本発明の第２の実施
例のスイッチ回路について説明する。この実施例のスイ
ッチ回路はトランジスタＱ９およびトランジスタＱ１０
のエミッタのそれぞれを共通に接続し、抵抗Ｒ５のみを
介して接地端子６に接続し、トランジスタＱ１およびＱ
２それぞれのエミッタを共通に接続して抵抗Ｒ１のみを
介して接地端子６に接続する以外は第１の実施例と同じ
構成であるので詳細な説明は省略する。
例のスイッチ回路について説明する。この実施例のスイ
ッチ回路はトランジスタＱ９およびトランジスタＱ１０
のエミッタのそれぞれを共通に接続し、抵抗Ｒ５のみを
介して接地端子６に接続し、トランジスタＱ１およびＱ
２それぞれのエミッタを共通に接続して抵抗Ｒ１のみを
介して接地端子６に接続する以外は第１の実施例と同じ
構成であるので詳細な説明は省略する。
【００１８】したがって第１の制御信号入力１と、第２
の制御信号入力２の切り替えにより、出力端子５から、
第１の入力端子３もしくは第２の入力端子４のどちらか
の電圧を出力することができる。
の制御信号入力２の切り替えにより、出力端子５から、
第１の入力端子３もしくは第２の入力端子４のどちらか
の電圧を出力することができる。
【００１９】
【発明の効果】以上説明したように本発明は、差動増幅
器に電流を流し込む電流を制御しているバイアス電流を
回路の内部で得ることができ、さらにこのバイアスは制
御信号入力と同一であるため相互の精度もとれている。
このため、集積回路で使用したとき、従来の回路を用い
るよるもバイアス線の配線の数を削減する事ができるた
め、集積回路において、チップ面積を小さくできるとい
う効果を有する。
器に電流を流し込む電流を制御しているバイアス電流を
回路の内部で得ることができ、さらにこのバイアスは制
御信号入力と同一であるため相互の精度もとれている。
このため、集積回路で使用したとき、従来の回路を用い
るよるもバイアス線の配線の数を削減する事ができるた
め、集積回路において、チップ面積を小さくできるとい
う効果を有する。
【図１】本発明の第１の実施例のスイッチ回路の回路図
である。
である。
【図２】本発明の第２の実施例のスイッチ回路の回路図
である。
である。
【図３】従来技術のスイッチ回路の回路図である。
１，２ 制御信号入力端子 ３，４ 入力端子 ５ 出力端子 ６ 接地端子 ７ 電源端子 １１ ミラー回路 １２ ミラー回路の入力端 Ｑ１〜Ｑ１０ トランジスタ Ｒ１〜Ｒ６ 抵抗
フロントページの続き (56)参考文献 特開 平４−265013（ＪＰ，Ａ) 特開 平４−368080（ＪＰ，Ａ) 特開 昭61−159818（ＪＰ，Ａ) 特開 昭60−1921（ＪＰ，Ａ) 実開 平３−128331（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/693
Claims (1)
- 【請求項１】 入力信号が与えられる第１の入力信号端
子および第２の入力端子と、それぞれ制御信号が与えら
れる第１の制御信号入力端子および第２の制御信号入力
端子と、 前記第１の制御信号入力端子にベースを接続する第１の
トランジスタと、前記第２の制御信号入力端子にベース
を接続する第２のトランジスタとを具備する第１のトラ
ンジスタペアと、 前記第１のトランジスタのコレクタにそのエミッタを共
通接続した第３，第４のトランジスタとを具備する第２
のトランジスタペアと、 前記第２のトランジスタのコレクタにそのエミッタを共
通接続した第５，第６のトランジスタとを具備する第３
のトランジスタペアと、 前記第４のトランジスタのベースおよびコレクタならび
前記第５のトランジスタのベースおよびコレクタを共通
接続して出力信号を出力する出力手段と、 第７のトランジスタとそのエミッタ面積が前記第７のト
ランジスタの１／２である第８のトランジスタと第３の
抵抗と前記第３の抵抗の２倍の抵抗値を有する第４の抵
抗とから成り、前記第８のトランジスタのベースならび
に前記第７のトランジスタのベースおよびコレクタを共
通に接続し、前記第７のトランジスタのエミッタと前記
第８のトランジスタのエミッタとをそれぞれ前記第３の
抵抗と、 第４の抵抗Ｒ４とを介して電源端子に接続する電源ミラ
ー回路と、 前記第１の制御信号入力端子にベースを接続する第９の
トランジスタと、前記第２の制御信号入力端子にベース
を接続する第１０のトランジスタとを具備し、前記第９
および第１０のトランジスタのコレクタを共通接続する
第４のトランジスタペアとを備え、 前記電源ミラー回路の入力端に、前記第９および第１０
のトランジスタのコレクタを共通接続して、前記電源ミ
ラー回路の入力電流が前記第１のトランジスタまたは前
記第２のトランジスタのコレクタ電流に対応して制御さ
れるよう、前記第１のトランジスタのエミッタ面積と前
記第２のトランジスタのエミッタ面積を等しくし、前記
第９のトランジスタのエミッタ面積と前記第１０のトラ
ンジスタのエミッタ面積を等しくした ことを特徴とする
スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000917A JP3039174B2 (ja) | 1993-01-07 | 1993-01-07 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000917A JP3039174B2 (ja) | 1993-01-07 | 1993-01-07 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204834A JPH06204834A (ja) | 1994-07-22 |
| JP3039174B2 true JP3039174B2 (ja) | 2000-05-08 |
Family
ID=11487041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000917A Expired - Fee Related JP3039174B2 (ja) | 1993-01-07 | 1993-01-07 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039174B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100411304C (zh) * | 2003-09-08 | 2008-08-13 | 通用电气公司 | 用于超声转换器阵列的高电压开关的方法和装置 |
-
1993
- 1993-01-07 JP JP5000917A patent/JP3039174B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204834A (ja) | 1994-07-22 |
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Legal Events
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